JPH0514079A - 半導体回路 - Google Patents
半導体回路Info
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- JPH0514079A JPH0514079A JP3183098A JP18309891A JPH0514079A JP H0514079 A JPH0514079 A JP H0514079A JP 3183098 A JP3183098 A JP 3183098A JP 18309891 A JP18309891 A JP 18309891A JP H0514079 A JPH0514079 A JP H0514079A
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- bipolar
- bipolar transistor
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Abstract
(57)【要約】
【目的】 本発明の目的は大容量負荷を駆動するエミッ
タフォロア回路の低消費電力、高速化を実現することで
ある。 【構成】 互いに逆相の入力信号ＶIN，ＶIN(オーハ゛ーライン)
はバイポーラトランジスタＱ11，Ｑ12のベースにそれぞ
れ入力し、バイポーラトランジスタＱ11，Ｑ12のエミッ
タ端子はベース，コレクタをクロスカップルにしたバイ
ポーラトランジスタＱ13，Ｑ14に接続されている。バイ
ポーラトランジスタＱ13，Ｑ14のエミッタは出力端子Ｖ
OUT，ＶOUT(オーハ゛ーライン)として機能する。 【効果】 出力端子の上昇時には、バイポーラトランジ
スタＱ11〜Ｑ14はダーリントン回路を構成し、出力の急
峻な上昇が得られる。また、出力の下降時には、瞬時に
トランジスタをカットオフできる。したがって、消費す
るパワーを出力負荷駆動に効率よく利用でき、遅延時間
は従来のエミッタフォロア回路の１／２〜１／数１０と
なり、高速動作が実現できる。
タフォロア回路の低消費電力、高速化を実現することで
ある。 【構成】 互いに逆相の入力信号ＶIN，ＶIN(オーハ゛ーライン)
はバイポーラトランジスタＱ11，Ｑ12のベースにそれぞ
れ入力し、バイポーラトランジスタＱ11，Ｑ12のエミッ
タ端子はベース，コレクタをクロスカップルにしたバイ
ポーラトランジスタＱ13，Ｑ14に接続されている。バイ
ポーラトランジスタＱ13，Ｑ14のエミッタは出力端子Ｖ
OUT，ＶOUT(オーハ゛ーライン)として機能する。 【効果】 出力端子の上昇時には、バイポーラトランジ
スタＱ11〜Ｑ14はダーリントン回路を構成し、出力の急
峻な上昇が得られる。また、出力の下降時には、瞬時に
トランジスタをカットオフできる。したがって、消費す
るパワーを出力負荷駆動に効率よく利用でき、遅延時間
は従来のエミッタフォロア回路の１／２〜１／数１０と
なり、高速動作が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体回路に関し、特
に、ＥＣＬレベル等の低振幅信号の高速伝達技術に関す
る。
に、ＥＣＬレベル等の低振幅信号の高速伝達技術に関す
る。
【０００２】
【従来の技術】従来のエミッタフォロア回路は、図２に
示すように正負の相補信号入力ＶIN，ＶIN(オーハ゛ーライン)を
ベース端子に受ける１対のバイポーラトランジスタＱ2
1，Ｑ22を設け、エミッタ端子には、レベルシフト用の
ダイオードＱ23，Ｑ24を順方向接続し、カソード端子を
それぞれ出力ＶOUT，ＶOUT(オーハ゛ーライン)とし、同時に電流
源ＩEF1，ＩEF2を介して最低電位（以下、ＧＮＤと略
す）に接続している。
示すように正負の相補信号入力ＶIN，ＶIN(オーハ゛ーライン)を
ベース端子に受ける１対のバイポーラトランジスタＱ2
1，Ｑ22を設け、エミッタ端子には、レベルシフト用の
ダイオードＱ23，Ｑ24を順方向接続し、カソード端子を
それぞれ出力ＶOUT，ＶOUT(オーハ゛ーライン)とし、同時に電流
源ＩEF1，ＩEF2を介して最低電位（以下、ＧＮＤと略
す）に接続している。
【０００３】出力ＶOUT，ＶOUT(オーハ゛ーライン)には、駆動す
べき負荷容量ＣＬ1，ＣＬ2がそれぞれ接続されており、
相補信号入力ＶIN，ＶIN(オーハ゛ーライン)から出力ＶOUT，ＶO
UT(オーハ゛ーライン)での信号伝達時間ｔpdがこの回路の動作速
度を決定しており、特に相補信号の入出力である場合に
は、電位の高低が反転する時間で判断する。
べき負荷容量ＣＬ1，ＣＬ2がそれぞれ接続されており、
相補信号入力ＶIN，ＶIN(オーハ゛ーライン)から出力ＶOUT，ＶO
UT(オーハ゛ーライン)での信号伝達時間ｔpdがこの回路の動作速
度を決定しており、特に相補信号の入出力である場合に
は、電位の高低が反転する時間で判断する。
【０００４】尚、ダイオードＱ23，Ｑ24は出力電位を調
整するために入れられているもので、省略しても構わな
い。
整するために入れられているもので、省略しても構わな
い。
【０００５】次に従来例の動作について説明する。定常
状態ではバイポーラトランジスタＱ21，Ｑ22とダイオー
ドＱ23，Ｑ24はオンし、電流源ＩEF1，ＩEF2で流される
電流がそれぞれエミッタ電流，順方向電流として供給さ
れている。出力電位はＶINレベルからバイポーラトラン
ジスタのベースエミッタ電圧ＶBE、さらにダイオード順
方向電圧ＶFだけ下がった電圧にクランプされている。
通常、出力電位は（ＶIN−１．６Ｖ）程度となる。
状態ではバイポーラトランジスタＱ21，Ｑ22とダイオー
ドＱ23，Ｑ24はオンし、電流源ＩEF1，ＩEF2で流される
電流がそれぞれエミッタ電流，順方向電流として供給さ
れている。出力電位はＶINレベルからバイポーラトラン
ジスタのベースエミッタ電圧ＶBE、さらにダイオード順
方向電圧ＶFだけ下がった電圧にクランプされている。
通常、出力電位は（ＶIN−１．６Ｖ）程度となる。
【０００６】入力信号ＶINが上昇する場合、バイポーラ
トランジスタＱ21のベース・エミッタ電圧ＶBEが増加
し、バイポーラトランジスタＱ21は強くオンし、大きな
コレクタ電流が最高電位（以下、ＶCCと略す）から流れ
込み、ダイオードＱ23を通して出力ＶOUTに接続された
負荷容量ＣL1を充電し、出力電位を上昇させる。
トランジスタＱ21のベース・エミッタ電圧ＶBEが増加
し、バイポーラトランジスタＱ21は強くオンし、大きな
コレクタ電流が最高電位（以下、ＶCCと略す）から流れ
込み、ダイオードＱ23を通して出力ＶOUTに接続された
負荷容量ＣL1を充電し、出力電位を上昇させる。
【０００７】入力信号ＶIN(オーハ゛ーライン)が下降する場合、
バイポーラトランジスタＱ22のベースエミッタ電圧ＶBE
が減少し、バイポーラトランジスタＱ22の電流供給能力
が低下するため、電流源ＩEF2を流れる電流量の一部で
出力負荷ＣL2の電荷を放電し出力電位ＶOUT(オーハ゛ーライン)
は低下する。
バイポーラトランジスタＱ22のベースエミッタ電圧ＶBE
が減少し、バイポーラトランジスタＱ22の電流供給能力
が低下するため、電流源ＩEF2を流れる電流量の一部で
出力負荷ＣL2の電荷を放電し出力電位ＶOUT(オーハ゛ーライン)
は低下する。
【０００８】
【発明が解決しようとする課題】この従来のエミッタフ
ォロア回路では、駆動する出力負荷ＣL1，ＣL2が大きい
場合、それに伴った大きな回路電流が必要となる。つま
り、出力を上昇させるときは、バイポーラトランジスタ
Ｑ21，Ｑ22に大きなコレクタ電流を流す必要があり、こ
のためには大きなベース電流が必要となり、前段回路で
のパワー増加が必要となる。
ォロア回路では、駆動する出力負荷ＣL1，ＣL2が大きい
場合、それに伴った大きな回路電流が必要となる。つま
り、出力を上昇させるときは、バイポーラトランジスタ
Ｑ21，Ｑ22に大きなコレクタ電流を流す必要があり、こ
のためには大きなベース電流が必要となり、前段回路で
のパワー増加が必要となる。
【０００９】一方、出力を下降させる場合には、出力負
荷ＣL1，ＣL2の放電電流を大きくする必要があり、定電
流源ＩEF1，ＩEF2に流れる電流からバイポーラトランジ
スタＱ21，Ｑ22のエミッタを通して流入する電流を除い
た分が放電電流として使われる。したがって、高速動作
を行うには、この定電流源の電流量を増加させ、かつ入
力信号を急峻に下降させるために前段回路でのパワー増
加が必要となる。
荷ＣL1，ＣL2の放電電流を大きくする必要があり、定電
流源ＩEF1，ＩEF2に流れる電流からバイポーラトランジ
スタＱ21，Ｑ22のエミッタを通して流入する電流を除い
た分が放電電流として使われる。したがって、高速動作
を行うには、この定電流源の電流量を増加させ、かつ入
力信号を急峻に下降させるために前段回路でのパワー増
加が必要となる。
【００１０】このように、大きな負荷を駆動する回路に
おいて高速化のためには前段回路のパワーを増加しなけ
ればならないという問題があった。
おいて高速化のためには前段回路のパワーを増加しなけ
ればならないという問題があった。
【００１１】
【課題を解決するための手段】本発明の要旨は互いに逆
相な入力信号をベース端子にそれぞれ供給されエミッタ
端子側を出力とした１対の第１のバイポーラトランジス
タで構成されたエミッタフォロア回路を含む半導体回路
において、上記１対の第１のバイポーラトランジスタの
エミッタ端子と出力端子との間に１対の第２のバイポー
ラトランジスタをそれぞれ設け、第２のバイポーラトラ
ンジスタのコレクタ端子を第１のバイポーラトランジス
タのエミッタ端子にそれぞれに接続し、１対の第２のバ
イポーラトランジスタのうちの一方の第２のバイポーラ
トランジスタのベース端子を他方の第２のバイポーラト
ランジスタのコレクタ端子に接続したことである。
相な入力信号をベース端子にそれぞれ供給されエミッタ
端子側を出力とした１対の第１のバイポーラトランジス
タで構成されたエミッタフォロア回路を含む半導体回路
において、上記１対の第１のバイポーラトランジスタの
エミッタ端子と出力端子との間に１対の第２のバイポー
ラトランジスタをそれぞれ設け、第２のバイポーラトラ
ンジスタのコレクタ端子を第１のバイポーラトランジス
タのエミッタ端子にそれぞれに接続し、１対の第２のバ
イポーラトランジスタのうちの一方の第２のバイポーラ
トランジスタのベース端子を他方の第２のバイポーラト
ランジスタのコレクタ端子に接続したことである。
【００１２】
【発明の作用】この第２のバイポーラトランジスタは定
常状態では従来と同じで、レベルシフトとしてのみ働い
ているが、過渡的な出力負荷充・放電時には入力信号の
供給される第１のバイポーラトランジスタ対と、出力端
子間のバッファ回路として働き、入力信号の変化に応じ
て第１のバイポーラトランジスタ動作を強調する方向に
作用する。
常状態では従来と同じで、レベルシフトとしてのみ働い
ているが、過渡的な出力負荷充・放電時には入力信号の
供給される第１のバイポーラトランジスタ対と、出力端
子間のバッファ回路として働き、入力信号の変化に応じ
て第１のバイポーラトランジスタ動作を強調する方向に
作用する。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明の第１実施例に係る半導体回路を示
す回路図である。このエミッタフォロア回路は、正・負
互いに逆相の入力信号ＶIN，ＶIN(オーハ゛ーライン)をベース端
子に受ける第１のバイポーラトランジスタＱ11，Ｑ12を
有しており、これらのバイポーラトランジスタＱ11，Ｑ
12のコレクタ端子は最高電位ＶCCに接続されている。エ
ミッタ端子は節点ＶB，ＶB(オーハ゛ーライン)を介して第２のバ
イポーラトランジスタＱ13，Ｑ14のコレクタ端子に接続
されており、第２のバイポーラトランジスタＱ13，Ｑ14
のベース端子は反対側の接点ＶB(オーハ゛ーライン)，ＶBにそれ
ぞれ接続されている。第２のバイポーラトランジスタＱ
13，Ｑ14のエミッタ端子が出力端子ＶOUT，ＶOUT(オーハ゛ー
ライン)となり、出力端子ＶOUT，ＶOUT(オーハ゛ーライン)には出力
負荷ＣL1，ＣL2が付加されており、同時に定電流源ＩEF
1，ＩEF2を介してＧＮＤに接地されている。
する。図１は本発明の第１実施例に係る半導体回路を示
す回路図である。このエミッタフォロア回路は、正・負
互いに逆相の入力信号ＶIN，ＶIN(オーハ゛ーライン)をベース端
子に受ける第１のバイポーラトランジスタＱ11，Ｑ12を
有しており、これらのバイポーラトランジスタＱ11，Ｑ
12のコレクタ端子は最高電位ＶCCに接続されている。エ
ミッタ端子は節点ＶB，ＶB(オーハ゛ーライン)を介して第２のバ
イポーラトランジスタＱ13，Ｑ14のコレクタ端子に接続
されており、第２のバイポーラトランジスタＱ13，Ｑ14
のベース端子は反対側の接点ＶB(オーハ゛ーライン)，ＶBにそれ
ぞれ接続されている。第２のバイポーラトランジスタＱ
13，Ｑ14のエミッタ端子が出力端子ＶOUT，ＶOUT(オーハ゛ー
ライン)となり、出力端子ＶOUT，ＶOUT(オーハ゛ーライン)には出力
負荷ＣL1，ＣL2が付加されており、同時に定電流源ＩEF
1，ＩEF2を介してＧＮＤに接地されている。
【００１４】次に本実施例の動作について説明する。入
力信号ＶINがロウからハイに上昇し、ＶIN(オーハ゛ーライン)が
ハイからロウに下降する場合を考える。第１のバイポー
ラトランジスタＱ11のベースエミッタ間電圧ＶBEの増加
で、第１のバイポーラトランジスタＱ11は強くオンし、
接点ＶBの電位を急速に引き上げようとする。
力信号ＶINがロウからハイに上昇し、ＶIN(オーハ゛ーライン)が
ハイからロウに下降する場合を考える。第１のバイポー
ラトランジスタＱ11のベースエミッタ間電圧ＶBEの増加
で、第１のバイポーラトランジスタＱ11は強くオンし、
接点ＶBの電位を急速に引き上げようとする。
【００１５】一方、第１のバイポーラトランジスタＱ12
のベースエミッタ間電圧ＶBEは小さくなり、オフしよう
とする。
のベースエミッタ間電圧ＶBEは小さくなり、オフしよう
とする。
【００１６】ここで、接点ＶBに関する寄生容量は第２
のバイポーラトランジスタのコレクタ容量、ベース容量
のみであり、０．１ｐＦ以下なので、急速に立ち上が
り、第２のバイポーラトランジスタＱ14が強くオンす
る。その結果、第２のバイポーラトランジスタＱ14のコ
レクタ電流が増加し、接点ＶB(オーハ゛ーライン)も低容量なの
で、その電圧は急速に引き下げられる。
のバイポーラトランジスタのコレクタ容量、ベース容量
のみであり、０．１ｐＦ以下なので、急速に立ち上が
り、第２のバイポーラトランジスタＱ14が強くオンす
る。その結果、第２のバイポーラトランジスタＱ14のコ
レクタ電流が増加し、接点ＶB(オーハ゛ーライン)も低容量なの
で、その電圧は急速に引き下げられる。
【００１７】接点ＶB(オーハ゛ーライン)の低下は、第１のバイ
ポーラトランジスタＱ12のベースエミッタ間電圧ＶBEを
減少させ、第１のバイポーラトランジスタＱ12をオフさ
せる。第１のバイポーラトランジスタＱ12のコレクタ電
流の減少は、接点ＶB点の電位上昇を加速する方向に働
くので、正方向に帰還がかかる。ここで接点ＶB，ＶB(オ
ーハ゛ーライン)点の容量に対して負荷ＣL1，ＣL2の容量が充分
大きければ、第２のバイポーラトランジスタＱ14の強い
オン、第２のバイポーラトランジスタＱ13のカットオフ
は入力信号ＶINの上昇、入力信号ＶIN(オーハ゛ーライン)の下降
のスタートと同時に瞬時に起こる。したがって、出力Ｖ
OUTの上昇はバイポーラトランジスタＱ11，Ｑ14による
バイポーラトランジスタのダーリントン接続により急峻
になり、出力ＶOUT(オーハ゛ーライン)の下降は、定電流源ＩEF1
の電流をすべて放電電流として利用できるので急峻にな
る。
ポーラトランジスタＱ12のベースエミッタ間電圧ＶBEを
減少させ、第１のバイポーラトランジスタＱ12をオフさ
せる。第１のバイポーラトランジスタＱ12のコレクタ電
流の減少は、接点ＶB点の電位上昇を加速する方向に働
くので、正方向に帰還がかかる。ここで接点ＶB，ＶB(オ
ーハ゛ーライン)点の容量に対して負荷ＣL1，ＣL2の容量が充分
大きければ、第２のバイポーラトランジスタＱ14の強い
オン、第２のバイポーラトランジスタＱ13のカットオフ
は入力信号ＶINの上昇、入力信号ＶIN(オーハ゛ーライン)の下降
のスタートと同時に瞬時に起こる。したがって、出力Ｖ
OUTの上昇はバイポーラトランジスタＱ11，Ｑ14による
バイポーラトランジスタのダーリントン接続により急峻
になり、出力ＶOUT(オーハ゛ーライン)の下降は、定電流源ＩEF1
の電流をすべて放電電流として利用できるので急峻にな
る。
【００１８】図３に入力に対する出力波形の動きを示
す。出力波形では、点線Ａが図２の従来例を示し、実線
Ｂが図１に示した実施例を示している。定電流源は約
０．２ｍＡ、入力振幅は約３００ｍＶ、出力負荷容量は
約３ｐＦ程度の場合のデータである。
す。出力波形では、点線Ａが図２の従来例を示し、実線
Ｂが図１に示した実施例を示している。定電流源は約
０．２ｍＡ、入力振幅は約３００ｍＶ、出力負荷容量は
約３ｐＦ程度の場合のデータである。
【００１９】従来例では出力波形Ａが入力波形Ｃに比べ
上昇，下降とも鈍り遅れているのに対し、本実施例で
は、入力波形Ｃの変化とほぼ同時に出力波形Ｂも変化し
始めており、しかも、波形の傾きも入力波形Ｃと同程度
である。反転に要する時間ｔ1，ｔ2からも明らかなよう
に、本実施例の動作速度は従来例に比べ約４倍に高速化
されていることが分かる。
上昇，下降とも鈍り遅れているのに対し、本実施例で
は、入力波形Ｃの変化とほぼ同時に出力波形Ｂも変化し
始めており、しかも、波形の傾きも入力波形Ｃと同程度
である。反転に要する時間ｔ1，ｔ2からも明らかなよう
に、本実施例の動作速度は従来例に比べ約４倍に高速化
されていることが分かる。
【００２０】図４は出力負荷容量ＣL1，ＣL2による遅延
時間ｔpdを定義しており、図５は本実施例と従来例との
出力負荷容量ＣL1，ＣL2の変化に対する遅延時間ｔpdの
変化を示す。なお、電流ＩEFは０．２ｍＡである。従来
例Ｄでは、出力負荷容量ＣLの増加に比例して遅延時間
ｔpdも増加するが、本実施例の場合Ｅは負荷容量ＣLが
０．５ｐＦ以下程度の低容量では従来例と同程度である
が、その後負荷容量ＣLが増加しても、遅延時間ｔpdは
減少し、負荷容量ＣLが１ｐＦ付近で最高速となりｔpd
は０nsとなる。
時間ｔpdを定義しており、図５は本実施例と従来例との
出力負荷容量ＣL1，ＣL2の変化に対する遅延時間ｔpdの
変化を示す。なお、電流ＩEFは０．２ｍＡである。従来
例Ｄでは、出力負荷容量ＣLの増加に比例して遅延時間
ｔpdも増加するが、本実施例の場合Ｅは負荷容量ＣLが
０．５ｐＦ以下程度の低容量では従来例と同程度である
が、その後負荷容量ＣLが増加しても、遅延時間ｔpdは
減少し、負荷容量ＣLが１ｐＦ付近で最高速となりｔpd
は０nsとなる。
【００２１】負荷容量ＣLが１ｐＦ以上の大容量になる
と、負荷容量ＣLの増加にともない遅延時間ｔpdも増大
するが、その増加量は従来例に比べ小さいので、ＣL＝
５pF程度までは約０．５〜１．０nsの高速化が実現でき
る。これは従来例に比べ実に１／２未満であり、大幅な
速度改善である。
と、負荷容量ＣLの増加にともない遅延時間ｔpdも増大
するが、その増加量は従来例に比べ小さいので、ＣL＝
５pF程度までは約０．５〜１．０nsの高速化が実現でき
る。これは従来例に比べ実に１／２未満であり、大幅な
速度改善である。
【００２２】以前に動作説明で示した通り出力負荷容量
ＣLがある程度大きい方がバイポーラトランジスタのス
イッチングおよびフィードバック動作を高速にできる。
この出力負荷容量による高速化が最も顕著になる条件が
あり（本実施例では負荷容量ＣLを１ｐＦ付近にしたと
きである）、この最適出力負荷容量の条件に合わせて設
計することにより、本発明の回路は最大の効果が発揮さ
れる。
ＣLがある程度大きい方がバイポーラトランジスタのス
イッチングおよびフィードバック動作を高速にできる。
この出力負荷容量による高速化が最も顕著になる条件が
あり（本実施例では負荷容量ＣLを１ｐＦ付近にしたと
きである）、この最適出力負荷容量の条件に合わせて設
計することにより、本発明の回路は最大の効果が発揮さ
れる。
【００２３】図６は入力信号振幅△Ｖと遅延時間ｔpdの
関係を示しており、図７は本実施例（Ｆ）と従来例
（Ｇ）の入力信号振幅△Ｖに対する遅延時間ｔpdの関係
を示す。図７の測定の場合は負荷容量を１．５ｐＦ、電
流ＩEFを０．２ｍＡとした。入力信号振幅△Ｖの増加に
ともない遅延時間ｔpdはいずれも増加しているが、従来
例（Ｇ）に比べ、本実施例（Ｆ）の回路の増加率が大き
い。これは本実施例における第２のバイポーラトランジ
スタＱ13，Ｑ14のコレクタエミッタ間電圧ＶCEが減少
し、トランジスタ動作が飽和領域に入りスイッチング速
度を遅らせているからである。したがって本実施例の回
路特性を有効に利用するには、振幅が５００ｍＶ以下程
度のＥＣＬレベルで動作する領域に適用することが望ま
しい。
関係を示しており、図７は本実施例（Ｆ）と従来例
（Ｇ）の入力信号振幅△Ｖに対する遅延時間ｔpdの関係
を示す。図７の測定の場合は負荷容量を１．５ｐＦ、電
流ＩEFを０．２ｍＡとした。入力信号振幅△Ｖの増加に
ともない遅延時間ｔpdはいずれも増加しているが、従来
例（Ｇ）に比べ、本実施例（Ｆ）の回路の増加率が大き
い。これは本実施例における第２のバイポーラトランジ
スタＱ13，Ｑ14のコレクタエミッタ間電圧ＶCEが減少
し、トランジスタ動作が飽和領域に入りスイッチング速
度を遅らせているからである。したがって本実施例の回
路特性を有効に利用するには、振幅が５００ｍＶ以下程
度のＥＣＬレベルで動作する領域に適用することが望ま
しい。
【００２４】次に本発明の第２実施例を図８を用いて説
明する。図８はＥＣＬ回路で構成されたデコーダを示し
ており、入力Ａdd1およびリファレンスレベルＶRをそれ
ぞれベース端子に受けるバイポーラトランジスタＱ71，
Ｑ72の共通エミッタに電流源ＩCS1を設け、それぞれの
コレクタ端子ＶC1，ＶC1(オーハ゛ーライン)には抵抗Ｒ71，Ｒ72
をそれぞれ設け、ＥＣＬカレントスイッチ回路８１を形
成している。このコレクタ電圧ＶC1，ＶC1(オーハ゛ーライン)を
本実施例のエミッタフォロア回路８２を形成するバイポ
ーラトランジスタＱ75，Ｑ76のベースに入力し、ベース
およびコレクタをそれぞれクロスカップル接続した２段
目のバイポーラトランジスタＱ77，Ｑ78は、マルチエミ
ッタ型で形成している。
明する。図８はＥＣＬ回路で構成されたデコーダを示し
ており、入力Ａdd1およびリファレンスレベルＶRをそれ
ぞれベース端子に受けるバイポーラトランジスタＱ71，
Ｑ72の共通エミッタに電流源ＩCS1を設け、それぞれの
コレクタ端子ＶC1，ＶC1(オーハ゛ーライン)には抵抗Ｒ71，Ｒ72
をそれぞれ設け、ＥＣＬカレントスイッチ回路８１を形
成している。このコレクタ電圧ＶC1，ＶC1(オーハ゛ーライン)を
本実施例のエミッタフォロア回路８２を形成するバイポ
ーラトランジスタＱ75，Ｑ76のベースに入力し、ベース
およびコレクタをそれぞれクロスカップル接続した２段
目のバイポーラトランジスタＱ77，Ｑ78は、マルチエミ
ッタ型で形成している。
【００２５】本実施例では、マルチエミッタ型バイポー
ラトランジスタＱ77，Ｑ78のエミッタは４本の出力ＶOU
T１〜４にそれぞれ接続されている。
ラトランジスタＱ77，Ｑ78のエミッタは４本の出力ＶOU
T１〜４にそれぞれ接続されている。
【００２６】同様なＥＣＬカレントスイッチ回路８３と
エミッタフォロア回路８４を設け、その出力をＶOUT１
〜４にワイヤード・オアデコードができるように論理的
に接続し、ＶOUT１〜４はそれぞれ定電流源ＩEFを介し
てＧＮＤに接地することにより、通常回路でのＥＣＬデ
コーダと同様なデコーダ動作が実現できる。
エミッタフォロア回路８４を設け、その出力をＶOUT１
〜４にワイヤード・オアデコードができるように論理的
に接続し、ＶOUT１〜４はそれぞれ定電流源ＩEFを介し
てＧＮＤに接地することにより、通常回路でのＥＣＬデ
コーダと同様なデコーダ動作が実現できる。
【００２７】入力信号変化に対するＥＣＬの互いに逆相
な２出力信号ＶC1，ＶC1(オーハ゛ーライン)の変化により、バイ
ポーラトランジスタＱ77，Ｑ78は急速なスイッチ動作が
できるが、マルチエミッタの一方は、エミッタ端子がハ
イレベルとなりオフしていることになるので、図１に示
した実施例とほぼ同程度の高速動作の効果が得られる。
しかも、素子数の増加および電流源などの増加もないの
で、消費電力の増加も生じない。
な２出力信号ＶC1，ＶC1(オーハ゛ーライン)の変化により、バイ
ポーラトランジスタＱ77，Ｑ78は急速なスイッチ動作が
できるが、マルチエミッタの一方は、エミッタ端子がハ
イレベルとなりオフしていることになるので、図１に示
した実施例とほぼ同程度の高速動作の効果が得られる。
しかも、素子数の増加および電流源などの増加もないの
で、消費電力の増加も生じない。
【００２８】
【発明の効果】以上説明したように本発明は、互いに逆
相の入力信号をベース端子に受けるバイポーラトランジ
スタ対のエミッタ端子にベース，コレクタ端子をクロス
カップル接続した２段目のバイポーラトランジスタ対を
接続しエミッタ端子をそれぞれ出力としたエミッタフォ
ロア型の回路構成を有しているので、出力に数ｐＦ以上
の大きな負荷容量がつく場合でも、従来のエミッタフォ
ロア回路に比べ遅延時間を１／２以下にでき、高速化を
前段のパワーアップなしに実現できる。
相の入力信号をベース端子に受けるバイポーラトランジ
スタ対のエミッタ端子にベース，コレクタ端子をクロス
カップル接続した２段目のバイポーラトランジスタ対を
接続しエミッタ端子をそれぞれ出力としたエミッタフォ
ロア型の回路構成を有しているので、出力に数ｐＦ以上
の大きな負荷容量がつく場合でも、従来のエミッタフォ
ロア回路に比べ遅延時間を１／２以下にでき、高速化を
前段のパワーアップなしに実現できる。
【００２９】さらに、出力負荷容量値に合わせて、電流
源のパワー、信号振幅などを調整することにより、その
効果が最大になる最適条件が導き出され、この最適設計
を用いればさらに従来例の遅延時間を数１０分の１にま
で短縮でき、遅延時間をほとんど無視した設計も可能と
なる。
源のパワー、信号振幅などを調整することにより、その
効果が最大になる最適条件が導き出され、この最適設計
を用いればさらに従来例の遅延時間を数１０分の１にま
で短縮でき、遅延時間をほとんど無視した設計も可能と
なる。
【００３０】また、ＥＣＬデコーダ回路などへの適用も
容易にできる。
容易にできる。
【図１】本発明の第１実施例を示す回路図である。
【図２】従来例を示す回路図である。
【図３】第１実施例および従来例における入力および出
力波形の時間変化を示す電圧波形図である。
力波形の時間変化を示す電圧波形図である。
【図４】入力信号と遅延時間の関係を示す電圧波形図で
ある。
ある。
【図５】第１実施例および従来例における出力負荷容量
に対する遅延時間を示したグラフである。
に対する遅延時間を示したグラフである。
【図６】入力信号の振幅と遅延時間の関係を示す電圧波
形図である。
形図である。
【図７】入力信号振幅に対する遅延時間を示したグラフ
である。
である。
【図８】本発明の他の実施例にかかるデコーダ回路を示
す回路図である。
す回路図である。
Ｑ11，Ｑ12 第１のバイポーラトランジスタ
Ｑ13，Ｑ14 第２のバイポーラトランジスタ
ＩEF1，ＩEF2 電流源
ＣL1，ＣL2 負荷容量
ＶB，ＶB(オーハ゛ーライン) 接点
ＶOUT，ＶOUT(オーハ゛ーライン) 出力端子
８１，８３ ＥＣＬカレントスイッチ回路
８２，８４ エミッタフォロア回路
Claims (3)
- 【請求項１】 互いに逆相な入力信号をベース端子にそ
れぞれ供給されエミッタ端子側を出力とした１対の第１
のバイポーラトランジスタで構成されたエミッタフォロ
ア回路を含む半導体回路において、上記１対の第１のバ
イポーラトランジスタのエミッタ端子と出力端子との間
に１対の第２のバイポーラトランジスタをそれぞれ設
け、第２のバイポーラトランジスタのコレクタ端子を第
１のバイポーラトランジスタのエミッタ端子にそれぞれ
に接続し、１対の第２のバイポーラトランジスタのうち
の一方の第２のバイポーラトランジスタのベース端子を
他方の第２のバイポーラトランジスタのコレクタ端子に
接続したことを特徴とする半導体回路。 - 【請求項２】 請求項１記載の半導体回路であって、第
２のバイポーラトランジスタをマルチエミッタ型とし、
該マルチエミッタ型の第２のバイポーラトランジスタを
含むエミッタフォロア回路を複数個設け、エミッタフォ
ロア回路の出力をワイヤードオア型のデコーダ回路を形
成するよう接続した半導体回路。 - 【請求項３】 請求項１記載の半導体回路であって、負
荷容量を有する信号線を駆動用とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183098A JPH0514079A (ja) | 1991-06-27 | 1991-06-27 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183098A JPH0514079A (ja) | 1991-06-27 | 1991-06-27 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514079A true JPH0514079A (ja) | 1993-01-22 |
Family
ID=16129735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183098A Pending JPH0514079A (ja) | 1991-06-27 | 1991-06-27 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514079A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022018824A1 (ja) * | 2020-07-21 | 2022-01-27 | 日本電信電話株式会社 | 増幅回路およびドライバ回路 |
-
1991
- 1991-06-27 JP JP3183098A patent/JPH0514079A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022018824A1 (ja) * | 2020-07-21 | 2022-01-27 | 日本電信電話株式会社 | 増幅回路およびドライバ回路 |
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