JPH071865B2 - エミッタ結合論理回路 - Google Patents
エミッタ結合論理回路Info
- Publication number
- JPH071865B2 JPH071865B2 JP63196478A JP19647888A JPH071865B2 JP H071865 B2 JPH071865 B2 JP H071865B2 JP 63196478 A JP63196478 A JP 63196478A JP 19647888 A JP19647888 A JP 19647888A JP H071865 B2 JPH071865 B2 JP H071865B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- collector
- npn
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、エミッタ結論論理（ECL）回路に関する。
従来の技術 従来、この種のエミッタ結合論理回路には第３図のよう
なものがある。
なものがある。
この図の回路は、NPN型のトランジスタQ1を有し、その
ベースは入力端子VINに接続し、そのコレクタは抵抗Ｒ
（抵抗値Ｒ）を介して高電位V1の端子に接続している。
更に、トランジスタQ1のエミッタは、定電流源I1（電流
値I1）を介して低電位V2の端子に接続している。そのト
ランジスタQ1のエミッタには、トランジスタQ2のエミッ
タが接続され、そのコレクタは高電位V1の端子に接続
し、ベースは、基準電位VRの端子に接続している。更
に、トランジスタQ1のコレクタにはトランジスタQ3のベ
ースが接続している。そのトランジスタQ3のコレクタは
高電位V1の端子に接続しており、エミッタは出力端子V
OUTに接続されると共に、定電流源I2（電流値I2）を介
して低電位V2の端子に接続している。更に、トランジス
タQ3のコレクタとエミッタとの間には、負荷容量CL（電
気容量CL）が接続されている。
ベースは入力端子VINに接続し、そのコレクタは抵抗Ｒ
（抵抗値Ｒ）を介して高電位V1の端子に接続している。
更に、トランジスタQ1のエミッタは、定電流源I1（電流
値I1）を介して低電位V2の端子に接続している。そのト
ランジスタQ1のエミッタには、トランジスタQ2のエミッ
タが接続され、そのコレクタは高電位V1の端子に接続
し、ベースは、基準電位VRの端子に接続している。更
に、トランジスタQ1のコレクタにはトランジスタQ3のベ
ースが接続している。そのトランジスタQ3のコレクタは
高電位V1の端子に接続しており、エミッタは出力端子V
OUTに接続されると共に、定電流源I2（電流値I2）を介
して低電位V2の端子に接続している。更に、トランジス
タQ3のコレクタとエミッタとの間には、負荷容量CL（電
気容量CL）が接続されている。
この回路は具体的にはインバータとして動作する論理回
路であるが、次にその動作を図面に基づいて説明する。
路であるが、次にその動作を図面に基づいて説明する。
基準電位VRは入力端子VINに入力される低レベルと高レ
ベルの間の電位（通常、ほぼ中間の電位）に設定されて
いる。
ベルの間の電位（通常、ほぼ中間の電位）に設定されて
いる。
入力端子VINの入力が高レベルのとき、トランジスタQ1
がON、トランジスタQ2がOFFとなり、トランジスタQ1に
コレクタ電流I1が流れる。このとき、抵抗Ｒには電圧降
下RI1が生じるため、トランジスタQ1のコレクタ電圧は
下がっている。また、トランジスタQ3はエミッタホロワ
なので出力端子VOUTの電圧は次のように低レベルにな
る。
がON、トランジスタQ2がOFFとなり、トランジスタQ1に
コレクタ電流I1が流れる。このとき、抵抗Ｒには電圧降
下RI1が生じるため、トランジスタQ1のコレクタ電圧は
下がっている。また、トランジスタQ3はエミッタホロワ
なので出力端子VOUTの電圧は次のように低レベルにな
る。
VOUT＝V1−（RI1＋VBEQ3） ただし、VBEQ3はトランジスタQ3のベース・エミッタ間
電圧である。
電圧である。
一方、入力端子VINの入力が低レベルのとき、トランジ
スタQ1がOFF、トランジスタQ2がONとなるため、トラン
ジスタQ1にはコレクタ電流が流れない。従って、トラン
ジスタQ1のコレクタ電位は、ほぼ高電位V1になり、出力
端子VOUTの電圧は次のように高レベルになる。
スタQ1がOFF、トランジスタQ2がONとなるため、トラン
ジスタQ1にはコレクタ電流が流れない。従って、トラン
ジスタQ1のコレクタ電位は、ほぼ高電位V1になり、出力
端子VOUTの電圧は次のように高レベルになる。
VOUT＝V1−VBEQ3 以上に示した如く、第３図に示した回路は、インバータ
として動作し、その論理振幅はRI1である。
として動作し、その論理振幅はRI1である。
発明が解決しようとする課題 上述した従来のエミッタ結合論理回路は、出力端子VOUT
の電圧が低レベルから高レベルに変わるとき、トランジ
スタQ3のエミッタ電流として負荷容量CLの電荷を放電す
ることにより、高レベルに達する。一方、出力端子VOUT
の電圧が高レベルから低レベルに変わるとき、定電流源
I2によりCLを充電することにより低レベルに達する。一
般的に定電流源I2はQ3のエミッタ電流よりも非常に小さ
い値で設定されるため、立下り時間（高レベルから低レ
ベルに変わるに要する時間）は立ち上り時間（低レベル
から高レベルに変わるに要する時間）よりも非常に大き
くなるという欠点があった。
の電圧が低レベルから高レベルに変わるとき、トランジ
スタQ3のエミッタ電流として負荷容量CLの電荷を放電す
ることにより、高レベルに達する。一方、出力端子VOUT
の電圧が高レベルから低レベルに変わるとき、定電流源
I2によりCLを充電することにより低レベルに達する。一
般的に定電流源I2はQ3のエミッタ電流よりも非常に小さ
い値で設定されるため、立下り時間（高レベルから低レ
ベルに変わるに要する時間）は立ち上り時間（低レベル
から高レベルに変わるに要する時間）よりも非常に大き
くなるという欠点があった。
課題を解決するための手段 本発明のエミッタ結合論理回路は、第１の入力にベース
が接続されコレクタが負荷を介して高電位へ接続された
第１のNPN型のトランジスタと、第２の入力にベースが
接続されコレクタが負荷を介してまたは直接高電位へ接
続された第２のNPN型のトランジスタと、前記第１及び
第２のトランジスタのエミッタに一端が共通接続され他
端が低電位に接続された定電流源と、前記第１のNPN型
トランジスタのコレクタに入力が接続されたNPN型トラ
ンジスタのエミッタホロワ回路と、コレクタを高電位に
ベースを基準電位に接続した第３のNPN型のトランジス
タと、該第３のトランジスタのエミッタにコレクタが接
続され、ベースとエミッタが前記第１のトランジスタの
ベースとエミッタに並列に接続した第４のNPN型のトラ
ンジスタと、前記第３のトランジスタのエミッタと前記
第４のトランジスタのコレクタとの接続点に入力が接続
されたPNP型エミッタホロワ回路とを具備し、前記NPN型
エミッタホロワ回路の出力と前記PNP型エミッタホロワ
回路の出力を互いに接続し、その接続点を出力としてい
る。
が接続されコレクタが負荷を介して高電位へ接続された
第１のNPN型のトランジスタと、第２の入力にベースが
接続されコレクタが負荷を介してまたは直接高電位へ接
続された第２のNPN型のトランジスタと、前記第１及び
第２のトランジスタのエミッタに一端が共通接続され他
端が低電位に接続された定電流源と、前記第１のNPN型
トランジスタのコレクタに入力が接続されたNPN型トラ
ンジスタのエミッタホロワ回路と、コレクタを高電位に
ベースを基準電位に接続した第３のNPN型のトランジス
タと、該第３のトランジスタのエミッタにコレクタが接
続され、ベースとエミッタが前記第１のトランジスタの
ベースとエミッタに並列に接続した第４のNPN型のトラ
ンジスタと、前記第３のトランジスタのエミッタと前記
第４のトランジスタのコレクタとの接続点に入力が接続
されたPNP型エミッタホロワ回路とを具備し、前記NPN型
エミッタホロワ回路の出力と前記PNP型エミッタホロワ
回路の出力を互いに接続し、その接続点を出力としてい
る。
作用 従来のエミッタ結合論理回路では負荷容量の充電を定電
流源で行っているのに対し、PNP型エミッタホロワ回路
により行っているので、立下り時間を短縮し、高速な論
理回路を実現することができる。
流源で行っているのに対し、PNP型エミッタホロワ回路
により行っているので、立下り時間を短縮し、高速な論
理回路を実現することができる。
実施例１ 第１図は本発明の一実施例の回路図である。
図示のエミッタ結合論理回路は、NPN型トランジスタQ1
〜Q6、PNP型トランジスタQ7、定電流源I1、I2（その電
流値I1、I2）、抵抗Ｒ（その抵抗値Ｒ）、負荷容量C
L（その電気容量CL）を図示のように接続して構成され
ている。
〜Q6、PNP型トランジスタQ7、定電流源I1、I2（その電
流値I1、I2）、抵抗Ｒ（その抵抗値Ｒ）、負荷容量C
L（その電気容量CL）を図示のように接続して構成され
ている。
すなわち、トランジスタQ1のベースは入力端子VINに接
続され、そのコレクタは高電位V1の端子に接続され、エ
ミッタは、定電流源I1を介して低電位V1の端子に接続さ
れている。トランジスタQ1のエミッタには、トランジス
タQ3のベースが接続され、そのコレクタは、抵抗Ｒを介
して高電位V1の端子に接続されている。トランジスタQ5
のベースは、基準電位１（VR1）の端子に接続され、そ
のコレクタは高電位V1の端子に直接接続され、エミッタ
が、トランジスタQ3のエミッタと共に定電流源I2を介し
て低電位V1の端子に接続されている。
続され、そのコレクタは高電位V1の端子に接続され、エ
ミッタは、定電流源I1を介して低電位V1の端子に接続さ
れている。トランジスタQ1のエミッタには、トランジス
タQ3のベースが接続され、そのコレクタは、抵抗Ｒを介
して高電位V1の端子に接続されている。トランジスタQ5
のベースは、基準電位１（VR1）の端子に接続され、そ
のコレクタは高電位V1の端子に直接接続され、エミッタ
が、トランジスタQ3のエミッタと共に定電流源I2を介し
て低電位V1の端子に接続されている。
トランジスタQ3のコレクタには、トランジスタQ6のベー
スが接続され、そのコレクタは高電位V1の端子に接続さ
れ、エミッタは出力端子VOUTに接続されている。そし
て、トランジスタQ6のコレクタとエミッタとの間には負
荷容量CLが接続されている。このトランジスタQ6と負荷
容量CLとが、NPN型トランジスタのエミッタホロワ回路
を構成している。
スが接続され、そのコレクタは高電位V1の端子に接続さ
れ、エミッタは出力端子VOUTに接続されている。そし
て、トランジスタQ6のコレクタとエミッタとの間には負
荷容量CLが接続されている。このトランジスタQ6と負荷
容量CLとが、NPN型トランジスタのエミッタホロワ回路
を構成している。
更に、本発明により、トランジスタQ2のコレクタが高電
位V1の端子に接続され、そのベースが基準電位２
（VR2）の端子に接続される。そして、トランジスタQ4
のコレクタがトランジスタQ2のエミッタに接続され、更
に、トランジスタQ4のベースとエミッタとが、トランジ
スタQ3のベースとエミッタとにそれぞれ並列に接続され
る。
位V1の端子に接続され、そのベースが基準電位２
（VR2）の端子に接続される。そして、トランジスタQ4
のコレクタがトランジスタQ2のエミッタに接続され、更
に、トランジスタQ4のベースとエミッタとが、トランジ
スタQ3のベースとエミッタとにそれぞれ並列に接続され
る。
トランジスタQ2のエミッタとトランジスタQ4のコレクタ
との接続点に、PNP型トランジスタQ7のベースが接続さ
れ、そのエミッタは、トランジスタQ6のエミッタに接続
され、コレクタは低電位V1の端子に接続される。このト
ランジスタQ6がPNP型エミッタホロワ回路を構成してい
る。
との接続点に、PNP型トランジスタQ7のベースが接続さ
れ、そのエミッタは、トランジスタQ6のエミッタに接続
され、コレクタは低電位V1の端子に接続される。このト
ランジスタQ6がPNP型エミッタホロワ回路を構成してい
る。
上記した回路において、入力レベルと出力レベルを合わ
せるために、トランジスタQ1と定電流源I1とからなるエ
ミッタホロワ回路が入力側に設けられている。
せるために、トランジスタQ1と定電流源I1とからなるエ
ミッタホロワ回路が入力側に設けられている。
また、トランジスタQ3、Q4及びQ5により電圧比較を行
い、トランジスタQ3、Q4のコレクタ電圧をトランジスタ
Q6及びQ7によるコンプリメンタリー出力回路で出力す
る。
い、トランジスタQ3、Q4のコレクタ電圧をトランジスタ
Q6及びQ7によるコンプリメンタリー出力回路で出力す
る。
次に、その動作について詳細に説明する。
基準電位VR1の電圧は、高レベルと低レベルの中間値よ
りもトランジスタQ1のベース・エミッタ間電圧VBE分低
い電圧を与え、基準電位VR2の電圧は、低レベルを与え
ている。
りもトランジスタQ1のベース・エミッタ間電圧VBE分低
い電圧を与え、基準電位VR2の電圧は、低レベルを与え
ている。
入力端子VINに低レベルの信号が入った場合、トランジ
スタQ3、Q4が共にOFF、トランジスタQ5がONとなる。ト
ランジスタQ3、Q4にはコレクタ電流が流れないのでトラ
ンジスタQ2、Q7は共にOFFとなる。従って、トランジス
タQ6のベース電圧はほぼ高電位V1まで上昇し、負荷容量
CLの電荷を放電して出力VOUTは高レベルになる。
スタQ3、Q4が共にOFF、トランジスタQ5がONとなる。ト
ランジスタQ3、Q4にはコレクタ電流が流れないのでトラ
ンジスタQ2、Q7は共にOFFとなる。従って、トランジス
タQ6のベース電圧はほぼ高電位V1まで上昇し、負荷容量
CLの電荷を放電して出力VOUTは高レベルになる。
一方、入力端子VINに高レベルの信号が入った場合、ト
ランジスタQ3、Q4が共にON、トランジスタQ5がOFFにな
り、トランジスタQ3、Q4にはコレクタ電流が流れ、トラ
ンジスタQ2、Q7は共にONになる。従って、抵抗ＲにRI2
の電圧降下を生じるため、トランジスタQ6のベース電圧
が下るので、トランジスタQ6はOFFになる。また、トラ
ンジスタQ7がONしているので、大電流で負荷容量CLを充
電できるので、出力VOUTを高速に低レベルにすることが
できる。
ランジスタQ3、Q4が共にON、トランジスタQ5がOFFにな
り、トランジスタQ3、Q4にはコレクタ電流が流れ、トラ
ンジスタQ2、Q7は共にONになる。従って、抵抗ＲにRI2
の電圧降下を生じるため、トランジスタQ6のベース電圧
が下るので、トランジスタQ6はOFFになる。また、トラ
ンジスタQ7がONしているので、大電流で負荷容量CLを充
電できるので、出力VOUTを高速に低レベルにすることが
できる。
このように第１図の回路はインバータ動作をする。また
トランジスタQ1と並列に複数のNPN型トランジスタを接
続することにより、容易に多入力NOR回路を実現するこ
とが可能である。
トランジスタQ1と並列に複数のNPN型トランジスタを接
続することにより、容易に多入力NOR回路を実現するこ
とが可能である。
実施例２ 第２図は、本発明の第２の実施例の回路図である。第１
図のトランジスタQ3のコレクタ側に設けたコンプリメン
タリー出力回路を、トランジスタQ5のコレクタ側に設け
たものである。動作は、第１図の場合と同様に考えるこ
とができるため省略するが、特徴的なことは入出力の関
係が逆になることである。すなわち、第２図の回路はバ
ッファ回路として動作する。またトランジスタQ1と並列
に複数のNPN型トランジスタを接続することにより、容
易に多入力OR回路を実現することが可能である。
図のトランジスタQ3のコレクタ側に設けたコンプリメン
タリー出力回路を、トランジスタQ5のコレクタ側に設け
たものである。動作は、第１図の場合と同様に考えるこ
とができるため省略するが、特徴的なことは入出力の関
係が逆になることである。すなわち、第２図の回路はバ
ッファ回路として動作する。またトランジスタQ1と並列
に複数のNPN型トランジスタを接続することにより、容
易に多入力OR回路を実現することが可能である。
発明の効果 以上説明したように、本発明は、エミッタ結合論理回路
の出力段をコンプリメンタリーにすることにより、高レ
ベルから低レベルになる立下り時間を短くすることがで
き、より高速な論理回路が実現できる。
の出力段をコンプリメンタリーにすることにより、高レ
ベルから低レベルになる立下り時間を短くすることがで
き、より高速な論理回路が実現できる。
第１図は、本発明によるエミッタ結合論理回路の第１の
実施例（インバータ回路）の回路図、 第２図は、本発明によるエミッタ結合論理回路の第２の
実施例（バッファ回路）の回路図、 第３図は、従来のエミッタ結合論理回路の一例を示す回
路図である。 〔主な参照番号〕 Q1〜Q6……NPN型トランジスタ Q7……PNP型トランジスタ I1、I2……定電流源 Ｒ……抵抗、CL……負荷容量 V1……高電位、V2……低電位 VR、VR1、VR2……基準電位 VIN……入力端子、VOUT……出力端子
実施例（インバータ回路）の回路図、 第２図は、本発明によるエミッタ結合論理回路の第２の
実施例（バッファ回路）の回路図、 第３図は、従来のエミッタ結合論理回路の一例を示す回
路図である。 〔主な参照番号〕 Q1〜Q6……NPN型トランジスタ Q7……PNP型トランジスタ I1、I2……定電流源 Ｒ……抵抗、CL……負荷容量 V1……高電位、V2……低電位 VR、VR1、VR2……基準電位 VIN……入力端子、VOUT……出力端子
Claims (1)
- 【請求項１】第１の入力にベースが接続されコレクタが
負荷を介して高電位へ接続された第１のNPN型のトラン
ジスタと、第２の入力にベースが接続されコレクタが負
荷を介してまたは直接高電位へ接続された第２のNPN型
のトランジスタと、前記第１及び第２のトランジスタの
エミッタに一端が共通接続され他端が低電位に接続され
た定電流源と、前記第１のNPN型トランジスタのコレク
タに入力が接続されたNPN型トランジスタのエミッタホ
ロワ回路と、コレクタを高電位にベースを基準電位に接
続した第３のNPN型のトランジスタと、該第３のトラン
ジスタのエミッタにコレクタが接続され、ベースとエミ
ッタが前記第１のトランジスタのベースとエミッタに並
列に接続した第４のNPN型のトランジスタと、前記第３
のトランジスタのエミッタと前記第４のトランジスタの
コレクタとの接続点に入力が接続されたPNP型エミッタ
ホロワ回路とを具備し、前記NPN型エミッタホロワ回路
の出力と前記PNP型エミッタホロワ回路の出力を互いに
接続し、その接続点を出力とすることを特徴とするエミ
ッタ結合論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196478A JPH071865B2 (ja) | 1988-08-06 | 1988-08-06 | エミッタ結合論理回路 |
| US07/389,537 US4967106A (en) | 1988-08-06 | 1989-08-04 | Emitter-coupled logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196478A JPH071865B2 (ja) | 1988-08-06 | 1988-08-06 | エミッタ結合論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0246020A JPH0246020A (ja) | 1990-02-15 |
| JPH071865B2 true JPH071865B2 (ja) | 1995-01-11 |
Family
ID=16358462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196478A Expired - Lifetime JPH071865B2 (ja) | 1988-08-06 | 1988-08-06 | エミッタ結合論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4967106A (ja) |
| JP (1) | JPH071865B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341038A (en) * | 1992-01-27 | 1994-08-23 | Cherry Semiconductor Corporation | Error detector circuit for indication of low supply voltage |
| US5256917A (en) * | 1992-04-03 | 1993-10-26 | Motorola, Inc. | ECL logic gate with voltage protection |
| US5396125A (en) * | 1993-09-09 | 1995-03-07 | Northern Telecom Limited | Current injection logic |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573489A (en) * | 1969-05-29 | 1971-04-06 | Gen Electric | High speed current-mode logic gate |
| US4736124A (en) * | 1981-10-21 | 1988-04-05 | Mcfarland Jr Harold L | High speed data bus structure |
| US4585957A (en) * | 1983-04-25 | 1986-04-29 | Motorola Inc. | Diode load emitter coupled logic circuits |
| JPH0659028B2 (ja) * | 1985-11-22 | 1994-08-03 | 日本電気株式会社 | 論理回路 |
| JPH0683054B2 (ja) * | 1985-12-20 | 1994-10-19 | 日本電気株式会社 | 論理レベル変換回路 |
| US4695749A (en) * | 1986-02-25 | 1987-09-22 | Fairchild Semiconductor Corporation | Emitter-coupled logic multiplexer |
-
1988
- 1988-08-06 JP JP63196478A patent/JPH071865B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-04 US US07/389,537 patent/US4967106A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4967106A (en) | 1990-10-30 |
| JPH0246020A (ja) | 1990-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH088484B2 (ja) | エミッタフォロワ回路 | |
| JPH06224720A (ja) | スイッチング段 | |
| US4754171A (en) | High speed low power emitter coupled logic circuit | |
| JPH0154890B2 (ja) | ||
| JPS60817B2 (ja) | 相補型エミツタ・フオロワ回路 | |
| JPH071865B2 (ja) | エミッタ結合論理回路 | |
| EP0028292A1 (en) | All-NPN transistor driver and logic circuit | |
| JPH0738580B2 (ja) | エミッタ結合論理回路 | |
| US3828202A (en) | Logic circuit using a current switch to compensate for signal deterioration | |
| JP2508488B2 (ja) | バッファ回路 | |
| EP0328842B1 (en) | Half current switch with feedback | |
| EP0432472A2 (en) | Signal output circuit having bipolar transistor in output stage and arranged in CMOS semiconductor integrated circuit | |
| JPH07303037A (ja) | エミッタ結合型論理回路 | |
| USRE27804E (en) | Transistor-transistor logic circuits having improved voltage transfer characteristics | |
| EP0155305B1 (en) | Emitter collector coupled logic | |
| JPS6151447B2 (ja) | ||
| JPH0259652B2 (ja) | ||
| JP2681937B2 (ja) | フリツプフロツプ | |
| JPH0326678Y2 (ja) | ||
| JP3327938B2 (ja) | 半導体集積回路 | |
| JPS6255327B2 (ja) | ||
| KR930007564B1 (ko) | Fet 풀다운 부하를 가지는 ecl 회로 | |
| JP2681938B2 (ja) | フリツプフロツプ | |
| JP2861356B2 (ja) | 半導体集積回路 | |
| JPH0331014B2 (ja) |