JPH0326678Y2 - - Google Patents
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- Publication number
- JPH0326678Y2 JPH0326678Y2 JP1983056611U JP5661183U JPH0326678Y2 JP H0326678 Y2 JPH0326678 Y2 JP H0326678Y2 JP 1983056611 U JP1983056611 U JP 1983056611U JP 5661183 U JP5661183 U JP 5661183U JP H0326678 Y2 JPH0326678 Y2 JP H0326678Y2
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- voltage source
- switch
- connection point
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007257 malfunction Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
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- Keying Circuit Devices (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案は二つのスイツチのオン及びオフの状態
を電気的なレベル信号に変換するスイツチ入力回
路に関する。
を電気的なレベル信号に変換するスイツチ入力回
路に関する。
従来、この種の回路として第１図に示すものが
あつた。第１図において、ｓ−１，ｓ−２はスイ
ツチ、Ｉ−１，Ｉ−２はインバータ回路である。
第１図から明らかなように共通端子０−１と電源
端子０−４の他にスイツチｓ−１，ｓ−２に対し
端子０−２，０−３が必要となり、スイツチが多
くなるにつれ、回路構成が複雑になる。このよう
な回路を集積化すると、チツプ面積が大きくなつ
たり、端子ピン数が多くなり、価格の点や実装密
度上不利となる欠点がある。
あつた。第１図において、ｓ−１，ｓ−２はスイ
ツチ、Ｉ−１，Ｉ−２はインバータ回路である。
第１図から明らかなように共通端子０−１と電源
端子０−４の他にスイツチｓ−１，ｓ−２に対し
端子０−２，０−３が必要となり、スイツチが多
くなるにつれ、回路構成が複雑になる。このよう
な回路を集積化すると、チツプ面積が大きくなつ
たり、端子ピン数が多くなり、価格の点や実装密
度上不利となる欠点がある。
本考案は上述のような従来の欠点を除去するた
めになされたもので、二つのスイツチの動作状態
を信号レベルで表すと共に、回路の構成が簡単
で、且つ入力信号用の端子の数を少なくすること
ができるスイツチ入力回路を提供することを目的
とする。
めになされたもので、二つのスイツチの動作状態
を信号レベルで表すと共に、回路の構成が簡単
で、且つ入力信号用の端子の数を少なくすること
ができるスイツチ入力回路を提供することを目的
とする。
以下、本考案の実施例を第２図乃至第５図に基
づき説明する。第２図に於て、電源線に接続され
た端子２−１と端子２−２間に抵抗Ｒ１とスイツ
チ１−１が直列接続され、その直列回路に抵抗Ｒ
３が並列に接続されている。また端子２−２と接
地端子２−３間にスイツチ１−２と抵抗Ｒ２が直
列接続され、その直列回路に抵抗Ｒ４が並列に接
続されている。抵抗Ｒ３，Ｒ４は基準電圧源６を
構成しその接続点Ｐ１から基準電圧を得る。接続
点Ｐ１に抵抗Ｒ５，Ｒ６が接続され夫々の他端が
PNPトランジスタ３−１，３−２の夫々のベー
スに接続されている。そして、PNPトランジス
タ３−１，３−２の夫々のエミツタが基準電圧源
７に接続されている。基準電圧源７は抵抗Ｒ１
１，Ｒ１２，Ｒ１３からなり、抵抗Ｒ１１とＲ１
２の接続点Ｐ２がPNPトランジスタ３−１のエ
ミツタに接続され、抵抗Ｒ１２とＲ１３の接続点
Ｐ３がPNPトランジスタ３−２のエミツタに接
続されている。PNPトランジスタ３−１のコレ
クタは抵抗Ｒ７，Ｒ８を介し接地され、抵抗Ｒ７
とＲ８の接続点がNPNトランジスタ４−１のベ
ースに接続されている。そして、NPNトランジ
スタのコレクタが出力端子５−１に接続されてい
る。また、PNPトランジスタ３−２のコレクタ
は抵抗Ｒ９，Ｒ１０を介し接地されている。抵抗
Ｒ９とＲ１０の接続点はNPNトランジスタ４−
２のベースに接続され、そのコレクタが出力端子
５−２に接続されている。
づき説明する。第２図に於て、電源線に接続され
た端子２−１と端子２−２間に抵抗Ｒ１とスイツ
チ１−１が直列接続され、その直列回路に抵抗Ｒ
３が並列に接続されている。また端子２−２と接
地端子２−３間にスイツチ１−２と抵抗Ｒ２が直
列接続され、その直列回路に抵抗Ｒ４が並列に接
続されている。抵抗Ｒ３，Ｒ４は基準電圧源６を
構成しその接続点Ｐ１から基準電圧を得る。接続
点Ｐ１に抵抗Ｒ５，Ｒ６が接続され夫々の他端が
PNPトランジスタ３−１，３−２の夫々のベー
スに接続されている。そして、PNPトランジス
タ３−１，３−２の夫々のエミツタが基準電圧源
７に接続されている。基準電圧源７は抵抗Ｒ１
１，Ｒ１２，Ｒ１３からなり、抵抗Ｒ１１とＲ１
２の接続点Ｐ２がPNPトランジスタ３−１のエ
ミツタに接続され、抵抗Ｒ１２とＲ１３の接続点
Ｐ３がPNPトランジスタ３−２のエミツタに接
続されている。PNPトランジスタ３−１のコレ
クタは抵抗Ｒ７，Ｒ８を介し接地され、抵抗Ｒ７
とＲ８の接続点がNPNトランジスタ４−１のベ
ースに接続されている。そして、NPNトランジ
スタのコレクタが出力端子５−１に接続されてい
る。また、PNPトランジスタ３−２のコレクタ
は抵抗Ｒ９，Ｒ１０を介し接地されている。抵抗
Ｒ９とＲ１０の接続点はNPNトランジスタ４−
２のベースに接続され、そのコレクタが出力端子
５−２に接続されている。
次に本考案のスイツチ入力回路の動作に就いて
説明する。PNPトランジスタ３−１，３−２の
エミツタは夫々基準電圧源７の接続点Ｐ２，Ｐ３
に接続され、それらの接続点Ｐ２，Ｐ３から２／３ Vcc，１／３Vccの基準電圧がPNPトランジスタ３ −１，３−２に夫々供給されており、例えば信号
入力段のスイツチ１−１がオンでスイツチ１−２
がオフであるとすると、Ｐ１点の電位は上昇して
PNPトランジスタ３−１，３−２はオフとなる。
従つて、トランジスタ４−１，４−２はオフとな
る。また、スイツチ１−１がオフでスイツチ１−
２がオンである場合、PNPトランジスタ３−１，
３−２はオンとなり、トランジスタ４−１，４−
２はオンとなる。また、双方のスイツチ１−１，
１−２がオン或いはオフのときは、接続点Ｐ１か
ら１／２Vccの電圧が出力されるので、PNPトラン ジスタ３−１のエミツタに２／３Vccの基準電圧が 供給され、そのベースに１／２Vccの基準電圧が供 給される。従つて、PNPトランジスタ３−１は
オンとなり、トランジスタ４−１がオンとなる。
また、PNPトランジスタ３−２のエミツタには
１／３Vccの基準電圧が供給され、そのベースには １／２Vccの基準電圧が供給されるので、PNPトラ ンジスタ３−２はオフであつて、トランジスタ４
−２もオフである。このようにして、スイツチ１
−１，１−２にの作動状態を三つの論理値に区別
できる電気信号に変換できる。
説明する。PNPトランジスタ３−１，３−２の
エミツタは夫々基準電圧源７の接続点Ｐ２，Ｐ３
に接続され、それらの接続点Ｐ２，Ｐ３から２／３ Vcc，１／３Vccの基準電圧がPNPトランジスタ３ −１，３−２に夫々供給されており、例えば信号
入力段のスイツチ１−１がオンでスイツチ１−２
がオフであるとすると、Ｐ１点の電位は上昇して
PNPトランジスタ３−１，３−２はオフとなる。
従つて、トランジスタ４−１，４−２はオフとな
る。また、スイツチ１−１がオフでスイツチ１−
２がオンである場合、PNPトランジスタ３−１，
３−２はオンとなり、トランジスタ４−１，４−
２はオンとなる。また、双方のスイツチ１−１，
１−２がオン或いはオフのときは、接続点Ｐ１か
ら１／２Vccの電圧が出力されるので、PNPトラン ジスタ３−１のエミツタに２／３Vccの基準電圧が 供給され、そのベースに１／２Vccの基準電圧が供 給される。従つて、PNPトランジスタ３−１は
オンとなり、トランジスタ４−１がオンとなる。
また、PNPトランジスタ３−２のエミツタには
１／３Vccの基準電圧が供給され、そのベースには １／２Vccの基準電圧が供給されるので、PNPトラ ンジスタ３−２はオフであつて、トランジスタ４
−２もオフである。このようにして、スイツチ１
−１，１−２にの作動状態を三つの論理値に区別
できる電気信号に変換できる。
第３図の実施例は信号入力段のスイツチ１−
１，１−２がトランジスタで形成されている。基
準電圧源７は、電源線と接地間に接続された抵抗
Ｒ１４，Ｒ１５によつて２／３Vccの基準電圧を得、 電源線と接地間に接続された抵抗Ｒ１６，Ｒ１７
により１／３Vccの基準電圧を得ている。他の回路 は第２図の実施例と同じである。
１，１−２がトランジスタで形成されている。基
準電圧源７は、電源線と接地間に接続された抵抗
Ｒ１４，Ｒ１５によつて２／３Vccの基準電圧を得、 電源線と接地間に接続された抵抗Ｒ１６，Ｒ１７
により１／３Vccの基準電圧を得ている。他の回路 は第２図の実施例と同じである。
第４図の実施例は基準電圧源７がダイオードＤ
１〜Ｄ６と電流源Ｉから形成されている。他は第
３図の実施例と同じである。
１〜Ｄ６と電流源Ｉから形成されている。他は第
３図の実施例と同じである。
第５図の実施例は基準電圧源７が直列抵抗Ｒ９
〜Ｒ１１から形成され、夫々の基準電圧源がバツ
フアーアンプＡ１，Ａ２を介してPNPトランジ
スタ３−１，３−２のコレクタに供給される。他
は第２図の実施例と同じである。
〜Ｒ１１から形成され、夫々の基準電圧源がバツ
フアーアンプＡ１，Ａ２を介してPNPトランジ
スタ３−１，３−２のコレクタに供給される。他
は第２図の実施例と同じである。
本考案のスイツチ入力回路は、二つのスイツチ
１−１，１−２を端子２−１，２−３間に直列に
接続し、スイツチ１−１，１−２の共通接続点を
端子２−２を介して直列抵抗からなる基準電圧源
６に接続することにより、スイツチの動作によつ
て端子２−２から得られる基準電圧を検出するこ
とで、スイツチの作動状態を検出するものであ
り、スイツチ２個に対し一個の端子ピンでよく、
端子ピン数を減少させることが可能である。ま
た、回路もトランジスタと抵抗による簡単な回路
により、少ない素子によつて集積回路に容易に組
み込むことが可能であり、より小型のパツケージ
とすることができる。更にまた、基準電圧源６，
７は電源線と接地間に設けられており、電源電圧
の変動に対しても、基準電位の比率の関係が変わ
ることがなく、誤動作が少ない利点を有する。
１−１，１−２を端子２−１，２−３間に直列に
接続し、スイツチ１−１，１−２の共通接続点を
端子２−２を介して直列抵抗からなる基準電圧源
６に接続することにより、スイツチの動作によつ
て端子２−２から得られる基準電圧を検出するこ
とで、スイツチの作動状態を検出するものであ
り、スイツチ２個に対し一個の端子ピンでよく、
端子ピン数を減少させることが可能である。ま
た、回路もトランジスタと抵抗による簡単な回路
により、少ない素子によつて集積回路に容易に組
み込むことが可能であり、より小型のパツケージ
とすることができる。更にまた、基準電圧源６，
７は電源線と接地間に設けられており、電源電圧
の変動に対しても、基準電位の比率の関係が変わ
ることがなく、誤動作が少ない利点を有する。
第１図は従来のスイツチ入力回路の例であり、
第２乃至第５図は本考案のスイツチ入力回路の実
施例である。 １−１，１−２……スイツチ、６，７……基準
電圧源、５−１，５−２……出力端子。
第２乃至第５図は本考案のスイツチ入力回路の実
施例である。 １−１，１−２……スイツチ、６，７……基準
電圧源、５−１，５−２……出力端子。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 直列接続された第１と第２のスイツチと、第
１と第２のスイツチの共通接続点が直列接続さ
れた第１と第２の抵抗の接続点に接続されてな
る第１の基準電圧源と、直列抵抗の接続点から
基準電圧を得る第２の基準電圧源と、該第２の
基準電圧源より低い基準電位を有する直列抵抗
の接続点から基準電圧を得る第３の基準電圧源
と、第１の基準電圧源から基準電圧がそれらの
ベースに夫々印加される第１と第２のPNPト
ランジスタとを具え、第１のPNPトランジス
タのエミツタが第２の基準電圧源に接続され、
第２のPNPトランジスタのエミツタが第３の
基準電圧源に接続され、前記第１と第２のスイ
ツチの作動に基づく該第１の基準電圧源からの
基準電圧と第２と第３の基準電圧源の基準電圧
を夫々第１と第２のPNPトランジスタによつ
て比較して第１と第２のPNPトランジスタの
コレクタから三つの出力状態を認識し得る識別
信号を得ることを特徴とするスイツチ入力回
路。 (2) 前記スイツチがトランジスタ等の電子スイツ
チからなる実用新案登録請求の範囲第１項記載
のスイツチ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5661183U JPS59162720U (ja) | 1983-04-15 | 1983-04-15 | スイツチ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5661183U JPS59162720U (ja) | 1983-04-15 | 1983-04-15 | スイツチ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59162720U JPS59162720U (ja) | 1984-10-31 |
| JPH0326678Y2 true JPH0326678Y2 (ja) | 1991-06-10 |
Family
ID=30186933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5661183U Granted JPS59162720U (ja) | 1983-04-15 | 1983-04-15 | スイツチ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59162720U (ja) |
-
1983
- 1983-04-15 JP JP5661183U patent/JPS59162720U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59162720U (ja) | 1984-10-31 |
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