JPS6046894B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6046894B2 JPS6046894B2 JP16325878A JP16325878A JPS6046894B2 JP S6046894 B2 JPS6046894 B2 JP S6046894B2 JP 16325878 A JP16325878 A JP 16325878A JP 16325878 A JP16325878 A JP 16325878A JP S6046894 B2 JPS6046894 B2 JP S6046894B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- output terminal
- transistors
- diodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、単位回路を複数個設けた多入力の論理回路
に関するものである。
に関するものである。
論理回路としては種々の論理動作を行なうものがあり
、例えば排他的ノア回路の従来例として第１図に示す構
成が知られている。
、例えば排他的ノア回路の従来例として第１図に示す構
成が知られている。
同図に於いて、Ａ、Ｂは入力端子、Ｙは出力端子、Ｄ１
〜Ｄ６はダイオード、Ｑ１〜Ｑ７はトランジスタ、Ｒ１
〜Ｒ７は抵抗、Ｖｃｃは電源電圧、ＧＮＤはアースてあ
る。入力端子Ａ、Ｂが共に’’１’’の場合は、トラン
ジスタＱ１〜Ｑ４がオンとなり、トランジスタＱ１〜Ｑ
３がオンであることによりトランジスタＱ５はオフであ
るが、トランジスタＱ４がオンであることによりトラン
ジスタＱ６はオンとなり、従つてトランジスタＱ７はオ
フで出力端子Ｙは’゛１’’となる。 又入力端子Ａ、
Ｂが共に’’０’’の場合は、トランジスタＱ１〜Ｑ４
はオフでトランジスタＱ５が オンとなるのでトランジ
スタＱ６はオンとなり、従つてトランジスタＱ７はオフ
で出力端子Ｙは゛’１’’となる。
〜Ｄ６はダイオード、Ｑ１〜Ｑ７はトランジスタ、Ｒ１
〜Ｒ７は抵抗、Ｖｃｃは電源電圧、ＧＮＤはアースてあ
る。入力端子Ａ、Ｂが共に’’１’’の場合は、トラン
ジスタＱ１〜Ｑ４がオンとなり、トランジスタＱ１〜Ｑ
３がオンであることによりトランジスタＱ５はオフであ
るが、トランジスタＱ４がオンであることによりトラン
ジスタＱ６はオンとなり、従つてトランジスタＱ７はオ
フで出力端子Ｙは’゛１’’となる。 又入力端子Ａ、
Ｂが共に’’０’’の場合は、トランジスタＱ１〜Ｑ４
はオフでトランジスタＱ５が オンとなるのでトランジ
スタＱ６はオンとなり、従つてトランジスタＱ７はオフ
で出力端子Ｙは゛’１’’となる。
又入力端子Ａ、Ｂの何れか一方が’’１’’、他方が“
’０’’の場合は、トランジスタＱ１、Ｑ２の何れか一
方とトランジスタＱ３がオンとなり、それによつてトラ
ンジスタＱ５はオフとなる。又トランジスタＱ４もオフ
となるのでトランジスタＱ６もオフとなる。従つてトラ
ンジスタＱ７はオンとなつて出力端子Ｙは’’０’’と
なる。なおダイオードＤ５、Ｄ６はクランプ用であり、
又トランジスタＱ１、Ｑ２、Ｑ４〜Ｑ７はクランプダイ
オード付きのものである。 前述の如き従来の排他的ノ
ア回路は、素子数が多く集積回路化する場合に所要スペ
ースが大きくなる欠点がある。
’０’’の場合は、トランジスタＱ１、Ｑ２の何れか一
方とトランジスタＱ３がオンとなり、それによつてトラ
ンジスタＱ５はオフとなる。又トランジスタＱ４もオフ
となるのでトランジスタＱ６もオフとなる。従つてトラ
ンジスタＱ７はオンとなつて出力端子Ｙは’’０’’と
なる。なおダイオードＤ５、Ｄ６はクランプ用であり、
又トランジスタＱ１、Ｑ２、Ｑ４〜Ｑ７はクランプダイ
オード付きのものである。 前述の如き従来の排他的ノ
ア回路は、素子数が多く集積回路化する場合に所要スペ
ースが大きくなる欠点がある。
本発明は、単位回路の組合せにより排他的ノア回路並
びに他の多入力の論理回路を簡単に構成し得るようにす
ることを目的とするものである。
びに他の多入力の論理回路を簡単に構成し得るようにす
ることを目的とするものである。
以下実施例について詳細に説明する。１ 第２図は本発
明の実施例の単位回路を示し、Ｒ１Ｏ、Ｒｌｌは抵抗、
Ｄｌｌ、Ｄ１２はダイオード、Ｑｌｌはトランジスタで
ある。
明の実施例の単位回路を示し、Ｒ１Ｏ、Ｒｌｌは抵抗、
Ｄｌｌ、Ｄ１２はダイオード、Ｑｌｌはトランジスタで
ある。
この単位回路を２個第３図に示すように組合せることに
より排他的ノア回路が構成される。即ちトランジスタＱ
・１１、Ｑ１２のコレクタを共通に接続して出力端子Ｙ
及び抵抗ＲＩＯを介して電源電圧Ｖｃｃを加えるように
接続し、エミッタを共通に接続して入力端子Ａ，Ｂとダ
イオードＤｌ２，Ｄ２２をそれぞれ介して接続し、ベー
スはそれぞれダイオードＤｌｌ，Ｄ２ｌを介して入力端
子Ａ，Ｂと接続し、且つ抵抗Ｒｌｌ，Ｒｌ２を介してそ
れぞれベースに電源電圧Ｖｃｃが加わるように接続した
ものである。従つて入力端子Ａ，Ｂが共に゜゜１゛又は
゜゜０゛のときはトランジスタＱｌｌ，Ｑｌ２はオフで
あるから出力端子Ｙは“１゛となり、入力端子Ａ，Ｂの
何れか一方が４“ｒ゛で他方が゜“０゛のときはトラン
ジスタＱｌｌ，Ｑｌ２の何れか一方がオンとなるから、
出力端子Ｙは“０゛となる。即ち論理式で示すと、とな
る。
より排他的ノア回路が構成される。即ちトランジスタＱ
・１１、Ｑ１２のコレクタを共通に接続して出力端子Ｙ
及び抵抗ＲＩＯを介して電源電圧Ｖｃｃを加えるように
接続し、エミッタを共通に接続して入力端子Ａ，Ｂとダ
イオードＤｌ２，Ｄ２２をそれぞれ介して接続し、ベー
スはそれぞれダイオードＤｌｌ，Ｄ２ｌを介して入力端
子Ａ，Ｂと接続し、且つ抵抗Ｒｌｌ，Ｒｌ２を介してそ
れぞれベースに電源電圧Ｖｃｃが加わるように接続した
ものである。従つて入力端子Ａ，Ｂが共に゜゜１゛又は
゜゜０゛のときはトランジスタＱｌｌ，Ｑｌ２はオフで
あるから出力端子Ｙは“１゛となり、入力端子Ａ，Ｂの
何れか一方が４“ｒ゛で他方が゜“０゛のときはトラン
ジスタＱｌｌ，Ｑｌ２の何れか一方がオンとなるから、
出力端子Ｙは“０゛となる。即ち論理式で示すと、とな
る。
前述の単位回路を更に多く組合せると第４図に示す構成
となる。
となる。
即ちトランジスタＱｌｌ〜ＱｌＮのコレクタを共通にし
て出力端子Ｙに接続し、エミッタを共通にして各入力端
子Ａ−Ｎとの間にダイオードＤｌ２〜ＤＮ２を接続し、
トランジスータＱｌｌ〜ＱｌＮのベースと入力端子Ａ−
Ｎとの間にダイオードＤｌｌ〜ＤＮｌを接続し、更に各
ベースと電源との間にそれぞれ抵抗Ｒｌｌ〜ＲｌＮを接
続し、共通接続のコレクタと電源との間に抵抗ＲｌＯを
接続したものである。この実施例に於ける論理式は となる。
て出力端子Ｙに接続し、エミッタを共通にして各入力端
子Ａ−Ｎとの間にダイオードＤｌ２〜ＤＮ２を接続し、
トランジスータＱｌｌ〜ＱｌＮのベースと入力端子Ａ−
Ｎとの間にダイオードＤｌｌ〜ＤＮｌを接続し、更に各
ベースと電源との間にそれぞれ抵抗Ｒｌｌ〜ＲｌＮを接
続し、共通接続のコレクタと電源との間に抵抗ＲｌＯを
接続したものである。この実施例に於ける論理式は となる。
即ち入力端子Ａ−Ｎが総で１゛又は“０゛のとき出力端
子Ｙは“゜１゛となり、その他は“゜０゛５となる。以
上説明したように、本発明は、トランジスタのベース及
びエミッタと入力端子との間にそれぞれダイオードを接
続し、コレクタを出力端子に接続すると共に、電源とコ
レクタ及びベースとの間に抵抗を接続した単位回路を複
数個設けたものであり、単位回路を２個設けた場合は排
他的ノア回・路を構成することができ、又多入力の場合
は、入力数だけ単位回路を設ければ良いので、回路設計
が容易となり、且つ少ない素子数で構成できるので集積
回路化も容易である利点がある。
子Ｙは“゜１゛となり、その他は“゜０゛５となる。以
上説明したように、本発明は、トランジスタのベース及
びエミッタと入力端子との間にそれぞれダイオードを接
続し、コレクタを出力端子に接続すると共に、電源とコ
レクタ及びベースとの間に抵抗を接続した単位回路を複
数個設けたものであり、単位回路を２個設けた場合は排
他的ノア回・路を構成することができ、又多入力の場合
は、入力数だけ単位回路を設ければ良いので、回路設計
が容易となり、且つ少ない素子数で構成できるので集積
回路化も容易である利点がある。
なお本発明は前述の実施例にのみ限定されるものではな
く、例えばＰｎｐトランジスタにより構成することもで
き、又コレクタ抵抗ＲｌＯは単位回路毎に設けることも
できる。又入力端子にクランプ用のダイオードを設ける
こともできる。その他種々付加変更し得るものである。
く、例えばＰｎｐトランジスタにより構成することもで
き、又コレクタ抵抗ＲｌＯは単位回路毎に設けることも
できる。又入力端子にクランプ用のダイオードを設ける
こともできる。その他種々付加変更し得るものである。
第１図は従来の排他的ノア回路、第２図は本発明の実施
例の単位回路、第３図は本発明の実施例の排他的ノア回
路、第４図は本発明の実施例の多入力論理回路を示すも
のである。 Ｑｌｌ〜ＱｌＮはトランジスタ、Ａ−Ｎは入力端子、Ｙ
は出力端子、Ｄｌｌ，Ｄｌ２〜ＤＮｌ，ＤＮ２はダイオ
ード、ＲｌＯ，Ｒｌｌ〜ＲｌＮは抵抗である。
例の単位回路、第３図は本発明の実施例の排他的ノア回
路、第４図は本発明の実施例の多入力論理回路を示すも
のである。 Ｑｌｌ〜ＱｌＮはトランジスタ、Ａ−Ｎは入力端子、Ｙ
は出力端子、Ｄｌｌ，Ｄｌ２〜ＤＮｌ，ＤＮ２はダイオ
ード、ＲｌＯ，Ｒｌｌ〜ＲｌＮは抵抗である。
Claims (1)
- １ トランジスタのベース及びエミッタと入力端子との
間にそれぞれダイオードを接続し、コレクタを出力端子
に接続し、電源と前記コレクタ及びベースとの間にそれ
ぞれ抵抗を接続した単位回路を複数個設け、各単位回路
のトランジスタのコレクタを共通に接続し、且つエミッ
タを共通に接続したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16325878A JPS6046894B2 (ja) | 1978-12-25 | 1978-12-25 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16325878A JPS6046894B2 (ja) | 1978-12-25 | 1978-12-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5586223A JPS5586223A (en) | 1980-06-28 |
| JPS6046894B2 true JPS6046894B2 (ja) | 1985-10-18 |
Family
ID=15770369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16325878A Expired JPS6046894B2 (ja) | 1978-12-25 | 1978-12-25 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046894B2 (ja) |
-
1978
- 1978-12-25 JP JP16325878A patent/JPS6046894B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5586223A (en) | 1980-06-28 |
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