JPS63211192A - Ｉｃの出力バツフア回路 - Google Patents
Ｉｃの出力バツフア回路Info
- Publication number
- JPS63211192A JPS63211192A JP62044292A JP4429287A JPS63211192A JP S63211192 A JPS63211192 A JP S63211192A JP 62044292 A JP62044292 A JP 62044292A JP 4429287 A JP4429287 A JP 4429287A JP S63211192 A JPS63211192 A JP S63211192A
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- JP
- Japan
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- output
- circuit
- collector
- fuses
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 101000995832 Homo sapiens Nephronectin Proteins 0.000 description 1
- 102100034595 Nephronectin Human genes 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩＣの出力バッファ回路に関する。
一般に、メモリＩＣの出力バッファ回路の形式には、開
放コレクタ出力形と３ステート出力形がよく知られてい
る。
放コレクタ出力形と３ステート出力形がよく知られてい
る。
第２図は従来の開放コレクタ出力回路の一例の回路図で
ある。
ある。
開放コレクタ出力回路群３は、各エミ・ンタが共通に接
地し各コレクタがそれぞれ出力端子′Ｆ０１〜ＴＣＸに
接続するＸ個のＮＰＮＴ−ランジスタＱｌ〜Ｑ、よりな
る開放コレクタ出力回路Ａ１〜Ａ、で構成されている。
地し各コレクタがそれぞれ出力端子′Ｆ０１〜ＴＣＸに
接続するＸ個のＮＰＮＴ−ランジスタＱｌ〜Ｑ、よりな
る開放コレクタ出力回路Ａ１〜Ａ、で構成されている。
内部論理回路１は、ｎ個の外部端子Ｔ１〜′ｒ。
を有し、かつトランジスタＱ１〜ＱＸのそれぞれのベー
ス”ｒ’ｏＡｉ〜Ｔ ＧＡＸに信号を与えている。
ス”ｒ’ｏＡｉ〜Ｔ ＧＡＸに信号を与えている。
開放コレクタ出力形メモリＩＣは、これら開放コレクタ
出力回路群３と内部論理回路１を含んでいる。
出力回路群３と内部論理回路１を含んでいる。
第３図は従来の３ステ一ト出力回路の一例の回路図であ
る。
る。
３ステ一ト出力回路群４は、各コレクタが共通に電源に
接続し各エミッタがそれぞれダイオードＤ１〜Ｄｙのア
ノードに接続するｙ個のＮＰＮトランジスタＮ１〜Ｎ、
よりなるエミッタホロワ群８１〜Ｂｙとｙ個の開放コレ
クタ回路群Ａ１〜Ａｙと、その中のトランジスタＱ１〜
Ｑｙの各コレクタがダイオードＤ、〜Ｄｙのカソードと
３ステート出力端子Ｔｓｌ〜Ｔｓｙとの接続点にそれぞ
れ対応して接続されている。
接続し各エミッタがそれぞれダイオードＤ１〜Ｄｙのア
ノードに接続するｙ個のＮＰＮトランジスタＮ１〜Ｎ、
よりなるエミッタホロワ群８１〜Ｂｙとｙ個の開放コレ
クタ回路群Ａ１〜Ａｙと、その中のトランジスタＱ１〜
Ｑｙの各コレクタがダイオードＤ、〜Ｄｙのカソードと
３ステート出力端子Ｔｓｌ〜Ｔｓｙとの接続点にそれぞ
れ対応して接続されている。
３ステート出力形メモリＩＣは、これら３ステ一ト出力
回路群４とそれらの各ベースＴＧＡＩ〜ＴａＡｙ ＋
ＴＧＢＩ〜Ｔ ｏａｙに信号を与え、かつｎ個の外部端
子Ｔ１〜Ｔｎを有する内部論理回路１とと含んで構成さ
れている。
回路群４とそれらの各ベースＴＧＡＩ〜ＴａＡｙ ＋
ＴＧＢＩ〜Ｔ ｏａｙに信号を与え、かつｎ個の外部端
子Ｔ１〜Ｔｎを有する内部論理回路１とと含んで構成さ
れている。
〔発明が解決しようとする問題点〕
上述した従来のＩＣの出力バッファ回路は、開放コレク
タ出力形メモリＩＣと３ステート出力形メモリＩＣが別
品種として設定されており、Ｘ本の開放コレクタ出力と
ｙ本の３ステート出力の二つの出力バッファ形式とをそ
れぞれ応用回路上必要とする場合は、二種類のＩＣを使
用するので、部品管理の煩雑さや実装スペースを更に小
さくし小形化することに問題があった。
タ出力形メモリＩＣと３ステート出力形メモリＩＣが別
品種として設定されており、Ｘ本の開放コレクタ出力と
ｙ本の３ステート出力の二つの出力バッファ形式とをそ
れぞれ応用回路上必要とする場合は、二種類のＩＣを使
用するので、部品管理の煩雑さや実装スペースを更に小
さくし小形化することに問題があった。
本発明の目的は、複数の開放コレクタ出力形と３ステー
ト出力形との組合せの応用回路が容易に構成できるＩＣ
の出力バッファ回路を提供することにある。
ト出力形との組合せの応用回路が容易に構成できるＩＣ
の出力バッファ回路を提供することにある。
本発明のＩＣの出力バッファ回路は、
（Ａ＞ ベースが内部論理回路から信号を受け、エミ
ッタが接地されるトランジスタからなる開放コレクタ出
力回路を複数個、 （Ｂ） ベースが内部論理回路から出力を受け、エミ
ッタがダイオードのアノードと接続し、コレクタが電源
と接続するトランジスタからなるエミッタホロワ回路を
複数個、 （Ｃ） 前記ダイオードの一つのカソードと該カソー
ドに対応する前記開放コレクタ出力回路のコレクタとの
間に挿入された使用目的に応じて溶断することのできる
ヒユーズを複数個、 （Ｄ） 出力端が前記カソードと前記ヒユーズの接続
点に接続し、入力端に外部信号が供給されるインバータ
を複数個、 を含んで構成されている。
ッタが接地されるトランジスタからなる開放コレクタ出
力回路を複数個、 （Ｂ） ベースが内部論理回路から出力を受け、エミ
ッタがダイオードのアノードと接続し、コレクタが電源
と接続するトランジスタからなるエミッタホロワ回路を
複数個、 （Ｃ） 前記ダイオードの一つのカソードと該カソー
ドに対応する前記開放コレクタ出力回路のコレクタとの
間に挿入された使用目的に応じて溶断することのできる
ヒユーズを複数個、 （Ｄ） 出力端が前記カソードと前記ヒユーズの接続
点に接続し、入力端に外部信号が供給されるインバータ
を複数個、 を含んで構成されている。
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。
出力バッファ回路群２はＸよりも大きい数のｍ個のエミ
ッタホロワ回路８１〜Ｂ、、ｌと開放コレクタ出力回路
Ａ１〜Ａ□を有し、それらは第３図の従来の３ステ一ト
回路群の中のそれぞれの回路と同じである。
ッタホロワ回路８１〜Ｂ、、ｌと開放コレクタ出力回路
Ａ１〜Ａ□を有し、それらは第３図の従来の３ステ一ト
回路群の中のそれぞれの回路と同じである。
０．２人を越えると溶断するように設計されたｍ個の半
導体ヒユーズＦ１〜Ｆ、、、のそれぞれの一端が、開放
コレクタ回路のＮＰＮトランジスタＱ＋〜Ｑ、、、のそ
れぞれのコレクタに、また他端がエミッタホロワ回路８
１〜Ｂ、、ｌのダイオードＤ１〜Ｄｎ＋のそれぞれのカ
ソードに接続されている。
導体ヒユーズＦ１〜Ｆ、、、のそれぞれの一端が、開放
コレクタ回路のＮＰＮトランジスタＱ＋〜Ｑ、、、のそ
れぞれのコレクタに、また他端がエミッタホロワ回路８
１〜Ｂ、、ｌのダイオードＤ１〜Ｄｎ＋のそれぞれのカ
ソードに接続されている。
内部論理回路１の０本の外部端子Ｔ１〜］゛。中の１番
目の外部端子Ｔ、にゼナー電圧６Ｖの定電圧ダイオード
ＺＤのカソードを接続し、そのアノードはｍ Ｉ［Ｗの
インバータ■１〜１□の入力端に共通に接続している。
目の外部端子Ｔ、にゼナー電圧６Ｖの定電圧ダイオード
ＺＤのカソードを接続し、そのアノードはｍ Ｉ［Ｗの
インバータ■１〜１□の入力端に共通に接続している。
インバータ１１〜■、の出力端は、それぞれ対応するダ
イオードＤ１〜Ｄ１のカソードに接続している。
イオードＤ１〜Ｄ１のカソードに接続している。
この出力バッファ回路群２は、外部端子Ｔ、に入力する
信号のレベルが定電圧ダイオードＺＤのゼナー電圧７■
より低い−０，５〜５．５Ｖの値なので、全てのインバ
ータ１１〜丁、の出力インピーダンスは高く、出力バッ
ファ回路群２はインバータ■１〜■、と関係なく全てｍ
個の３ステ一ト出力回路群として動作する。
信号のレベルが定電圧ダイオードＺＤのゼナー電圧７■
より低い−０，５〜５．５Ｖの値なので、全てのインバ
ータ１１〜丁、の出力インピーダンスは高く、出力バッ
ファ回路群２はインバータ■１〜■、と関係なく全てｍ
個の３ステ一ト出力回路群として動作する。
次に、ヒユーズＦ１〜ＦＸを溶断する動作を説明する。
外部端子Ｔ１にインバータ駆動信号として１２Ｖを印加
し、出力端子］′ｏ１〜Ｔ、ｆｆｌのうち溶断すべきＸ
個のヒユーズＦ１〜ＦＸに対応するＸ個の出力端子′「
。１〜Ｔｏ８に電源Ｅを接続する。
し、出力端子］′ｏ１〜Ｔ、ｆｆｌのうち溶断すべきＸ
個のヒユーズＦ１〜ＦＸに対応するＸ個の出力端子′「
。１〜Ｔｏ８に電源Ｅを接続する。
定電圧ダイオードＺＤのゼナー電圧７Ｖを差引いた５Ｖ
の電圧が印加された全てのインバータ１１〜工□の出力
は零レベル電圧になるので、出力端子Ｔｏ１〜ＴｏＸか
らヒユーズＦ１〜ＦＸに１個当り０．３Ａ程度の電流が
流れ込み溶断する。
の電圧が印加された全てのインバータ１１〜工□の出力
は零レベル電圧になるので、出力端子Ｔｏ１〜ＴｏＸか
らヒユーズＦ１〜ＦＸに１個当り０．３Ａ程度の電流が
流れ込み溶断する。
従って、出力ハッファ回路群２は内部論理回路１を共用
しＸ個の開放コレクタ出力群と、（ｒｎ −Ｘ）個の３
ステ一ト出力回路群の二種類の出力形式を伴ぜて有する
メモリｆＣが形成された事になる。
しＸ個の開放コレクタ出力群と、（ｒｎ −Ｘ）個の３
ステ一ト出力回路群の二種類の出力形式を伴ぜて有する
メモリｆＣが形成された事になる。
なお、本実施例ではインバータ１１〜■、の共通入力端
が定電圧ダイオードＺＤを介して外部端子］゛１と接続
したか、従来のｎ個の端子と他に独立した外部端子Ｔ。
が定電圧ダイオードＺＤを介して外部端子］゛１と接続
したか、従来のｎ個の端子と他に独立した外部端子Ｔ。
＋１を設けれは、定電圧ダイオードＺＤを省いても良い
。
。
また、Ｘ個の外部端子′ｒｎや１〜Ｔ ｎ ＋ Ｘを附
加してタイオードＤ１〜Ｄ、をそれぞれ対応してインバ
ータを省いて結線してもヒユーズを溶断出来る。
加してタイオードＤ１〜Ｄ、をそれぞれ対応してインバ
ータを省いて結線してもヒユーズを溶断出来る。
以上述べたように本発明のＩＣの出力バッファ回路は、
１〜ランジスタのコレクタに接続されている出力端子と
、エミッタホロワ回路の出力側とに挿入されたヒユーズ
を少くとも一つ分離することにより、開放コレクタ出力
回路及び３ステー１・出力回路とを有するＩＣに使用者
か自由に変更することにより、例えば、従来は四つの開
放コレクタ出力回路を有するメモリＩＣ５個と、四つの
３ステ一ト出力回路を有するメモリＩ Ｃ５個の合計１
０個のＩＣを使用していた場合は、八つの出力バッファ
回路を有するメモリＩＣを５個使用するだけで良いので
、実装スペースおよび経済性において著しく改善できる
効果かある。
１〜ランジスタのコレクタに接続されている出力端子と
、エミッタホロワ回路の出力側とに挿入されたヒユーズ
を少くとも一つ分離することにより、開放コレクタ出力
回路及び３ステー１・出力回路とを有するＩＣに使用者
か自由に変更することにより、例えば、従来は四つの開
放コレクタ出力回路を有するメモリＩＣ５個と、四つの
３ステ一ト出力回路を有するメモリＩ Ｃ５個の合計１
０個のＩＣを使用していた場合は、八つの出力バッファ
回路を有するメモリＩＣを５個使用するだけで良いので
、実装スペースおよび経済性において著しく改善できる
効果かある。
第１図は本発明の一実施例の回路図、第２図は従来の開
放コレクタ出力回路の一例の回路図、第３図は従来の３
ステ一ト出力回路の一例の回路図である。 １・・・内部論理回路、２・・・出力バッファ回路群、
３・・・開放コレクタ出力回路群、４・・・３ステ一ト
出力回路群、Ａ１〜Ａ、・・・開放コレクタ出力回路、
８１〜Ｂ、、、・・・エミッタホロワ回路、Ｄ１〜Ｄ、
Ｉｌ・・・タイオード、Ｅ・・・電源、Ｆ、〜Ｆ７・・
・ヒユーズ、■１〜Ｉ ｆｆ１−・・インバータ、Ｎ１
〜Ｎ ｍ 、Ｑ １〜Ｑ Ｉｌｌ・・・ＮＰＮ）−ラン
ジスタ。
放コレクタ出力回路の一例の回路図、第３図は従来の３
ステ一ト出力回路の一例の回路図である。 １・・・内部論理回路、２・・・出力バッファ回路群、
３・・・開放コレクタ出力回路群、４・・・３ステ一ト
出力回路群、Ａ１〜Ａ、・・・開放コレクタ出力回路、
８１〜Ｂ、、、・・・エミッタホロワ回路、Ｄ１〜Ｄ、
Ｉｌ・・・タイオード、Ｅ・・・電源、Ｆ、〜Ｆ７・・
・ヒユーズ、■１〜Ｉ ｆｆ１−・・インバータ、Ｎ１
〜Ｎ ｍ 、Ｑ １〜Ｑ Ｉｌｌ・・・ＮＰＮ）−ラン
ジスタ。
Claims (1)
- 【特許請求の範囲】 （Ａ）ベースが内部論理回路から信号を受け、エミッタ
が接地されるトランジスタからなる開放コレクタ出力回
路を複数個、 （Ｂ）ベースが内部論理回路から出力を受け、エミッタ
がダイオードのアノードと接続し、コレクタが電源と接
続するトランジスタからなるエミッタホロワ回路を複数
個、 （Ｃ）前記ダイオードの一つのカソードと該カソードに
対応する前記開放コレクタ出力回路のコレクタとの間に
挿入された使用目的に応じて溶断することのできるヒュ
ーズを複数個、 （Ｄ）出力端が前記カソードと前記ヒューズの接続点に
接続し、入力端に外部信号が供給されるインバータを複
数個、 を含むことを特徴とするＩＣの出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044292A JPS63211192A (ja) | 1987-02-26 | 1987-02-26 | Ｉｃの出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044292A JPS63211192A (ja) | 1987-02-26 | 1987-02-26 | Ｉｃの出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211192A true JPS63211192A (ja) | 1988-09-02 |
Family
ID=12687432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044292A Pending JPS63211192A (ja) | 1987-02-26 | 1987-02-26 | Ｉｃの出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211192A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052255A (en) * | 1994-10-06 | 2000-04-18 | Hitachi, Ltd. | Magnetic disk unit having anti-impact arrangement |
-
1987
- 1987-02-26 JP JP62044292A patent/JPS63211192A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052255A (en) * | 1994-10-06 | 2000-04-18 | Hitachi, Ltd. | Magnetic disk unit having anti-impact arrangement |
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