JPS6348991Y2 - - Google Patents

Info

Publication number
JPS6348991Y2
JPS6348991Y2 JP10258881U JP10258881U JPS6348991Y2 JP S6348991 Y2 JPS6348991 Y2 JP S6348991Y2 JP 10258881 U JP10258881 U JP 10258881U JP 10258881 U JP10258881 U JP 10258881U JP S6348991 Y2 JPS6348991 Y2 JP S6348991Y2
Authority
JP
Japan
Prior art keywords
transistor
load
constant current
switching means
current source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP10258881U
Other languages
English (en)
Other versions
JPS588238U (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP10258881U priority Critical patent/JPS588238U/ja
Publication of JPS588238U publication Critical patent/JPS588238U/ja
Application granted granted Critical
Publication of JPS6348991Y2 publication Critical patent/JPS6348991Y2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Logic Circuits (AREA)

Description

【考案の詳細な説明】
本考案は、２つの入力信号に対してスイツチン
グ手段の選択に応じ、所定の関数出力信号を得る
論理回路に関する。一般に種々の関数入力信号を
論理和出力信号として得ようとする場合、ゲート
回路にて構成すると、複雑となるばかりでなく、
素子数が増して、チツプ面積が増大し、コストア
ツプにつながる。 そこで本考案は前記欠点を除去した極めて簡単
な構成の論理回路を提供するものである。 次に本考案の動作について説明すると、１，２
は各々第１及び第２の関数f1及びf2なる入力信号
が加えられる入力端子、３，４は各々第１及び第
２のトランジスタ、５，６は各々第１及び第２の
負荷抵抗、７，８は各々第１及び第２の定電流
源、９，１０は直流電源端子、１１はスイツチン
グ手段、１２はスイツチングダイオード、１３は
出力端子、１４は固定電圧端子を示す。 ここでスイツチング手段１１の開閉に伴つて第
１のトランジスタ３の付勢電源ラインに電源を接
断の各々の場合について説明する。 （） スイツチング手段１１を閉じた場合 第１及び第２の定電流源７，８の電流I1及びI2
が等しく（I1＝I2）、第１のトランジスタ３がオ
ン第２のトランジスタ４がオフになり、第１のト
ランジスタ３のコレクタ電位をVc1、第２のトラ
ンジスタ４のコレクタ電位をVc2とすると Vc1＝Vcc−I1R1 Vc2＝Vcc となる。（R1は第１の負荷５の抵抗値） ここでVc2−Vc1＜VFに選んでおくと、第１の
負荷５の両端に発生する電圧は前記Vf即ちスイ
ツチングダイオード１２の立上り電圧より小さい
から、第２の負荷６の両端の電圧降下として現わ
れない。 従つて第１の入力信号f1に関しては出力端子１
３に現われず、第２の入力信号f2が反転されて、
出力端子１３に出力信号f3として f3＝f2 が現われる。 （） スイツチング手段１１を開放の場合 第１及び第２の定電流源７，８の電流I1及びI2
が等しく（I1＝I2）、第１のトランジスタ３のコ
レクタには直流電源端子１０からスイツチングダ
イオード１２のオンに伴つて電源が供給され、該
第１のトランジスタ３はオン、第２のトランジス
タ４はオフになる。 ここで電流I1は第２の負荷６、スイツチングダ
イオード１２、及び第１のトランジスタ３のコレ
クタ・エミツタを通して流れ、前記第２の負荷６
の両端の電圧降下として現われる。 従つて出力端子１３から出力信号f3として f3＝f1＋2 が現われる。 これらを真理値表（Logic Truth Table）と
して表１に示す。
【表】 従つて前記スイツチング手段１１の開閉に応じ
て入力信号f1及びf2に対し、f1＋2と2を選択的に
出力端子１３が得られる。前記入力信号f1，f2と
しては、テレビ受像機のオールチヤンネル電子チ
ユーナにおけるＵチユーナとＶチユーナの電源電
圧の選択又は該Ｖチユーナのハイ及びローバンド
の切換に対応した信号に選び出力信号f3を所定の
出力信号に選ぶことが可能となる。
【図面の簡単な説明】
図面は本考案の論理回路を示す。 主な図番の説明、１，２……入力端子、３……
第１のトランジスタ、４……第２のトランジス
タ、５……第１の負荷、６……第２の負荷、７…
…第１の定電流源、８……第２の定電流源、９…
…直流電源端子、１０……直流電源端子、１１…
…スイツチング手段、１２……スイツチングダイ
オード、１３……出力端子。

Claims (1)

    【実用新案登録請求の範囲】
  1. 電源とアース間にスイツチング手段、第１の負
    荷、第１のトランジスタ及び第１の定電流源を接
    続すると共に電源とアース間に第２の負荷、第２
    のトランジスタ及び第２の定電流源を接続し、前
    記第１のトランジスタ及び第２のトランジスタの
    両コレクタ間にダイオードを挿入し、前記第１の
    トランジスタのベースに基準電圧を、エミツタに
    第１の入力信号f1を印加し、第２のトランジスタ
    のベースに第２の入力信号f2を印加して、前記第
    ２のトランジスタのコレクタ側より出力信号f3
    を、前記スイツチング手段に応じて、f3＝2又は
    f1＋2になすことを特徴とした論理回路。
JP10258881U 1981-07-09 1981-07-09 論理回路 Granted JPS588238U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10258881U JPS588238U (ja) 1981-07-09 1981-07-09 論理回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10258881U JPS588238U (ja) 1981-07-09 1981-07-09 論理回路

Publications (2)

Publication Number Publication Date
JPS588238U JPS588238U (ja) 1983-01-19
JPS6348991Y2 true JPS6348991Y2 (ja) 1988-12-16

Family

ID=29897230

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10258881U Granted JPS588238U (ja) 1981-07-09 1981-07-09 論理回路

Country Status (1)

Country Link
JP (1) JPS588238U (ja)

Also Published As

Publication number Publication date
JPS588238U (ja) 1983-01-19

Similar Documents

Publication Publication Date Title
US4608502A (en) I2 L gate circuit arrangement having a switchable current source
EP0279332A1 (en) A logic circuit used in standard IC of CMOS logic level
US4371841A (en) Circuit arrangement for eliminating turn-on and turn-off clicks in an amplifier
US5831473A (en) Reference voltage generating circuit capable of suppressing spurious voltage
JPH0629824A (ja) 論理信号切り換え回路
JPH02100419A (ja) Ｅｃｌ回路
JPH0633715Y2 (ja) トランジスタ−トランジスタ論理回路
JPS6348991Y2 (ja)
US5068550A (en) ECL-TTL signal level converter
US5914628A (en) Circuit for controlling a triac at the voltage zero
US4553046A (en) Monolithically integratable bistable multivibrator circuit having at least one output that can be placed in a preferential state
KR0165986B1 (ko) BiCMOS 논리 회로
US5066874A (en) Signal output circuit having bipolar transistor in output stage and arranged in cmos semiconductor integrated circuit
JP2557996B2 (ja) 相補的エミツタ・フオロワ・ドライバ
JPH0669141B2 (ja) 入力回路
US5258661A (en) High noise tolerance receiver
US5063343A (en) Current pump structure
JP2984001B2 (ja) 遅延されたスイッチオフを有する低電圧制御された予備電子回路
JPS5936423A (ja) 電流切り換え回路
JP2586601B2 (ja) カレントミラー回路
JPS58103230A (ja) スイツチング回路
JP2689628B2 (ja) ドライバー回路
JPH0138991Y2 (ja)
JPS6255327B2 (ja)
JPH05235709A (ja) シュミット回路