JPH07303037A - エミッタ結合型論理回路 - Google Patents

エミッタ結合型論理回路

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JPH07303037A
JPH07303037A JP6094306A JP9430694A JPH07303037A JP H07303037 A JPH07303037 A JP H07303037A JP 6094306 A JP6094306 A JP 6094306A JP 9430694 A JP9430694 A JP 9430694A JP H07303037 A JPH07303037 A JP H07303037A
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transistor
terminal
circuit
input
potential
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JP6094306A
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Kimihiro Ueda
公大 上田
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Abstract

(57)【要約】 【目的】 キャパシタを用いることなくプルダウン時の
放電電流を制御できるエミッタ結合型論理回路を提供す
る。 【構成】 第１のカレントスイッチ回路１ａは、入力論
理信号に応じた第１の論理信号およびその相補信号を出
力する。プルアップトランジスタＱ１０は第１の論理信
号を受ける。第２のカレントスイッチ回路１ｂは、相補
信号と出力端子ＯＵＴ１の電位とに基づいた第２の論理
信号を出力する。レベルシフト回路１ｃは、第２の論理
信号をレベルシフトしてプルダウントランジスタＱ１１
に出力する。出力端子ＯＵＴ１の電位がハイレベルから
ロウレベルに変化すると、第２の論理信号がロウレベル
になりプルダウントランジスタＱ１１がオフする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はエミッタ結合型論理
（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ；以
下、ＥＣＬと略記する。）回路に関し、特に、入力端子
に入力された論理信号に応じて第１または第２の論理電
位を出力端子に出力するＥＣＬ回路に関する。
【０００２】
【従来の技術】負荷容量を放電して出力電位をハイレベ
ルからロウレベルへ遷移させるときだけ多くの電流を流
すようにして高速かつ低消費電力で動作することを可能
にしたＥＣＬ回路を一般にはアクティブプルダウンＥＣ
Ｌ回路と呼んでいる。図４はたとえば１９８９ ＩＥＥ
Ｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａ
ｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ｐ
ｐ．２２４−２２５に記載されている従来のアクティブ
プルダウンＥＣＬ回路４の構成を示す回路図である。
【０００３】図４を参照して、このアクティブプルダウ
ンＥＣＬ回路４は、第１の入力端子ＩＮ１、第１および
第２の基準電位端子ＶＢＢ１，ＶＣＳ１、第１の出力端
子ＯＵＴ１、接地端子ＧＮＤならびに第１の電源端子Ｖ
ＥＥを含む。第１の入力端子ＩＮ１にはハイレベルとロ
ウレベルを持つ論理信号が入力される。第１の基準電位
端子ＶＢＢ１には入力論理信号の論理振幅のしきい値電
位である第１の基準電位が印加される。接地端子ＧＮＤ
は接地され、第１の電源端子ＶＥＥには接地電位より低
い第１の電源電位が印加される。第２の基準電位端子Ｖ
ＣＳ１には第１の電源電位より高い第２の基準電位が印
加される。第１の出力端子ＯＵＴ１には次段のゲートの
入力容量や配線容量といった負荷容量ＣＬがぶら下がっ
ている。
【０００４】また、このアクティブプルダウンＥＣＬ回
路４は、カレントスイッチ回路４ａ、バイアス回路４
ｂ、出力回路４ｃおよびキャパシタＣ１を含む。カレン
トスイッチ回路４ａは、バイポーラトランジスタＱ１２
〜Ｑ１４および抵抗Ｒ１０〜Ｒ１２を含む。トランジス
タＱ１２，Ｑ１３のベース端子はそれぞれ第１の入力端
子ＩＮ１および第１の基準電位端子ＶＢＢ１に接続さ
れ、そのコレクタ端子はそれぞれ抵抗Ｒ１０，Ｒ１１を
介して接地端子ＧＮＤに接続され、そのエミッタ端子は
互いに共通接続されるとともにトランジスタＱ１４のコ
レクタ端子に接続される。トランジスタＱ１４のベース
は第２の基準電位端子ＶＣＳ１に接続され、そのエミッ
タ端子は抵抗Ｒ１２を介して第１の電源端子ＶＥＥに接
続される。
【０００５】バイアス回路４ｂは、ダイオードＤ１，Ｄ
２および抵抗Ｒ１３を含む。ダイオードＤ１，Ｄ２は順
方向に直列接続されており、ダイオードＤ１のアノード
端子は接地端子ＧＮＤに接続され、ダイオードＤ２のカ
ソード端子は抵抗Ｒ１３を介して第１の電源端子ＶＥＥ
に接続される。キャパシタＣ１はトランジスタＱ１３の
コレクタ端子とダイオードＤ２のカソード端子の間に接
続される。
【０００６】出力回路４ｃは、バイポーラトランジスタ
Ｑ１５，Ｑ１６、抵抗Ｒ１４およびキャパシタＣ２を含
む。トランジスタＱ１５のベース端子はトランジスタＱ
１２のコレクタ端子に接続され、そのコレクタ端子は接
地端子ＧＮＤに接続され、そのエミッタ端子は第１の出
力端子ＯＵＴ１に接続される。トランジスタＱ１６のベ
ース端子はダイオードＤ２のカソード端子に接続され、
そのコレクタ端子は第１の出力端子ＯＵＴ１に接続さ
れ、そのエミッタ端子は抵抗Ｒ１４を介して第１の電源
端子ＶＥＥに接続される。キャパシタＣ２は抵抗Ｒ１４
に並列に接続される。
【０００７】トランジスタＱ１４と抵抗Ｒ１２、トラン
ジスタＱ１６と抵抗Ｒ１４はそれぞれ定電流源を構成す
る。各々の定電流源では、抵抗Ｒ１２，Ｒ１４の一端は
第１の電源端子ＶＥＥに接続され、第２の基準電位端子
ＶＣＳ１あるいはトランジスタＱ１６のベース端子に与
えられた電位からトランジスタＱ１４，Ｑ１６のベース
端子とエミッタ端子間のオン電圧（ＶＢＥ≒０．８Ｖ）
を減じた電位が抵抗Ｒ１２，Ｒ１４の他端に加わってい
る。したがって、抵抗Ｒ１２，Ｒ１４の両端に加わって
いる電圧を抵抗Ｒ１２，Ｒ１４の抵抗値で割った値の電
流がそれぞれの定電流源に流れる。トランジスタＱ１６
のベース端子は接地端子ＧＮＤの電位より２つのダイオ
ードＤ１，Ｄ２のオン電圧（ＶＤ≒０．８Ｖ）の分だけ
低い電位にバイアスされている。
【０００８】第１の入力端子ＩＮ１に与えられる入力論
理信号がハイレベルからロウレベルに変化すると各トラ
ンジスタは以下のように動作する。
【０００９】トランジスタＱ１２がオフしトランジスタ
Ｑ１３がオンする。したがって、トランジスタＱ１４と
抵抗Ｒ１２からなる定電流源の電流はトランジスタＱ１
３を介して抵抗Ｒ１１を流れる。抵抗Ｒ１０には電流は
流れず、このためトランジスタＱ１５のベース端子の電
位はハイレベルになり、トランジスタＱ１５によって負
荷容量ＣＬを充電し第１の出力端子ＯＵＴ１はハイレベ
ルを出力する。このとき抵抗Ｒ１１には電流が流れてお
り、トランジスタＱ１３と抵抗Ｒ１１の接続点のノード
がロウレベルになるので、キャパシタＣ１を介してトラ
ンジスタＱ１６のベース端子の電位は低くなる。キャパ
シタＣ２の容量値を十分大きくしておけばトランジスタ
Ｑ１６のベース端子の電位が低くなってもトランジスタ
Ｑ１６のエミッタ端子の電位はすぐには追従せず、トラ
ンジスタＱ１６のベース端子とエミッタ端子間の電圧は
オン電圧ＶＢＥ（≒０．８Ｖ）より小さくなり、トラン
ジスタＱ１６はオフする。
【００１０】第１の入力端子ＩＮ１に与えられる入力論
理信号がロウレベルからハイレベルへ変化すると各トラ
ンジスタは以下のように動作する。
【００１１】トランジスタＱ１２がオンしトランジスタ
Ｑ１３がオフする。したがって、トランジスタＱ１４と
抵抗Ｒ１２からなる定電流源の電流はトランジスタＱ１
２を介して抵抗Ｒ１０を流れる。このためトランジスタ
Ｑ１５のベース端子の電位はロウレベルになる。このと
きトランジスタＱ１３には電流が流れないので、抵抗Ｒ
１１に接続されているトランジスタＱ１３のコレクタ端
子はハイレベルに遷移する。したがって、キャパシタＣ
１を介してトランジスタＱ１６のベース端子の電位は高
くなる。キャパシタＣ２の容量値を十分大きくしておけ
ばトランジスタＱ１６のベース端子の電位が高くなって
もトランジスタＱ１６のエミッタ端子の電位はすぐには
追従せず、トランジスタＱ１６のベース端子とエミッタ
端子間の電圧はオン電圧ＶＢＥ（≒０．８Ｖ）より大き
くなり、トランジスタＱ１６がオンしてベース端子の電
位の変化に対してエクスポーネンシャルの関数に比例し
た電流によって負荷容量ＣＬを急速に放電する。このた
め第１の出力端子ＯＵＴ１の電位はロウレベルになる。
このようにして本回路はインバータの論理を構成する。
【００１２】
【発明が解決しようとする課題】このように、従来のア
クティブプルダウンＥＣＬ回路４にあっては、プルダウ
ン時の放電電流を制御するのにキャパシタＣ１，Ｃ２を
用いていたので、その作製にはキャパシタ工程を持つ高
コストのプロセス技術を必要としていた。
【００１３】それゆえに、この発明の主たる目的は、キ
ャパシタを用いることなくプルダウン時の放電電流を制
御できるエミッタ結合型論理回路を提供することであ
る。
【００１４】
【課題を解決するための手段】この発明のエミッタ結合
型論理回路は、入力端子に入力された論理信号に応じて
第１または第２の論理電位を出力端子に出力するエミッ
タ結合型論理回路において、その一方のトランジスタの
入力電極が前記入力端子に接続され、前記入力された論
理信号に応じた第１の論理信号とその相補信号を出力す
る第１の差動トランジスタ対を含む第１のカレントスイ
ッチ回路と、その一方のトランジスタの入力電極が前記
出力端子に接続され、該出力端子の電位と前記第１のカ
レントスイッチ回路から出力された相補信号とに基づい
て第２の論理信号を出力する第２の差動トランジスタ対
を含む第２のカレントスイッチ回路と、前記第２のカレ
ントスイッチ回路から出力された第２の論理信号をその
論理電位が所定の電位だけ低くなるようにレベルシフト
するレベルシフト回路と、前記第１のカレントスイッチ
回路から出力された第１の論理信号と前記レベルシフト
回路によってレベルシフトされた第２の論理信号とに基
づいて前記出力端子の電位を制御する出力回路とを備え
ることを特徴としている。
【００１５】また、前記第１のカレントスイッチ回路は
さらに第１の電流源を含み、前記第１の差動トランジス
タ対の一方および他方のトランジスタの第１の電極がと
もに前記第１の電流源に接続され、その一方および他方
のトランジスタの第２の電極からそれぞれ前記論理信号
および前記相補信号が出力され、前記第２のカレントス
イッチ回路はさらに第２の電流源および抵抗を含み、前
記第２の差動トランジスタ対の一方および他方のトラン
ジスタの第１の電極がともに前記第２の電流源に接続さ
れ、その他方のトランジスタの第２の電極が前記抵抗を
介して前記第１の差動トランジスタ対の他方のトランジ
スタの第２の電極に接続され、その他方のトランジスタ
の第２の電極から前記第２の論理信号が出力されること
としてもよい。
【００１６】また、前記レベルシフト回路は、その入力
電極に前記第２の論理信号を受け、該第２の論理信号の
論理電位を所定の電位だけ低下させてその第１の電極か
ら出力する第１のレベルシフトトランジスタと、その入
力電極が前記第１のレベルシフトトランジスタの第１の
電極に接続され、その第２の電極が前記出力端子に接続
され、前記第２の論理信号の論理電位をさらに所定の電
位だけ低下させてその第１の電極から出力する第２のレ
ベルシフトトランジスタとを含むこととしてもよい。
【００１７】また、前記出力回路は、その入力電極に前
記第１のカレントスイッチ回路から出力された第１の論
理信号を受け、その第１の電極が前記出力端子に接続さ
れるプルアップトランジスタと、その入力電極に前記レ
ベルシフト回路によってレベルシフトされた第２の論理
信号を受け、その第２の電極が前記出力端子に接続され
るプルダウントランジスタとを含むこととしてもよい。
【００１８】また、さらに前記出力端子と前記第２の差
動トランジスタ対の一方のトランジスタの入力電極の間
に接続され、前記出力端子の電位変化が前記入力電極に
入力するのを遅延させるための遅延回路を備えてもよ
い。
【００１９】また、さらに前記第１の差動トランジスタ
対の一方のトランジスタに並列接続される少なくとも１
つの入力トランジスタと、各入力トランジスタの入力電
極に接続される入力端子とを備えてもよい。
【００２０】
【作用】この発明のエミッタ結合型論理回路にあって
は、第１のカレントスイッチ回路が入力論理信号に応じ
た第１の論理信号とその相補信号を出力し、第２のカレ
ントスイッチ回路がその相補信号と出力端子の電位とに
基づいた第２の論理信号を出力する。レベルシフト回路
は第２の論理信号の論理電位をレベルシフトする。出力
回路は第１の論理信号とレベルシフトされた第２の論理
信号とに基づいて出力端子の電位を制御する。したがっ
て、キャパシタを用いることなくプルダウン時の放電電
流を制御することができる。
【００２１】また、第１のカレントスイッチ回路の第１
の差動トランジスタ対の一方および他方のトランジスタ
の第１の電極をともに第１の電流源に接続すれば、第１
の差動トランジスタ対の一方および他方のトランジスタ
の第２の電極から第１の論理信号およびその相補信号を
容易に得ることができる。また、第２のカレントスイッ
チ回路の第２の差動トランジスタ対の一方および他方の
トランジスタの第１の電極をともに第２の電流源に接続
し、その他方のトランジスタの第２の電極を抵抗を介し
て第１の差動トランジスタ対の他方のトランジスタの第
２の電極に接続すれば、第２の差動トランジスタ対の他
方のトランジスタの第２の電極から第２の論理信号を容
易に得ることができる。
【００２２】また、レベルシフト回路を第１および第２
のレベルシフトトランジスタで構成すれば、第１の論理
電位を容易にレベルシフトできる。また、第２のレベル
シフトトランジスタの第２の電極を出力端子に接続すれ
ば、負荷容量の電荷を第２のレベルシフトトランジスタ
を介して放電することもでき、出力端子の電位を速やか
にプルダウンできる。
【００２３】また、出力回路をプルアップトランジスタ
およびプルダウントランジスタで構成し、プルアップト
ランジスタの入力電極に第１のカレントスイッチ回路か
ら出力された論理信号を入力し、プルダウントランジス
タの入力電極にレベルシフト回路から出力された論理信
号を入力すれば、出力回路の回路構成を簡単化できる。
【００２４】また、出力端子の電位変化が第２の差動ト
ランジスタ対の一方のトランジスタの入力電極に入力す
るのを遅延させるための遅延回路を設ければ、出力端子
の電位変化に対する第２の論理信号の変化を遅延させる
ことができ、たとえばプルダウントランジスタのオン時
間を長くしてプルダウン時の放電電流を増加させること
ができ、回路を高速に動作させることができる。
【００２５】また、第１の差動トランジスタ対の一方の
トランジスタに並列接続される少なくとも１つの入力ト
ランジスタと、各入力トランジスタの入力電極に接続さ
れる入力端子とを設ければ、多入力の論理回路を構成す
ることができる。
【００２６】
【実施例】
［実施例１］図１はこの発明の第１実施例によるインバ
ータ（反転）回路１の構成を示す回路図である。図１を
参照して、このインバータ回路１は、第１の入力端子Ｉ
Ｎ１、第１の出力端子ＯＵＴ１、接地端子ＧＮＤ、第１
の電源端子ＶＥＥ、ならびに第１、第２および第３の基
準電位端子ＶＢＢ１，ＶＣＳ１，ＶＣＳ２を含む。第１
の入力端子にはハイレベルおよびロウレベルを持つ論理
信号が入力される。第１の基準電位端子ＶＢＢ１には入
力論理信号の論理振幅のしきい値電位である第１の基準
電位が印加される。接地端子ＧＮＤは接地され、第１の
電源端子ＶＥＥには接地電位より低い第１の電源電位が
印加される。第２および第３の基準電位端子ＶＣＳ１，
ＶＣＳ２にはそれぞれ第１の電源電位より高い第２およ
び第３の基準電位が印加される。第１の出力端子ＯＵＴ
１には次段のゲートの入力容量や配線容量といった負荷
容量がぶら下がっている。
【００２７】また、このインバータ回路１は、第１およ
び第２のカレントスイッチ回路１ａ，１ｂ、レベルシフ
ト回路１ｃおよび出力回路１ｄを含む。第１のカレント
スイッチ回路１ａは、バイポーラトランジスタＱ１〜Ｑ
３および抵抗Ｒ１，Ｒ２，Ｒ４を含む。トランジスタＱ
１，Ｑ２（第１の差動トランジスタ対）のベース端子は
それぞれ第１の入力端子ＩＮ１および第１の基準電位端
子ＶＢＢ１に接続され、そのコレクタ端子はそれぞれ抵
抗Ｒ１，Ｒ２を介して第１の電源電位ＧＮＤに接続さ
れ、そのエミッタ端子は共通接続されるとともにトラン
ジスタＱ３のコレクタ端子に接続される。トランジスタ
Ｑ３のベース端子は第２の基準電位端子ＶＣＳ１に接続
され、そのエミッタは抵抗Ｒ４を介して第１の電源端子
ＶＥＥに接続される。
【００２８】第２のカレントスイッチ回路１ｂは、バイ
ポーラトランジスタＱ４〜Ｑ６および抵抗Ｒ３，Ｒ５を
含む。トランジスタＱ４，Ｑ５（第２の差動トランジス
タ対）のベース端子はそれぞれ第１の基準電位端子ＶＢ
Ｂ１および第１の出力端子ＯＵＴ１に接続され、そのエ
ミッタ端子は共通接続されるとともにトランジスタＱ６
のコレクタ端子に接続される。トランジスタＱ４のコレ
クタ端子は抵抗Ｒ３を介してトランジスタＱ２のコレク
タ端子に接続され、トランジスタＱ５のコレクタ端子は
接地端子ＧＮＤに接続される。トランジスタＱ６のベー
ス端子は第２の基準電位端子ＶＣＳ１に接続され、その
エミッタ端子は抵抗Ｒ５を介して第１の電源端子ＶＥＥ
に接続される。
【００２９】レベルシフト回路１ｃはトランジスタＱ７
〜Ｑ９および抵抗Ｒ６〜Ｒ８を含む。トランジスタＱ７
（第１のレベルシフトトランジスタ）のベース端子はト
ランジスタＱ４のコレクタ端子に接続され、そのコレク
タ端子は接地端子ＧＮＤに接続され、そのエミッタ端子
は抵抗Ｒ６を介してトランジスタＱ９（第２のレベルシ
フトトランジスタ）のベース端子に接続される。トラン
ジスタＱ９のコレクタ端子は第１の出力端子ＯＵＴ１に
接続され、そのエミッタ端子は抵抗Ｒ８を介して第１の
電源端子ＶＥＥに接続される。トランジスタＱ８のベー
ス端子は第３の基準電位端子ＶＣＳ２に接続され、その
エミッタ端子は抵抗Ｒ７を介して第１の電源端子ＶＥＥ
に接続される。
【００３０】出力回路１ｄは、バイポーラトランジスタ
Ｑ１０，Ｑ１１を含む。トランジスタＱ１０（プルアッ
プトランジスタ）のベース端子はトランジスタＱ１のコ
レクタ端子に接続され、そのコレクタ端子は接地端子Ｇ
ＮＤに接続され、そのエミッタ端子は第１の出力端子Ｏ
ＵＴ１に接続される。トランジスタＱ１１（プルダウン
トランジスタ）のベース端子はトランジスタＱ９のエミ
ッタ端子に接続され、そのコレクタ端子は第１の出力端
子ＯＵＴ１に接続され、そのエミッタ端子は第１の電源
端子ＶＥＥに接続される。
【００３１】トランジスタＱ３と抵抗Ｒ４、トランジス
タＱ６と抵抗Ｒ５、トランジスタＱ８と抵抗Ｒ７はそれ
ぞれ定電流源を構成する。各々の定電流源では、抵抗Ｒ
４，Ｒ５，Ｒ７の一端は第１の電源端子ＶＥＥに接続さ
れ、第２の基準電位端子ＶＣＳ１あるいは第３の基準電
位端子ＶＣＳ２に与えられた電位からトランジスタＱ
３，Ｑ６，Ｑ８のベース端子とエミッタ端子間のオン電
圧（ＶＢＥ≒０．８Ｖ）を減じた電位が抵抗Ｒ４，Ｒ
５，Ｒ７の他端に加わっている。したがって、抵抗Ｒ
４，Ｒ５，Ｒ７の両端に加わっている電圧を抵抗Ｒ４，
Ｒ５，Ｒ７の抵抗値で割った値の電流がそれぞれの定電
流源に流れる。
【００３２】第１の入力端子ＩＮ１に与えられる入力論
理信号がハイレベルからロウレベルへ変化すると各トラ
ンジスタは以下のように動作する。
【００３３】トランジスタＱ１がオフしトランジスタＱ
２がオンする。したがって、トランジスタＱ３と抵抗Ｒ
４からなる定電流源の電流がトランジスタＱ２を介して
抵抗Ｒ２を流れる。抵抗Ｒ１には電流は流れず、このた
めトランジスタＱ１０のベース端子の電位はハイレベル
になり、トランジスタＱ１０によって負荷容量ＣＬを充
電し第１の出力端子ＯＵＴ１はハイレベルを出力する。
【００３４】第１の出力端子ＯＵＴ１の電位、すなわち
トランジスタＱ５のベース端子の電位はハイレベルであ
るのでトランジスタＱ５がオンしトランジスタＱ４がオ
フし、トランジスタＱ６と抵抗Ｒ５によって構成されて
いる定電流源の電流はトランジスタＱ５を介して流れ
る。接地端子ＧＮＤに比べたトランジスタＱ７のベース
端子の電位は、トランジスタＱ３と抵抗Ｒ４の定電流源
による電流と抵抗Ｒ２の抵抗値との積の分だけ低い。
【００３５】トランジスタＱ９のベース端子には、トラ
ンジスタＱ７のベース端子に与えられた電位よりトラン
ジスタＱ７のベース・エミッタ間のオン電圧ＶＢＥ（≒
０．８Ｖ）とトランジスタＱ８と抵抗Ｒ７の定電流源に
よる電流と抵抗Ｒ６の抵抗値の積だけさらに低い電位が
与えられる。抵抗Ｒ８は一端が第１の電源端子ＶＥＥに
接続されており、抵抗Ｒ８の他端にはトランジスタＱ９
のベース端子の電位よりベース・エミッタ間のオン電圧
ＶＢＥ（≒０．８Ｖ）だけ低い電位が加わっている。し
たがって、抵抗Ｒ８の両端に加わっている電圧を抵抗Ｒ
８の抵抗値で割った値の電流がトランジスタＱ１０，Ｑ
９および抵抗Ｒ８を介して流れる。
【００３６】このときトランジスタＱ１１のベース端子
とエミッタ端子間の電圧はトランジスタＱ１１のベース
・エミッタ間のオン電圧ＶＢＥ（≒０．８Ｖ）より小さ
な値になるようにトランジスタＱ１１のベース端子の電
位を設定しておく。定電流源を流れる電流が抵抗Ｒ２，
Ｒ３，Ｒ６の抵抗値によってトランジスタＱ１１のベー
ス端子の電位が設定できる。トランジスタＱ１１のベー
ス端子とエミッタ端子間の電圧はベース・エミッタ間の
オン電圧ＶＢＥ（≒０．８Ｖ）より小さな値であるので
トランジスタＱ１１はオフしている。
【００３７】第１の入力端子ＩＮ１に与えられる入力論
理信号がロウレベルからハイレベルへ変化すると各トラ
ンジスタは以下のように動作する。
【００３８】トランジスタＱ１がオンしトランジスタＱ
２がオフする。したがって、トランジスタＱ３と抵抗Ｒ
４からなる定電流源の電流はトランジスタＱ１を介して
抵抗Ｒ１を流れる。このためトランジスタＱ１０のベー
ス端子の電位はロウレベルになる。このときトランジス
タＱ２には電流が流れないので、抵抗Ｒ２に接続されて
いるトランジスタＱ２のコレクタ端子はハイレベルに遷
移する。したがって、トランジスタＱ７のベース端子の
電位はその分だけ高くなり、トランジスタＱ７と抵抗Ｒ
６およびトランジスタＱ８と抵抗Ｒ７で構成されるレベ
ルシフト回路を介してトランジスタＱ９のベース端子の
電位も高くなる。
【００３９】このときトランジスタＱ１１のベース端子
とエミッタ端子間の電圧をトランジスタＱ１１のベース
・エミッタ間のオン電圧ＶＢＥ（≒０．８Ｖ）より大き
な値になるようにトランジスタＱ１１のベース端子の電
位を設定しておけば、トランジスタＱ９と抵抗Ｒ８およ
びトランジスタＱ１１を介して負荷容量ＣＬを放電する
ことができる。
【００４０】トランジスタＱ９のエミッタ端子を抵抗Ｒ
８に接続した構成で負荷容量ＣＬを放電する場合には、
抵抗Ｒ８の両端にかかる電圧を抵抗Ｒ８の抵抗値で割っ
た値の電流により負荷容量ＣＬを放電するために、トラ
ンジスタＱ９のベース端子の電位が高くなっても電流の
増加は小さく負荷容量ＣＬを急速に放電することができ
ない。しかしながら、トランジスタＱ１１のエミッタ端
子は第１の電源端子ＶＥＥに直接接続されているため
に、トランジスタＱ１１ではベース端子の電圧変化に対
してエクスポーネンシャルの関数に比例した電流によっ
て負荷容量ＣＬを急速に放電することができる。
【００４１】第１の出力端子ＯＵＴ１の負荷容量ＣＬが
放電され、第１の出力端子ＯＵＴ１の電位が第１の基準
電位端子ＶＢＢ１の電位より低い電位になると、トラン
ジスタＱ４がオンしトランジスタＱ５がオフする。トラ
ンジスタＱ６と抵抗Ｒ５によって構成されている定電流
源の電流はトランジスタＱ４を介して抵抗Ｒ３，Ｒ２を
流れる。接地端子ＧＮＤの電位に比べたトランジスタＱ
７のベース端子の電位は、トランジスタＱ６と抵抗Ｒ５
の定電流源による電流と抵抗Ｒ２，Ｒ３との積の分だけ
低くなる。したがって、トランジスタＱ９のベース端子
の電位はトランジスタＱ７のベース端子の電位よりベー
ス・エミッタ間のオン電圧ＶＢＥ（≒０．８Ｖ）と、ト
ランジスタＱ８と抵抗Ｒ７の定電流源による電流と抵抗
Ｒ６の抵抗値の積だけさらに低い電圧にバイアスされ
る。
【００４２】抵抗Ｒ８は一端が第１の電源端子ＶＥＥに
接続されており、抵抗Ｒ８の他端にはトランジスタＱ９
のベース端子の電位よりベース・エミッタ間のオン電圧
ＶＢＥ（≒０．８Ｖ）だけ低い電圧がかかっており、こ
の電圧を抵抗Ｒ８の抵抗値で割った値の電流がトランジ
スタＱ１０，Ｑ９および抵抗Ｒ８を介して流れる。この
ときトランジスタＱ１１のベース端子とエミッタ端子間
の電圧はトランジスタＱ１１のベース・エミッタ間のオ
ン電圧ＶＢＥ（≒０．８Ｖ）より小さな値になるように
トランジスタＱ１１のベース端子の電位を設定する。し
たがって、トランジスタＱ１１はオフする。
【００４３】したがって、第１の出力端子ＯＵＴ１の電
位が第１の基準電位端子ＶＢＢ１に与えられている電位
より低い電位になると本回路ではトランジスタＱ９と抵
抗Ｒ８の電流パスによってのみ負荷容量ＣＬを放電し第
１の出力端子ＯＵＴ１の電位はロウレベルになる。
【００４４】このようにして本回路はインバータの論理
を構成するが、本回路ではキャパシタを用いずに出力電
圧がハイレベルからロウレベルに遷移するプルダウン時
に負荷容量を放電する電流を可変にすることができる。
【００４５】［実施例２］図２はこの発明の第２実施例
による２入力ノア（非論理和）回路２の構成を示す回路
図である。図２を参照して、この２入力ノア回路２は図
１に示したインバータ回路１において、ベース端子が第
１の入力端子ＩＮ１に接続されたバイポーラトランジス
タＱ１にベース端子が第２の入力端子ＩＮ０に接続され
たバイポーラトランジスタＱ０を並列に接続することに
よって構成される。
【００４６】本回路では第１の入力端子ＩＮ１に与えら
れる入力論理信号がハイレベルで第２の入力端子ＩＮ０
に与えられる入力論理信号がロウレベルであればトラン
ジスタＱ１がオンしトランジスタＱ０がオフしトランジ
スタＱ２がオフする。したがって、トランジスタＱ３と
抵抗Ｒ４からなる定電流源の電流はトランジスタＱ１を
介して抵抗Ｒ１を流れる。
【００４７】同様にして第１の入力端子ＩＮ１に与えら
れる入力論理信号がロウレベルで第２の入力端子に与え
られる入力論理信号がハイレベルであればトランジスタ
Ｑ０がオンしトランジスタＱ１がオフしトランジスタＱ
２がオフする。したがって、トランジスタＱ３と抵抗Ｒ
４からなる定電流源の電流がトランジスタＱ０を介して
抵抗Ｒ１を流れる。
【００４８】また、第１の入力端子ＩＮ１に与えられる
入力論理信号がハイレベルで第２の入力端子ＩＮ０に与
えられる入力論理信号がハイレベルであればトランジス
タＱ１がオンしトランジスタＱ０がオンしトランジスタ
Ｑ２がオフする。このときトランジスタＱ３と抵抗Ｒ４
からなる定電流源の電流はトランジスタＱ１，Ｑ０を介
して抵抗Ｒ１を流れる。入力論理信号がこれらの状態の
ときには抵抗Ｒ１に電流が流れ第１の出力端子ＯＵＴ１
はロウレベルを出力する。
【００４９】第１の入力端子ＩＮ１に与えられる入力論
理信号と第２の入力端子ＩＮ０に与えられる入力信号が
ともにロウレベルのときにはトランジスタＱ２がオンし
トランジスタＱ１がオフしトランジスタＱ０がオフす
る。このときにはトランジスタＱ３と抵抗Ｒ４から流れ
る定電流源の電流はトランジスタＱ２を介して抵抗Ｒ２
を流れ、したがって抵抗Ｒ１には電流が流れず、第１の
出力端子ＯＵＴ１はハイレベルを出力する。その他のト
ランジスタは図１のインバータ回路１の場合と同様にふ
るまう。このようにして本回路は２入力ノア論理を構成
する。
【００５０】なお、この実施例では２入力ノア回路の例
を示したが、同様にしてベース端子に入力端子が接続さ
れたトランジスタを並列に接続することにより多入力ノ
ア回路にも展開できる。
【００５１】［実施例３］図３はこの発明の第３実施例
によるインバータ（反転）回路３の構成を示す回路図で
ある。図３を参照して、このインバータ回路３は図１に
示したインバータ回路１において、第１の出力端子ＯＵ
Ｔ１とトランジスタＱ５のベース端子との間に抵抗Ｒ９
（遅延回路）を接続したものである。
【００５２】次に図３のインバータ回路３の動作につい
て説明する。図１に示したインバータ回路１では、第１
の入力端子ＩＮ１に与えられる入力論理信号がロウレベ
ルからハイレベルへ変化すると、第１の出力端子ＯＵＴ
１の電位が第１の基準電位端子ＶＢＢ１の電位より高い
場合にはトランジスタＱ５がオンしトランジスタＱ４が
オフし、トランジスタＱ１１がオンして負荷容量ＣＬは
トランジスタＱ９と抵抗Ｒ８の電流パスに加えてトラン
ジスタＱ１１を介して放電される。図１のインバータ回
路１の場合には、第１の出力端子ＯＵＴ１の電位変化が
トランジスタＱ５に伝わる遅延時間は小さい。
【００５３】本回路に示したように第１の出力端子ＯＵ
Ｔ１とトランジスタＱ５のベース端子との間に抵抗Ｒ９
を接続した場合には、トランジスタＱ５のベース端子に
寄生する容量と抵抗Ｒ９との時定数による遅延時間によ
って第１の出力端子ＯＵＴ１の電位変化がトランジスタ
Ｑ５に伝わる遅延時間が大きくなる。したがって、第１
の出力端子ＯＵＴ１の電位が第１の基準電位端子ＶＢＢ
１の電位より低くなってもすぐにはトランジスタＱ５が
オフ、トランジスタＱ４がオンせず、トランジスタＱ１
１がオンし続けて、エクスポーネンシャルの関数に比例
した電流によって負荷容量ＣＬを急速に放電し続ける。
このため図１のインバータ回路１に比べてより高速に動
作することができる。その他のトランジスタは図１のイ
ンバータ回路１の場合と同様にふるまう。
【００５４】なお、この実施例ではインバータ回路の例
を示したが、同様に第１の出力端子ＯＵＴ１とトランジ
スタＱ５のベース端子との間に抵抗Ｒ９を接続すること
により２入力ノア回路や多入力ノア回路にも適用でき
る。
【００５５】
【発明の効果】以上のように、この発明にあっては、第
２のカレントスイッチ回路が入力論理信号に応じた相補
信号と、出力端子の電位とに基づいて出力回路を制御す
るので、キャパシタを用いることなくプルダウン時の放
電電流を制御することができる。したがって、キャパシ
タ工程を持たない低コストのプロセスで作製できる。
【００５６】また、第１のカレントスイッチ回路の第１
の差動トランジスタ対の一方および他方のトランジスタ
の第１の電極をともに第１の電流源に接続すれば、第１
の差動トランジスタ対の一方および他方のトランジスタ
の第２の電極からそれぞれ第１の論理信号およびその相
補信号を容易に得ることができる。また、第２のカレン
トスイッチ回路の第２の差動トランジスタ対の一方およ
び他方のトランジスタの第１の電極をともに第２の電流
源に接続し、その他方のトランジスタの第２の電極を抵
抗を介して第１の差動トランジスタ対の他方のトランジ
スタの第２の電極に接続すれば、第２の差動トランジス
タ対の他方のトランジスタの第２の電極から第２の論理
信号を容易に得ることができる。
【００５７】また、レベルシフト回路を第１および第２
のレベルシフトトランジスタで構成すれば、第２の論理
信号の論理電位を容易にレベルシフトできる。また、第
２のレベルシフトトランジスタの第１の電極を出力端子
に接続すれば、出力端子の電荷を第２のレベルシフトト
ランジスタを介して放電することができ、出力端子の電
荷を急速に放電できる。
【００５８】また、その入力電極にそれぞれ第１および
第２の論理信号を受けるプルアップトランジスタおよび
プルダウントランジスタで出力回路を構成すれば、出力
回路の構成を極めて簡単化できる。
【００５９】また、出力端子の電位変化が第２の差動ト
ランジスタ対の一方のトランジスタの入力電極に入力す
るのを遅延させるための遅延回路を設ければ、出力端子
の電位変化に対する第２の論理信号の変化を遅延させる
ことができ、たとえばプルダウントランジスタのオン時
間を長くしてプルダウン時の放電電流を増加させること
ができ、回路を高速に動作させることができる。
【００６０】また、第１の差動トランジスタ対の一方の
トランジスタに並列接続される少なくとも１つの入力ト
ランジスタと、各入力トランジスタの入力電極に接続さ
れる入力端子とを設ければ、多入力の論理回路を構成す
ることができる。
【図面の簡単な説明】
【図１】 この発明の第１実施例によるインバータ回路
の構成を示す回路図である。
【図２】 この発明の第２実施例による２入力ノア回路
の構成を示す回路図である。
【図３】 この発明の第３実施例によるインバータ回路
の構成を示す回路図である。
【図４】 従来のインバータ回路の構成を示す回路図で
ある。
【符号の説明】
Ｑ０ バイポーラトランジスタ（入力トランジスタ）、
Ｑ１，Ｑ２ バイポーラトランジスタ（第１の差動トラ
ンジスタ対）、Ｑ４，Ｑ５ バイポーラトランジスタ
（第２の差動トランジスタ対）、Ｑ７ バイポーラトラ
ンジスタ（第１のレベルシフトトランジスタ）、Ｑ９
バイポーラトランジスタ（第２のレベルシフトトランジ
スタ）、Ｑ１０ バイポーラトランジスタ（プルアップ
トランジスタ）、Ｑ１１ バイポーラトランジスタ（プ
ルダウントランジスタ）、Ｑ３，Ｑ６，Ｑ８ バイポー
ラトランジスタ、Ｒ１〜Ｒ８ 抵抗、Ｒ９ 抵抗（遅延
回路）、ＣＬ 負荷容量。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 入力端子に入力された論理信号に応じて
    第１または第２の論理電位を出力端子に出力するエミッ
    タ結合型論理回路において、 その一方のトランジスタの入力電極が前記入力端子に接
    続され、前記入力された論理信号に応じた第１の論理信
    号とその相補信号を出力する第１の差動トランジスタ対
    を含む第１のカレントスイッチ回路と、 その一方のトランジスタの入力電極が前記出力端子に接
    続され、該出力端子の電位と前記第１のカレントスイッ
    チ回路から出力された相補信号とに基づいて第２の論理
    信号を出力する第２の差動トランジスタ対を含む第２の
    カレントスイッチ回路と、 前記第２のカレントスイッチ回路から出力された第２の
    論理信号をその論理電位が所定の電位だけ低くなるよう
    にレベルシフトするレベルシフト回路と、 前記第１のカレントスイッチ回路から出力された第１の
    論理信号と前記レベルシフト回路によってレベルシフト
    された第２の論理信号とに基づいて前記出力端子の電位
    を制御する出力回路とを備えることを特徴とする、エミ
    ッタ結合型論理回路。
  2. 【請求項２】 前記第１のカレントスイッチ回路はさら
    に第１の電流源を含み、前記第１の差動トランジスタ対
    の一方および他方のトランジスタの第１の電極がともに
    前記第１の電流源に接続され、その一方および他方のト
    ランジスタの第２の電極からそれぞれ前記論理信号およ
    び前記相補信号が出力され、 前記第２のカレントスイッチ回路はさらに第２の電流源
    および抵抗を含み、前記第２の差動トランジスタ対の一
    方および他方のトランジスタの第１の電極がともに前記
    第２の電流源に接続され、その他方のトランジスタの第
    ２の電極が前記抵抗を介して前記第１の差動トランジス
    タ対の他方のトランジスタの第２の電極に接続され、そ
    の他方のトランジスタの第２の電極から前記第２の論理
    信号が出力されることを特徴とする、請求項１に記載の
    エミッタ結合型論理回路。
  3. 【請求項３】 前記レベルシフト回路は、 その入力電極に前記第２の論理信号を受け、該第２の論
    理信号の論理電位を所定の電位だけ低下させてその第１
    の電極から出力する第１のレベルシフトトランジスタ
    と、 その入力電極が前記第１のレベルシフトトランジスタの
    第１の電極に接続され、その第２の電極が前記出力端子
    に接続され、前記第２の論理信号の論理電位をさらに所
    定の電位だけ低下させてその第１の電極から出力する第
    ２のレベルシフトトランジスタとを含むことを特徴とす
    る、請求項１ないし２のいずれかに記載のエミッタ結合
    型論理回路。
  4. 【請求項４】 前記出力回路は、 その入力電極に前記第１のカレントスイッチ回路から出
    力された第１の論理信号を受け、その第１の電極が前記
    出力端子に接続されるプルアップトランジスタと、 その入力電極に前記レベルシフト回路によってレベルシ
    フトされた第２の論理信号を受け、その第２の電極が前
    記出力端子に接続されるプルダウントランジスタとを含
    むことを特徴とする、請求項１ないし３のいずれかに記
    載のエミッタ結合型論理回路。
  5. 【請求項５】 さらに前記出力端子と前記第２の差動ト
    ランジスタ対の一方のトランジスタの入力電極の間に接
    続され、前記出力端子の電位変化が前記入力電極に入力
    するのを遅延させるための遅延回路を備えることを特徴
    とする、請求項１ないし４のいずれかに記載のエミッタ
    結合型論理回路。
  6. 【請求項６】 さらに前記第１の差動トランジスタ対の
    一方のトランジスタに並列接続される少なくとも１つの
    入力トランジスタと、各入力トランジスタの入力電極に
    接続される入力端子とを備えることを特徴とする、請求
    項１ないし５のいずれかに記載のエミッタ結合型論理回
    路。
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