JP3466873B2 - エミッタ結合論理出力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はエミッタ結合論理
（ＥＣＬ）出力回路の分野に関するものであり、かつ切
り換え可能なプルダウン電流源を含む。特に、本発明
は、電力消費量を増加することなしに立ち下がり遅延時
間を短くすることによってＥＣＬ回路の性能を向上させ
る。プルダウン電流と、プルアップ電流との同時切り換
えが行われる。出力電圧変動調整回路が実現される。

【０００２】

【従来の技術および発明が解決しようとする課題】本発
明、すなわち、切り換え可能なプルダウン（ＳＰＤ）、
はエミッタ結合論理（ＥＣＬ）回路に応用される。図１
は典型的なエミッタ結合論理（ＥＣＬ）回路の回路図を
示す。図１に示す論理機能は１入力インバータである。
図１の回路の論理機能部は電流源Ｊ１と、抵抗Ｒ１、Ｒ
２と、トランジスタＱ１、Ｑ２とで構成される。図１に
示すように接続されているそれらの部品は標準ＥＣＬ差
動増幅器論理段を構成する。

【０００３】図１の回路の論理段部は２つの相補出力を
有し、電流源Ｊ２、Ｊ３と、トランジスタＱ３、Ｑ４と
で構成される。電流源Ｊ２、Ｊ３はプルダウン電流源で
ある。というのは、対応するプルアップトランジスタが
動作させられない時に、負荷コンデンサＣ１、Ｃ２を低
い論理レベルを表す電圧までプルダウンするように、そ
れらの電流源が構成されているからである。トランジス
タＱ３、Ｑ４はプルアップトランジスタである。という
のはそれらのトランジスタは、必要がある時に、負荷コ
ンデンサＣ１、Ｃ２を高い論理レベルを表す電圧までプ
ルアップするように、それらのトランジスタが構成され
ているからである。ノードＮ３、４はＥＣＬ回路の相補
出力ノードである。

【０００４】図１に示す回路は１入力インバータである
が、追加のトランジスタのコレクタと、エミッタとがト
ランジスタＱ１のコレクタおよびエミッタと同じノード
に接続され、追加のトランジスタのベースがゲートの他
の入力端子になるように、他の入力トランジスタをトラ
ンジスタＱ１に並列接続することにより多入力ゲートを
実現できる。

【０００５】負荷コンデンサＣ１、Ｃ２が出力ノードＮ
３、４に取付けられる。コンデンサＣ１とＣ２との正端
子が出力ノードＮ３、４に接続され、負端子が負電源電
圧に通常接続される。全ての配線とデバイスとの全容量
と、ＥＣＬ論理段の出力端子に通常取り付けられる他の
容量とをモデル化するためにそれらのコンデンサＣ１、
Ｃ２を使用する。

【０００６】負荷コンデンサＣ１、Ｃ２はエミッタフォ
ロワ出力トランジスタＱ３、Ｑ４により充電される。そ
れらのコンデンサは電流源Ｊ２、Ｊ３からのプルダウン
電流Ｉ２、Ｉ３により放電される。プルダウン電流源Ｊ
２、Ｊ３は電流を常に出すから、出力ノードおよびそれ
に対応する負荷コンデンサを充電するためにプルアップ
トランジスタＱ３、Ｑ４が動作させられた時に、それら
のトランジスタが一定のプルダウン電流を埋め合わせる
ことができるように、それらのトランジスタの容量は十
分に大きくなければならない。

【０００７】コンデンサＣ１と、Ｃ２との容量が十分に
小さく、かつ電流源Ｊ２、Ｊ３からの電流が十分に大き
いとすると、コンデンサＣ１、Ｃ２は急速に充電および
放電させられ、立ち上がり遅れ時間は立ち下がり遅れ時
間にほぼ等しい。しかし、コンデンサＣ１またはＣ２の
容量値が十分に大きいか、または電流源Ｊ２またはＪ３
からの電流が十分に小さいとすると、コンデンサＣ１
と、Ｃ２との放電時間はそれらのコンデンサの充電時間
と比較して長くなる。それらの状況の下では、図２に示
すように、立ち下がり遅れ時間は立ち上がり遅れ時間よ
り十分長い。

【０００８】図２は図１の標準ＥＣＬ回路についての典
型的な電圧波形を示す。この図は入力が低から高へ変化
する時の典型的な動作中におけるシングルエンド入力
と、差動出力と、２つの内部ノード電圧とを示す。図示
と説明を簡単にするために、以下の仮定と近似を行う。
すなわち、単一の電圧降下Ｖｂｅ（順バイアスしたトラ
ンジスタのベースとエミッタとの間の電圧）が０．８ボ
ルトに等しく、正のＥＣＬ出力電圧レベルがアースより
１Ｖｂｅ降下分だけ低く（−０．８ボルト）、負のＥＣ
Ｌ出力電圧レベルがアースより２Ｖｂｅ降下分だけ低い
（−１．６ボルト）ものとする。

【０００９】図２に示す波形（および後の図に示す以後
の波形の多く）は入力信号の正方向の遷移のみを示す。
入力信号が負方向のとしても類似の波形セットが得られ
る。Ｖ１とＶ２との波形は入れ換えられ、Ｖ３とＶ４と
の波形は入れ換えられる。しかし、ＥＣＬ回路の動作は
当業者には周知であるから、両方の動作を説明すること
は不必要である。

【００１０】図２に破線で示すように、高いＥＣＬ出力
電圧と、低い出力ＥＣＬ出力との間の中間（５０％）の
電圧レベルまで出力をプルダウンするために要する時間
として、電圧立ち下がり遅れ時間が測定される。この出
力立ち下がり遅れ時間は出力立ち上がり遅れ時間よりか
なり長い。その出力立ち上がり遅れ時間は、高いＥＣＬ
出力電圧と、低いＥＣＬ出力との間の中間（５０％）の
電圧レベルまで出力をプルダウンするために要する時間
として測定される。立ち上がり時間と、立ち下がり時間
のこの非対称性は標準的なＥＣＬ回路についての典型的
な動作条件で、より長い立ち下がり遅れ時間が、ＥＣＬ
回路の動作周波数に上限をもたらす主な制限要因であ
る。

【００１１】入力電圧Ｖｉｎが図２に示す時刻Ｔ１に基
準電圧ＶＢＢ１と交差すると、トランジスタＱ１がター
ンオンし、トランジスタＱ２がターンオフする。その結
果トランジスタＱ１と、Ｑ２とのコレクタに生ずる電圧
波形を図２にそれぞれ波形Ｖ１、Ｖ２として示す。図２
に示すように、時刻Ｔ１では、ノード電圧Ｖ１とＶ２は
ｅｘｐ（−ｔ／τ）で変化する指数波形として、それら
の電圧の以前の電圧から最終の電圧まで変化する。それ
らの波形のＲＣ時定数τは抵抗Ｒ１、Ｒ２の値と、各ノ
ードＮ１、２に存在する全容量とにより決定される。図
２では、時定数を等しいものとして示している。

【００１２】出力電圧波形を図２に波形Ｖ３、Ｖ４とし
て示す。正方向の波形をＶ４として示す。それは負荷コ
ンデンサＣ２に接続される。時刻Ｔ１には、負荷コンデ
ンサＣ２はエミッタフォロワプルアップトランジスタＱ
４を通じての充電を開始する。そのトランジスタは深く
ターンオンされて負荷コンデンサＣ２の急速充電を開始
する。正方向の波形の立ち上がり遅れ時間は５０％レベ
ル（それがＶＢＢ１と交差する時）で測定され、図２に
Ｔ２として示される。正方向の波形をＶ３として示さ
れ、負荷コンデンサＣ１に接続される。コンデンサＣ１
はプルダウン電流源Ｊ２により、時刻Ｔ１で始まって比
較的ゆっくり放電する。コンデンサＣ１が比較的ゆっく
り放電すると、立ち下がり遅れ時間が長くなる。立ち下
がり遅れ時間は５０％レベル（それがＶＢＢ１と交差す
る時）で測定され、図２のＴ３として示される。

【００１３】この長い立ち下がり遅れ時間はＥＣＬ回路
の速度を制限する設計上の第１の制約である。電流源Ｊ
２のプルダウン電流を増加することにより、その立ち下
がり遅れ時間制約を小さくできる。しかし、定電流源Ｊ
２は常に導通しているから、それの一定の電流を増加す
ると回路の電力消費量も増加する。更に、標準ＥＣＬ出
力段における一定のプルダウン電流を増加すると、プル
アップトランジスタがより大きく製作されていない限り
立ち上がり遅延時間が長くなる。その理由は、プルアッ
プトランジスタはより大きいプルダウン電流源に打ち勝
たなければならないからである。

【００１４】以上の説明から明らかなように、電力消費
量を増加することなしにＥＣＬ回路の立ち下がり遅延時
間を短くすることが望ましい。逆に、立ち下がり遅延時
間を長くすることなく電力消費量を減少することが望ま
しい。

【００１５】Ｐ．Ｒｙｄｖａｌに付与された米国特許第
４２７６４８５号（以下「Ｒｙｄｖａｌ」と称する）の
図７は、プルダウン電流切換トランジスタＴ５とＴ６が
飽和することを阻止する２個のレベルシフトダイオード
を有する出力結合スイッチを示しているように見える
が、Ｒｙｄｖａｌの出力段はただ１個の電流源を含むに
すぎない。

【００１６】Ｅｓｔｒａｄａに付与された米国特許第４
９４３７５１号（以下「Ｅｓｔｒａｄａ」と称する）の
図２は、トランジスタＱ５、Ｑ６のコレクタにおける交
番する出力の組と共に阻止ダイオードＤ１、Ｄ２を使用
するようである。それらの阻止ダイオードＤ１、Ｄ２
は、プルダウン電流切換トランジスタＱ５、Ｑ６のコレ
クタ電圧を、順バイアスされているダイオード電圧１つ
分だけプルダウンする。その結果としてコレクタ−エミ
ッタ間電圧が十分小さくなり、そのために、標準ＥＣＬ
電圧の振れ（７００ｍｖ）が使用されるならば、トラン
ジスタＱ５、Ｑ６は正常な動作中に飽和する。

【００１７】以上のように、ＥＣＬ回路においては、立
ち下がり遅延時間は通常は速度制限仕様であり、電力消
費量を増加することなく立ち下がり遅延時間を短縮する
ことが望ましい。本発明はＥＣＬ回路の電力消費量を増
加することなく立ち下がり遅延時間を短縮すること、あ
るいは逆に、本発明は立ち下がり遅延時間を長くするこ
となしにＥＣＬ回路の電力消費量を減少することを目的
とする。。

【００１８】

【課題を解決するための手段】本発明は切り換え可能な
プルダウン（ＳＰＤ）回路を含む。この回路は出力段の
プルダウン部内に切換回路を有するから、全プルダウン
回路電流の大きな部分が負方向の出力ノードへ切り換え
られ、全プルダウン回路電流の小さい部分が正方向の出
力ノードへ切り換えられる。

【００１９】負方向の出力ノードには正常なＥＣＬより
大きいプルダウン電流が結び付けられる。この正常より
大きいプルダウン電流は、負方向の出力ノードに対して
負荷容量を標準ＥＣＬプルダウン段より短い時間で放電
するが、それを行うために同じ量の電流を使用する。負
方向の出力のこのより短い放電時間により、本発明の立
ち下がり遅延時間がより短い結果となる。

【００２０】本発明によれば、出力トランジスタのエミ
ッタにおける許容最小量のバイアス電流でプルアップト
ランジスタを順バイアスすると、ノイズに対する適切な
耐性が得られる。

【００２１】同時切り換え可能なプルダウン（ＳＳＰ
Ｄ）回路概念を受け入れるために出力段を変更できる。
その概念では、論理回路と切換回路は相互に論理的に等
価であり、切換回路の入力端子が論理機能入力端子と同
じ論理入力端子に接続され、論理回路と切換回路は同時
に、またはほぼ同時に切り換える。

【００２２】切り換えられたプルダウン出力立ち下がり
遅延時間は、標準的なＥＣＬ回路に対してのプルダウン
出力立ち下がり遅延時間のほぼ半分である。その理由
は、切り換え可能なプルダウン回路に対するプルダウン
電流が、ＥＣＬ回路のプルダウン電流のほぼ２倍強いか
らである。

【００２３】後で説明する８番目の実施の形態では、こ
の回路で消費される電力は電流の時間積分に比例する。
全消費電力は出力のデューティサイクルに直接関連させ
られる。プルダウン時間がプルアップ時間より短い時に
電力消費量は最小にされる。本発明は、発明の実施の形
態の項で述べる１０の実施の形態により示されたいくつ
かの観点を有する。本発明の全ての観点は切り換え可能
なプルダウンエミッタ結合論理（ＥＣＬ）出力段を含
む。

【００２４】本発明の最も一般的な記述は、負方向の出
力を迅速に放電するように相補ＥＣＬ出力の間で切り換
えられる比較的大きなプルダウン電流源を用いる。より
小さい電流源は２つの差動ＥＣＬ出力端子のおのおのに
接続され、両方の引上げトランジスタが順バイアスされ
て、適切なノイズ余裕を持たせるようにし、かつ回路が
正しく動作するようにする。１つの切り換え可能なプル
ダウン電流源をＥＣＬ出力段のための２つのより小さい
プルダウン電流源と共に使用することが、本発明の切り
換え可能なプルダウン（ＳＰＤ）である。

【００２５】本発明の実施の形態によれば、プルダウン
電流の切り換えはプルアップトランジスタの制御と同時
に行われる。それらの実施の形態（同時切り換え可能な
プルダウンＳＰＤ）は負方向のＥＣＬ出力信号の立ち下
がり時間を最も短くする。

【００２６】本発明の他の観点は、標準ＥＣＬ出力レベ
ルを生ずるために、切り換え可能なプルダウン出力回路
と共にＥＣＬ論理段で使用される、電圧レベルおよび電
圧変動調整回路を含む。

【００２７】本発明の全ての実施の形態はプルダウン電
流スイッチのシングルエンド制御で実現できる。シング
ルエンド制御はより低いコストで同じ性能を有する。

【００２８】本発明の各実施の形態の特徴は以下に示す
通りである。

【００２９】第１の実施の形態は、差動切換回路を用い
る切り換え可能なプルダウン回路である。第２の実施の
形態は、シングルエンド・切換回路を用いる切り換え可
能なプルダウン回路である。第３の実施の形態は、出力
結合切換回路を用いる切り換え可能なプルダウン回路で
ある。第４の実施の形態は、同時切り換え可能なプルダ
ウンである。説明する第５の実施の形態は、出力レベル
および出力変動調整のための電流源を有する、任意の種
類の切り換え可能なプルダウン回路である。第６の実施
の形態は、出力レベルおよび出力変動調整のために差動
ＥＣＬコレクタノードの間に抵抗を有する、任意の種類
の切り換え可能なプルダウン回路である。第７の実施の
形態は、出力レベルおよび出力変動調整のためにＥＣＬ
論理段が共有する抵抗を有する、任意の種類の切り換え
可能なプルダウン回路である。第８の実施の形態は、シ
ングルエンド出力切り換え可能なプルダウン回路であ
る。第９の実施の形態は、プルダウン電流源を制御する
ためにラッチを用いる、シングルエンド出力切り換え可
能なプルダウン回路である。第１０の実施の形態は、切
り換え可能なプルダウン電流源を制御するために単安定
マルチバイブレータを用いる、シングルエンド切り換え
可能なプルダウン回路である。

【００３０】本発明は、ＥＣＬ回路の電力消費量を増加
することなしにＥＣＬの立ち下がり遅延時間を短縮す
る。逆に、本発明は、立ち下がり遅延時間を長くするこ
となしにＥＣＬ回路の電力消費量を減少する。

【００３１】論理回路の性能の１つの周知の尺度は速度
−電力積である。この積は、回路の伝播遅延時間（立ち
下がり遅延時間）に回路の電力消費量を乗ずることによ
り計算される。小さい速度−電力積は大きい速度−電力
積より回路の性能が高いことを示す。本発明は、ＥＣＬ
論理回路の速度−電力積を小さくするすなわち向上させ
るものである。

【００３２】

【発明の実施の形態】以下、本発明の種々の実施の形態
を添付図面を参照して詳細に説明する。

【００３３】図３は切り換え可能なプルダウン（ＳＰ
Ｄ）技術の基本概念を示すものである。図３に示す回路
により実行される論理機能は、図１に示す従来技術のＥ
ＣＬ回路により実行される論理機能と同じである。した
がって、図３に示す回路は次の部品、すなわち、電流源
Ｊ１、抵抗Ｒ１、抵抗Ｒ２、トランジスタＱ１、および
トランジスタＱ２、で構成される論理段を有する。

【００３４】しかし、図３の回路の出力段は、本発明の
切り換え可能なプルダウン（ＳＰＤ）回路の概念に対処
するためのものである。図１における２つの標準的ＥＣ
Ｌプルダウン電流源Ｊ２とＪ３を、図３では３つの電流
源Ｊ２、Ｊ３、Ｊ４で置き換える。プルダウン電流源Ｊ
３から２つの出力ノードＮ３または４のいずれかに切り
換えるために、電流スイッチＳ１が付加されるエミッタ
フォロワ・トランジスタＱ３とＱ４が、プルアップトラ
ンジスタとして機能する。

【００３５】本発明は、出力段のプルダウン部に切換回
路を有する切り換え可能なプルダウン（ＳＰＤ）回路を
含むので、全プルダウン電流の大部分が負方向の出力ノ
ードへ切り換えられ、かつ全プルダウン電流の小さい部
分が正方向の出力ノードへ切り換えられる。

【００３６】負方向の出力ノードには、正常より大きい
ＥＣＬプルダウン電流が伴う。この正常より大きいＥＣ
Ｌプルダウン電流は、負方向の出力ノードの場合の付加
容量を、標準的なＥＣＬプルダウン段よりも短い時間で
放電するが、全電流は従来技術のＥＣＬ回路の場合の全
電流と同じである。負方向の出力の放電時間が短くなっ
た結果として、本発明では立ち下がり遅延時間が短くな
る。

【００３７】更に、正方向の出力は正常より小さいＥＣ
Ｌプルダウン電流を有する。その理由は、電流のほとん
どが負方向の出力ノードへ切り換えられたからである。
正方向の出力のためのこのより小さいプルダウン電流に
よって、それのプルアップトランジスタが付加容量を標
準ＥＣＬよりも短い時間で充電できる。負方向の出力の
短い充電時間のために、本発明では立ち下がり遅延時間
が短くなる。

【００３８】電流スイッチＳ１が電流Ｉ３を、切り換え
可能なプルダウン電流源Ｊ３から負方向の出力であれ
ば、どのような出力へも切り換えるように、電流スイッ
チＳ１は構成される。ＥＣＬ出力の性質は相補的である
から、１つの出力は常に正である。図３で、負方向の出
力はノードＮ３であり、電流源Ｊ２とＪ３から出る２つ
のプルダウン電流源（Ｉ２、Ｉ３）を有する。正方向の
出力ノードＮ４は電流源Ｊ４から出るただ１つのプルダ
ウン電流Ｉ４を持つ。

【００３９】この好適な実施の形態では、電流源Ｊ２と
Ｊ４は約０．２５単位の電流をおのおの有する。図３の
電流源Ｊ２とＪ４はプルダウン電流源である。電流源Ｊ
３は約１．５０単位の電流を有するものであって、切り
換え可能なプルダウン電流源である。負方向の出力（Ｉ
２、Ｉ３）における全プルダウン電流は１．７５単位の
電流に等しい。本発明ではこの全プルダウン電流は図１
に示す従来のＥＣＬ回路プルダウン電流の１．０単位電
流より大きい。負荷コンデンサＣ１は、図１に示す従来
のＥＣＬ回路によるよりも本発明のＳＰＤ回路により
１．７５倍速く放電される。本発明に従ってプルダウン
電流を切り換えることによって負荷コンデンサをこのよ
うに速く放電すると、立ち下がり遅延時間が約１．７５
分の１に短くされ、それにより立ち下がり遅延時間の速
度制限仕様が改善される。

【００４０】図３に示す本発明の切り換え可能なプルダ
ウン回路の全電力消費量は、図１に示すような標準ＥＣ
Ｌ出力回路の全電力消費量に等しい。図１と図３に示す
回路の全プルダウン電流が同じであるから、２つの回路
の電力消費量は同じである。図１と図３に示す２つの回
路段は２．０単位の電流を消費する。

【００４１】図３に示す本発明の切り換え可能なプルダ
ウン回路は、大きい電流や小さい電流がいつ、およびど
こで必要とされるかを認識する。すなわち、それは大き
いプルダウン電流を負方向の出力（それが最も必要とさ
れる場所である）へ向け、またはそれは小さいプルダウ
ン電流を正方向の出力（大きい電流が最も必要とされな
い場所である）へ向ける。

【００４２】図４は図３に示す本発明の切り換え可能な
プルダウン回路の電圧波形を示すグラフであり、入力が
低から高へ変化する時の典型的な動作中におけるシング
ルエンド入力と、差動出力と、２つの内部ノード電圧と
を示す。

【００４３】入力電圧Ｖｉｎが時刻Ｔ１に基準電圧Ｖｂ
ｂ１と交差する時にトランジスタ対Ｑ１とＱ２が切り換
わる。理想的には、Ｖｂｂ１はＶｉｎの変動の端の間の
中間に設定する。ＥＣＬの動作のために、順バイアスさ
れたダイオードのアースより低い、１ダイオード電圧降
下と２ダイオード電圧降下の間の中間にＶｂｂ１を設定
する。

【００４４】図４で、波形Ｖ１とＶ２はそれぞれトラン
ジスタＱ１とＱ２とのコレクタにおける電圧波形を示
す。正方向の出力波形をＶ４で示す。コンデンサＣ２は
エミッタフォロワ・トランジスタＱ４を通じて迅速に充
電される。立ち上がり遅延時間をＴ２として示す。本発
明による負方向の出力電圧波形を波形Ｖ３として示す。
この切り換えプルダウン波形の負の勾配は標準ＥＣＬ勾
配（破線で示す）より１．７５倍だけ大きい。その理由
は、図３に示す回路における切り換えプルダウン電流が
標準ＥＣＬプルダウン電流の１．７５倍だからである。

【００４５】図４に示すように、図３に示す切り換え可
能なプルダウン回路の立ち下がり遅延時間Ｔ３は、図１
に示すＥＣＬ回路のそれのほとんど半分である。図４
で、破線は図２からの元のＥＣＬ回路勾配を示す。図４
ではそれを参考のためにのみ示す。図４および応用全体
を通じて、示されている全ての波形は近似的なものであ
るだけであることに注目すべきである。

【００４６】下記は図３に示す本発明の切り換え可能な
プルダウン回路と図１に示す標準ＥＣＬとの間の比較を
示すものである。

【００４７】ＳＰＤの速度とＥＣＬの速度との比はＳＰ
Ｄプルダウン電流とＥＣＬプルダウン電流との比に比例
する。

【００４８】ＳＰＤ速度／ＥＣＬ速度＝ＳＰＤプルダウ
ン電流／ＥＣＬプルダウン電流 ＳＰＤ速度／ＥＣＬ速度＝１．７５／１．００＝１．７
５ したがって、ＳＰＤ回路は同じ電力を用いるＥＣＬ回路
より１．７５倍速い。ＳＰＤ立ち下がり遅延時間とＥＣ
Ｌ立ち下がり遅延時間との比はＥＣＬプルダウン電流と
ＳＰＤプルダウン電流との比に逆比例する。

【００４９】ＳＰＤ立ち下がり遅延時間／ＥＣＬ立ち下
がり遅延時間 ＝ＥＣＬプルダウン電流／ＳＰＤプルダウン電流 ＳＰＤ立ち下がり遅延時間／ＥＣＬ立ち下がり遅延時間
＝１．００／１．７５＝０．５７ したがって、ＳＰＤ回路の立ち下がり遅延時間はＥＣＬ
回路のそれの０．５７倍である。

【００５０】ＳＰＤ速度×電力積とＥＣＬ速度×電力積
との比は次のように表すことができる。

【００５１】ＳＰＤ速度×電力／ＥＣＬ速度×電力 ＝ＳＰＤ立ち下がり遅延時間×ＳＰＤ電力消費量／ＥＣ
Ｌ立ち下がり遅延時間×ＥＣＬ電力消費量 ＥＣＬ回路とＳＰＤ回路の両方に対して、論理部が１．
０単位の電流を消費し、出力段は２．０単位の電流を消
費し、電源電圧は−５．２ボルトであると仮定すると、
下記の方程式が成立する。

【００５２】 ＳＰＤ速度×電力／ＥＣＬ速度×電力 ＝ ^{ＰＤ立ち下がり遅延時間×（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４）×ＶＥＥ ＥＣＬ立ち下がり遅延時間×（Ｉ１＋Ｉ２＋Ｉ３）×ＶＥＥ} ＝ ^{０．５７＊（１．００＋０．２５＋１．５０＋０．２５）×（−５．２） １．００＊（１．００＋１．００＋１．００）×（−５．２）} ＝０．５７ したがって、ＳＰＤ回路の速度×電力積はＥＣＬ回路の
速度×電力積の０．５７倍である。したがって、ＳＰＤ
回路の性能はＥＣＬ回路の性能の１．７５倍である。

【００５３】回路設計者は電流源Ｊ２、Ｊ３、およびＪ
４で使用する電流の大きさの割合を選択できる。論理回
路はノイズの多い条件の下で正しく機能しなければなら
ない。標準ＥＣＬおよびＳＰＤでは、出力ドライバ回路
の出力インピーダンスを低く維持することにより、ノイ
ズの許容マージンが保証される。本発明によれば、出力
トランジスタのエミッタを最小許容量のバイアス電流で
プルアップトランジスタを順バイアスすることにより、
ノイズに対する適切な耐性が与えられる。このプルダウ
ン電流は電流源Ｊ２とＪ４により供給され、それはプル
アップトランジスタＱ３とＱ４が遮断されることを阻止
する。設計における電流源Ｊ２とＪ４の適切な選択は、
特定の設計応用の仕様における実際のノイズマージン要
求により決定される。

【００５４】本発明の切り換え可能なプルダウン回路で
は、大電流を負方向の出力へ切り換えて、速度×電力積
で測定される性能を向上させることが望ましい。電流源
Ｊ３の選択は選択される全電流と、電流源Ｊ２とＪ４と
により要求される電流の量との選択によって決定され
る。全プルダウン電流は電流源Ｊ２とＪ４のうち、電流
源Ｊ３に付加されている１つの電流源を流れる電流の和
に等しい。

【００５５】電流源Ｊ３を流れる電流は最終的には、正
方向の出力のプルダウン電流と、負方向の出力のプルダ
ウン電流と、全プルダウン電流との間の均衡により定ま
る。図３に示す回路の例では、正方向の出力および負方
向の出力に対するそれぞれプルダウン電流に対して、
０．２５ないし１．７５の比を選択した。これは本発明
のここで説明している実施の形態で選択した比である
が、本発明の要旨および範囲を逸脱することなしにその
比を高くしたり、低くしたりできる。実際に、回路の環
境に応じて広く異なる比を設計者が選択する。

【００５６】図５は本発明の第１の実施の形態を示すも
ので、本発明の切り換え可能なプルダウンＥＣＬ回路を
実用的な回路として実現した回路を示す回路図である。
図５では、切り換え可能なプルダウン回路が切り換え可
能なプルダウン電流源を制御するために差動切換回路を
用いる。

【００５７】図５の回路により実現される論理機能は図
１に示す標準ＥＣＬ回路のそれと同じで、部品電流源Ｊ
１と、抵抗Ｒ１およびＲ２と、トランジスタＱ１および
Ｑ２とで構成される。しかし、本発明の第１の実施の形
態に従って切り換え可能なプルダウン（ＳＰＤ）回路概
念に対処するために、図５に示す回路の出力段を図１の
標準ＥＣＬ回路とは変更している。

【００５８】出力段は構成トランジスタおよびダイオー
ドＱ３〜Ｑ１０と、電流源Ｊ２〜Ｊ６とで構成される。
プルアップトランジスタＱ５とＱ８はエミッタフォロワ
出力トランジスタである。電流切換トランジスタＱ６と
Ｑ７は切り換えトランジスタ対である。切り換え制御ト
ランジスタＱ３とダイオードＱ４と、切り換え制御トラ
ンジスタＱ９とダイオードＱ１０とは、順バイアスされ
ているダイオードの電圧降下２つ分のレベルシフト機能
を行う。切り換え制御電流源Ｊ２とＪ６はレベルシフト
回路の電流を減少させる。プルダウン電流源Ｊ３とＪ５
は正方向の出力にプルダウン電流を交互に供給し、また
はプルダウン電流の一部を負方向の出力に供給する。プ
ルダウン電流源Ｊ４は電流を電流スイッチに供給する。
コンデンサＣ１とＣ２は相補出力端子の負荷容量を表
す。

【００５９】この第１の実施の形態では、電流源Ｊ２と
Ｊ６はプルダウン電流を回路ノードに供給しないから、
測定される性能を向上することなく電力増加を呈する。
それらの電流源Ｊ２、Ｊ６における電流は、トランジス
タＱ１とＱ２のコレクタ電圧の変動を忠実に追従するた
めには十分であるが、全回路電力消費の大きい部分であ
るほど大きくないような大きさでなければならない。

【００６０】図６は本発明のこの切り換え可能なプルダ
ウン回路の第１の実施の形態の動作波形を示すもので、
入力が低から高へ変化する時の典型的な動作中における
シングルエンド入力と、差動出力と、４つの内部ノード
電圧とを示す。

【００６１】入力電圧Ｖｉｎが基準電圧Ｖｂｂ１と交差
すると、トランジスタＱ１はターンオンされ、トランジ
スタＱ２はターンオフされる。その時にトランジスタＱ
１とＱ２のコレクタに生ずる電圧波形をそれぞれ波形Ｖ
１およびＶ２として示す。コレクタ電圧の変動がレベル
シフトされて、切り換えトランジスタＱ６とＱ７のベー
スに結合される。トランジスタＱ６とＱ７のベースにお
ける電圧を図５に波形Ｖ５、Ｖ６で示す。それらのベー
ス電圧波形は差動ＥＣＬコレクタ電圧波形（ノードＮ１
と２における）に追従し、出力電圧波形により影響を受
けることはない。

【００６２】トランジスタＱ６、Ｑ７のベースにおける
電圧の極性が反転すると、それらのトランジスタは切り
換わる。この切り換え時間をＴ１として示す。そうする
とそれらのトランジスタＱ６とＱ７のコレクタは、切り
換えられたプルダウン電流を負方向の出力ノードへ送る
から、プルダウンは時刻Ｔ１から一層速い速度で始ま
る。

【００６３】図５は図６の波形で示されている遷移に対
する定常状態プルダウン電流を示す。正方向の出力電圧
は出力トランジスタＱ８のエミッタに現れる。そのトラ
ンジスタはエミッタフォロワであって、負荷コンデンサ
Ｃ２を充電するために必要なプルアップ電流を容易に供
給する。正方向の出力電圧を波形Ｖ４として示す。立ち
上がり遅延時間をＴ２として示す。負方向の出力電圧を
波形Ｖ３として示す。それは小さい負の勾配でスタート
し、その後で大きい負方向の勾配に急に変化する。勾配
の変化は切り換え時刻Ｔ１に起きる。波形Ｖ３の時刻Ｔ
０とＴ１の間の緩い勾配は切り換え時刻より前に起き
る。その理由は、この期間中はたった０．２５単位のプ
ルダウン電流が存在するからである。切り換えが起きる
と、プルダウン電流は１．７５単位の電流まで増加す
る。時刻Ｔ１の後の波形Ｖ３の勾配が急である理由は、
切り換えの後でプルダウン電流が増加するためである。

【００６４】出力コンデンサＣ１は、Ｔ１以前の切り換
え前の期間中は徐々に放電される。Ｔ１における切り換
え後の期間中は迅速に放電される。時刻Ｔ１における切
り換えまでの時間の長さは、図５における回路の場合に
は固定されて、コレクタ負荷抵抗Ｒ１とＲ２と、ノード
Ｎ１と２におけるコレクタノード容量とのＲＣ時定数に
より主として決定される。プルダウンが５０％になるま
での時間の長さはＴ３で終わるが、それは出力に依存す
る可変遅延であって、負荷容量の大きさと、負方向の出
力に作用するプルダウン電流の量とにより主として決定
される。通常は、負荷条件は、Ｔ１における切り換え時
刻以前の時間がＴ１からＴ３までの時間よりはるかに短
いようなものである。それらの条件の下では、切り換え
時刻Ｔ１以前の時間は無視できるから、Ｔ１はＴ３より
はるかに早い。波形Ｖ５とＶ６は指数関数的に減衰す
る。抵抗Ｒ１とＲ２の値が同じであり、かつノードＮ
１、２における容量Ｃにおける値が同じであれば、波形
Ｖ５とＶ６の時定数ＲＣは同じである。波形Ｖ５とＶ６
は時刻Ｔ＝ＲＣ ｌｎ（２）で交差する。負方向の出力
が基準電圧と交差する時に立ち下がり遅延時間は測定さ
れる。それをＴ３として示す。本発明の第１の実施の形
態のこの切り換え可能なプルダウン回路についての立ち
下がり遅延時間Ｔ３は、ＥＣＬ回路についての立ち下が
り遅延時間のおよそ半分である。

【００６５】図７は、シングルエンド・切換回路を用い
る本発明の切り換え可能なプルダウンＥＣＬ出力段の第
２の実施の形態を示す。図５に示した第２の実施の形態
の切り換え可能なプルダウン回路は、切換回路へ向かう
２つの差動入力信号を有していた。差動入力信号は２レ
ベルシフトネットワークを要する。

【００６６】それとは対照的に、図７に示す切り換え可
能なプルダウン回路はシングルエンド・切換回路を使用
する。シングルエンド・切換回路を使用すると、レベル
シフトネットワークの１つが不要になる。こうすると部
品の数が減少し、使用電力量が少なくなる。図７に示す
回路は、省略した１つのレベルシフタを除き、図５に示
す回路と同じ回路である。トランジスタＱ９と、ダイオ
ードＱ１０と、電流源Ｊ６とは除いてある。トランジス
タＱ７のベースがＤＣ基準電圧Ｖｂｂ１に接続されてい
る。好適な実施の形態においては、ＥＣＬ動作のため
に、基準電圧Ｖｂｂ２は、順バイアスされているダイオ
ードの電圧降下の大きさの２つ分と３つ分との間の中間
の大きさを持つ、アースより低い値である。その値を図
８に−２．０ボルトとして示す。切り換え段の入力電圧
は−１．６ボルトから−２．４ボルトまで振れる。基準
電圧Ｖｂｂ２はトランジスタＱ７のベースに加えられ
る。この電圧は入力の変動の中点に設定され、それは−
２．０ボルトである。

【００６７】図８は本発明の第２の実施の形態のこの切
り換え可能なプルダウン回路についての電圧波形を示
す。

【００６８】図８に示す電圧波形は図７に示す回路の電
圧波形に対応し、ノードＶ６を除いて以前の切り換え可
能なプルダウン回路の波形と同じである。図８は、入力
が低から高へ変化する時の典型的な動作中におけるシン
グルエンド入力と、差動出力と、３つの内部ノード電圧
とを示す。ノードＶ６は今は基準電圧Ｖｂｂ２に接続さ
れている。シングルエンド入力信号Ｖ５が基準電圧Ｖｂ
ｂ２に交差する時に切り換えは起きる。切り換え時刻
は、この回路および従来の回路に対して同じ時刻Ｔ＝Ｒ
Ｃｌｎ（２）に起きる。切り換え時刻をＴ１として示
す。

【００６９】出力波形と、出力立ち下がり遅延時間およ
び出力立ち上がり遅延時間は、差動電流切り換えを行う
従来の回路のそれらと同じである。出力立ち上がり遅延
時間をＴ２として示す。出力立ち下がり遅延時間をＴ３
として示す。本発明の第２の実施の形態のシングルエン
ド・スイッチを用いるこの切り換え可能なプルダウン回
路は、差動スイッチを用いる第１の実施の形態と同じ性
能を持つが、その第１の実施の形態より少ない部品を用
い、電力消費量も少ない。

【００７０】図９は本発明の第３の実施の形態の出力結
合切換回路を用いる切り換え可能なプルダウン回路の例
を示す。図５の切り換え可能なプルダウン回路は２つの
レベルシフト回路に電力を供給するために２つの電流源
を要し、図７の切り換え可能なプルダウン回路は１つの
レベルシフト回路に電力を供給するために１つの電流源
を要したが、この（図９）切り換え可能なプルダウン回
路は、レベルシフト回路に電力を供給するために電流源
を要しない。この回路は使用する部品の数と消費電力
が、図５と図７とに示す従来の２つの実施の形態の回路
より少ないことが利点である。この回路は従来の２つの
切り換え可能なプルダウン回路で用いていたレベルシフ
ト回路の両方をなくしている。切り換えトランジスタＱ
５とＱ６は出力トランジスタＱ３とＱ７とのエミッタに
交差結合される。トランジスタＱ４とＱ８はトランジス
タ対Ｑ５とＱ６の飽和を阻止するレベルシフトダイオー
ドとして機能する。この第３の実施の形態の回路は従来
の回路と同様に動作する。図示の論理回路は元のＥＣＬ
回路のそれに類似し、電流源Ｊ１と、抵抗Ｒ１、Ｒ２
と、トランジスタＱ１、Ｑ２とで構成される。トランジ
スタＱ１、Ｑ２のコレクタからの出力電圧はトランジス
タＱ３、Ｑ４、Ｑ７、Ｑ８によりレベルシフトされて、
切り換えトランジスタ対Ｑ５、Ｑ６のベースに結合され
る。切り換えトランジスタのベースにおける電圧の極性
が反転された時に切り換えが行われる。

【００７１】図１０は、本発明の第３の実施の形態のこ
の切り換え可能なプルダウン回路の電圧波形を示すグラ
フであって、入力が低電圧から高電圧へ変化する時の典
型的な動作中におけるシングルエンド入力と、差動出力
と、４つの内部ノード電圧とを示す。

【００７２】入力電圧波形をＶｉｎで示す。ＤＣ基準で
Ｔ７の波形をＶｂｂ１で示す。波形Ｖ１、Ｖ２はノード
Ｎ１、Ｎ２におけるトランジスタＱ１、Ｑ２のそれぞれ
のコレクタ電圧波形を示す。このスイッチに加えられる
レベルシフトされた入力電圧波形をＶ５、Ｖ６で示す。
出力電圧波形をＶ３、Ｖ４で示す。立ち上がり遅延時間
をＴ１で示す。切り換え時刻をＴ２で示す。立ち下がり
遅延時間をＴ３で示す。この回路の切り換え時刻Ｔ２ま
での経過時間は、前の２つの実施の形態における同様な
経過時間より僅かに長い。

【００７３】第１の実施の形態の回路（図５）では、電
圧波形Ｖ６が電圧波形Ｖ５と交差した時に切り換えが行
われる。ＥＣＬ動作のために、正方向の波形Ｖ６の切り
換え電圧レベルは、順バイアスされているダイオードの
電圧降下の２つ分と３つ分との間のほぼ中間（５０％）
で、正の電源電圧（アース）より低いレベルであった。
しかし、第３の実施の形態のこの回路（図９）では、切
り換えは電圧波形Ｖ６が電圧波形Ｖ５と交差した時にも
起きるが、図１０の時刻Ｔ２に示すようにＶ６の切り換
え電圧レベルは５０％より高い。

【００７４】更に、この第３の実施の形態では、切り換
えまでの時間は、前の２つの実施の形態のいずれにおけ
るその時間より長い。その理由は、負方向の波形Ｖ５が
図５と図７に示す回路におけるよりもゆっくり立ち下が
るからである。入力切り換え時刻と時刻Ｔ２の間は、ノ
ード５における電圧は、以下の理由により、前の回路に
おけるよりもゆるやかに降下する。図１０に示す波形の
例は、入力が低から高に切り換わる前に論理的に逆の状
態に既に落ち着いていたと仮定している。したがって、
反転出力ノードＮ３の電圧は高い。プルアップトランジ
スタＱ３のベース−エミッタ間電圧はＶ１マイナスＶ３
である。差動ＥＣＬノードＮ１が低くなると、トランジ
スタＱ３のベース−エミッタ間電圧が順バイアスされて
いるダイオード電圧以下に降下するから、そのトランジ
スタＱ３は瞬時に遮断される。トランジスタＱ３が遮断
されている間に、出力コンデンサＣ１に接続されている
反転出力ノードＮ３は電流源Ｊ２のプルダウン電流によ
ってのみ電流を取り出される。そのプルダウン電流は小
さな値（図１０の例では０．２５単位の電流）に特に選
択した。更に、時刻Ｔ２より前の時間中は、出力プルダ
ウン電流スイッチは依然としてそれの以前の状態にあ
り、したがって、トランジスタＱ６は反転出力ノードＮ
３のプルダウンの支援を開始していない。ダイオードＱ
４は回路の動作中は順バイアスされるから、電流切換ト
ランジスタＱ５のベースにおける電圧Ｖ５は、反転出力
ノード電圧Ｖ３を、順バイアスされているダイオードの
１電圧降下分だけ下がって忠実に追従する。したがっ
て、時刻Ｔ２の前は、電流源Ｊ２からの小さい電流だけ
が出力ノードＮ３をプルダウンするから、電圧Ｖ５は比
較的ゆっくりした速さで降下する。

【００７５】その間に、他の電流切換トランジスタＱ６
のベースにおける電圧は、差動ＥＣＬ入力ノードにおけ
る電圧の立ち上がりを、順バイアスされているダイオー
ドの２電圧降下分だけ離れて追従する。それらのダイオ
ード電圧降下はトランジスタＱ７のベース−エミッタ間
とダイオードＱ８とに沿って生ずるものである。Ｖ５が
Ｖ６より小さくなるまではプルダウン電流スイッチは状
態を変えない。迅速に正方向の電圧波形Ｖ６は、徐々に
低下している電圧波形Ｖ５と交差できるまでは、より高
い電圧レベルまで上昇しなければならない。第３の実施
の形態のこの回路の立ち下がり遅延時間Ｔ３は、図５お
よび図７における前の回路のその立ち下がり遅延時間よ
り僅かに長いが、標準ＥＣＬ回路の立ち下がり遅延時間
よりははるかに短い。出力結合された切換回路を用いる
この切り換え可能なプルダウン回路の消費電力と使用部
品の数とは、以前の実施の形態におけるそれより少な
い。この第３の実施の形態では電流源の数は４つだけで
あって、そのうちの１つの電流源は差動ＥＣＬ論理増幅
器を動作させるためのものであり、２つはプルダウン電
流源であり、残りの１つは切り換え可能なプルダウン電
流源である。第３のの実施の形態におけるプルダウン電
流源の数は第１の実施の形態および第２の実施の形態に
おける電流源の数より少ないから、第３の実施の形態の
消費電力は少ない。

【００７６】前述したように、従来のいくつかの回路は
本発明の第３の実施の形態に関連することがある。違い
については以下に述べる。

【００７７】Ｐ．Ｒｙｄｖａｌへ付与された米国特許第
４２７６４８５号（以下、「Ｒｙｄｖａｌ」と記す）の
図７は、本発明の第３の実施の形態で要する３つの電流
源ではなくてただ１つの電流源を含む出力段を開示して
いるようである。Ｒｙｄｖａｌは、本発明の第３の実施
の形態を示す図９に類似するが、出力ノードに接続され
ているダイオードおよびプルアップトランジスタをバイ
アスするために本発明で用いている電流源Ｊ２とＪ４は
用いていない。それらの追加されている２つの電流源に
よって、出力結合されているプルダウン電流スイッチを
ノイズに対して強くし、かつそのプルダウン電流スイッ
チの応答時間を短縮し、それにより全体の切り換え速度
を高くする。

【００７８】Ｒｙｄｖａｌに示されているように、本発
明の第３の実施の形態により提供される追加の電流源が
無いと、高電圧に向かう出力ノードに接続されたプルダ
ウン切換トランジスタをターンオフするための時間は、
本発明の第３の実施の形態でプルダウン切換トランジス
タをターンオフするための時間より長い。このより長い
ターンオフ時間を要する理由は、遮断されている切換ト
ランジスタのベースにおける電圧が、そのベースが結合
されている低電圧に向かう出力ノードに追従しないとい
う事実の結果である。その代りに、それが接続されてい
るダイオードがターンオフし、切換トランジスタのベー
スにおける電荷が、本発明の第３の実施の形態における
ように別々の電流源を通じて負電源に流されるのではな
くて、それのエミッタを通じて負電源に流れるまでそれ
のベースにおける電圧は高いままである。電荷がベース
からエミッタを通じて流れると、その電荷は高電圧に向
かう出力ノードに接続されている切換トランジスタに、
トランジスタの利得（β）にベースに流れ込む電流を乗
じたものに等しいコレクタ電流を引き出させ続ける。

【００７９】高電圧に向かう出力ノードに接続されてい
るプルダウントランジスタが、実際にはそれほど長時間
遮断されていないという事実は、高電圧に向かう出力ノ
ードの電圧の上昇速度を低くする。その理由は、高電圧
に向かう出力ノードに接続されているプルアップトラン
ジスタは、高電圧に向かう出力ノードに接続されてい
て、まだ遮断されていないでいるプルダウン切換トラン
ジスタと戦わなければならないからである。高電圧に向
かう出力ノードにおける上昇速度が低くされるという事
実は、低電圧に向かう出力ノードに接続されているプル
ダウン切換トランジスタがターンオンする速度を低くも
する。その理由は、低電圧に向かう出力ノードに接続さ
れているプルダウン切換トランジスタのベース電圧が高
電圧に向かう出力ノードに結合ダイオードを通じて追従
するからである。

【００８０】上記理由の全てから、Ｒｙｄｖａｌの回路
の性能は、図９に示す本発明の第３の実施の形態の回路
の性能より低いと考えられる。

【００８１】Ｄａｓａｉ他へ付与された米国特許第４７
５４１７１号（以下「Ｄａｓａｉ」と記す）は図４で、
図９に示す本発明の第３の実施の形態に類似する出力結
合プルダウン切換回路を示すようである。しかし、Ｄａ
ｓａｉの図４に示す回路はレベルシフトダイオードを含
んでいない。したがって、プルダウン切換トランジスタ
は飽和して切り換え遅延時間を非常に長くする。更に、
Ｄａｓａｉの図４に示す回路（Ｒｙｄｖａｌに類似す
る）は、本発明で必要とする２つの追加の電流源を含ん
でいないから、Ｄａｓａｉの図４に示す回路はノイズに
弱く、上でＲｙｄｖａｌについて述べたのと同じ理由で
切り換えが遅い。

【００８２】先に述べたように、Ｅｓｔｒａｄａ他に付
与された米国特許第４９４３７４１号（以下「Ｅｓｔｒ
ａｄａ」と記す）の第２図は、トランジスタＱ５とＱ６
のコレクタにおける代わりの出力セットとともに阻止ダ
イオードＤ１とＤ２を用いる回路を示す。それらの阻止
ダイオードＤ１とＤ２はプルダウン電流切換トランジス
タＱ５、Ｑ６のコレクタ電圧を順バイアスされているダ
イオードの電圧効果１つ分だけ低下させる。その結果と
して、そのトランジスタのコレクタ−エミッタ間電圧が
十分小さくなり、そのために、標準ＥＣＬ電圧変動を用
いるならば、トランジスタＱ５とＱ６は正常な動作中に
飽和することになる。

【００８３】しかし、本発明の第３の実施の形態によれ
ば、出力ノードは、Ｅｓｔｒａｄａにおけるように阻止
コンデンサを介するのではなくて、プルダウン切換トラ
ンジスタのコレクタに直接接続しなければならない。

【００８４】図１１は本発明による第４の実施の形態に
かかる同時切り換え可能なプルダウン（ＳＳＰＤ）回路
を示す。第１から第３の切り換え可能なプルダウン回路
の実施の形態では、負荷コンデンサが非常に小さい時
は、切り換え可能なプルダウン電流源の切り換え時刻よ
り前の時間は、出力負荷コンデンサを放電させるために
要する時間の大部分になることができる。この場合に
は、可能な限り高い速度を達成するものとすると、プル
ダウン電流源を切り換える前の時間を短縮または解消す
ることが望ましい。切り換え可能なプルダウン電流源を
できるだけ迅速に切り換えさせると、負方向の出力に対
する出力コンデンサの放電が迅速になり、したがって、
回路の立ち下がり遅延時間が短縮される。図１１の回路
はプルダウン電流源を切り換える前の時間を無くす。

【００８５】図１１の回路では、図示の論理機能（１入
力インバータ）は図１に示す元のＥＣＬ回路に対して示
す論理機能と同じであって、電流源Ｊ２と、抵抗Ｒ１、
Ｒ２と、トランジスタＱ２、Ｑ３とで構成される。

【００８６】しかし、同時切り換え可能なプルダウン
（ＳＳＰＤ）回路の概念に対処するために出力段を変更
している。出力段はトランジスタＱ１、Ｑ４、Ｑ５〜Ｑ
８と、電流源Ｊ１、Ｊ３〜Ｊ６とで構成される。トラン
ジスタＱ５とＱ８はエミッタフォロワ出力装置である。
トランジスタＱ６とＱ７は切り換え対装置である。トラ
ンジスタＱ１とＱ４はレベルシフト機能を行うエミッタ
フォロワである。電流源Ｊ１とＪ３はそれらのレベルシ
フトエミッタフォロワのための電流シンクを構成する。
論理回路（トランジスタＱ２とＱ３とのベース）への入
力は切換回路（トランジスタＱ６とＱ７）への入力と論
理的に並列である。トランジスタＱ６とＱ７とのコレク
タは適切な出力ノードに結合される。コンデンサＣ１、
Ｃ２は負荷容量を表す。

【００８７】本発明の第４の実施の形態のこの同時切り
換え可能なプルダウン（ＳＳＰＤ）回路と、本発明の切
り換え可能なプルダウン回路の前の３つの実施の形態と
には、次のような３つの基本的な違いがある。

【００８８】１．論理回路および切換回路は相互に論理
的に等価である。論理回路（トランジスタＱ２とＱ３）
の論理機能は切換回路（Ｑ６とＱ７）の論理機能と同じ
である。

【００８９】２．切換回路の入力端子は論理機能入力端
子と同じ論理入力端子に接続される。切換回路への入力
端子は論理回路の出力端子にはもはや接続されない。

【００９０】３．論理回路と切換回路は同時に、または
ほぼ同時に切り換わる。

【００９１】Ｖｂｂ１が一定電圧の場合には、図１１に
示す実施の形態はシングルエンド入力回路になる。その
場合には、トランジスタＱ４と電流源Ｊ３は必要とせ
ず、トランジスタＱ７のベースをシングルエンドしきい
値電圧に接続できる。その電圧は順バイアスされている
ダイオードのアースより低い電圧降下の２つ分と３つ分
との間の中間にある。

【００９２】図１２は、本発明の第４の実施の形態のこ
の同時切り換え可能なプルダウン（ＳＳＰＤ）回路の動
作波形を示すグラフであって、入力が低から高へ変化す
る時の典型的な動作中におけるシングルエンド入力と、
差動出力と、４つの内部ノード電圧とを示す。

【００９３】入力波形Ｖｉｎは時刻ｔ１で基準電圧と交
差する。そうすると論理回路トランジスタＱ２とＱ３の
状態が時刻ｔ１で切り換えられる。エミッタフォロワ・
トランジスタＱ１とＱ４の出力が、Ｖ５およびＶ６とし
て示されている入力信号のレベルシフトされた再生波形
を切り換えトランジスタ対Ｑ６、Ｑ７の入力端子に供給
する。ＶｉｎがＶｂｂ１と交差すると、エミッタフォロ
ワ・トランジスタＱ１とＱ４の遷移遅延時間の後で、レ
ベルシフトされた波形Ｖ５、Ｖ６も交差する。このこと
は切換回路トランジスタＱ６、Ｑ７を時刻ｔ１と同じ時
刻、または時刻ｔ１のほんの僅か後である時刻ｔ２で切
り換えさせる。出力ノードへの全プルアップ伝播遅延時
間は、切り換え対トランジスタＱ２とＱ３を通る遷移時
間と、エミッタフォロワ・トランジスタＱ５とＱ８を通
る遷移時間との和である。出力ノードへの全プルダウン
伝播遅延時間は、エミッタフォロワ・トランジスタＱ１
とトランジスタＱ４を通る遷移時間と、切り換え対トラ
ンジスタＱ６とＱ７を通る遷移時間との和に等しい。

【００９４】プルアップ伝播遅延時間はプルダウン伝播
遅延時間に等しい。正方向の出力ノードは負方向の出力
ノードと同じ時刻に切り換えられる。同時切り換え可能
なプルダウン（ＳＳＰＤ）出力ノードは同時に切り換え
られる。同時切り換え可能なプルダウン（ＳＳＰＤ）で
は、２つの並列信号経路がある。第１の経路は論理回路
を通って出力ノードに至る。第２の経路は切換回路を通
って出力ノードに至る。各経路における遅延は同じであ
る。

【００９５】本発明の第４の実施の形態のこの同時切り
換え可能なプルダウン（ＳＳＰＤ）回路は論理回路の出
力端子には接続されず、むしろ論理回路の入力端子に接
続される。論理回路の遅延はプルダウン回路を制御する
切換回路の経路から除去される。切り換え可能なプルダ
ウン回路を切り換える前の時間も除去される。その理由
は、プルダウン電流切り換え制御論理回路中に論理回路
遅延が存在しないからである。

【００９６】その結果として、図１１に示す第４の実施
の形態の回路のための出力ノード電圧を図１２に波形Ｖ
３およびＶ４として示す。出力立ち上がり遅延時間をｔ
３として示す。出力立ち下がり遅延時間をｔ４として示
す。破線は正常なＥＣＬの負方向の出力波形を示してお
り、その波形はここでは比較のためにのみ示している。

【００９７】本発明の第４の実施の形態の同時切り換え
可能なプルダウン（ＳＳＰＤ）では、論理回路および切
換回路は論理的に等価でなければならない。例えば、論
理回路が２入力ＮＡＮＤ回路であるとすると、切換回路
も２入力ＮＡＮＤ回路でなければならない。これまで説
明してきた切り換え可能なプルダウン回路の実施の形態
の全ては相補出力を必然的に有していたので、ＮＡＮＤ
回路とＡＮＤ回路との間またはＮＯＲ回路とＯＲ回路と
の間には実際には違いが存在しない。唯一の違いは出力
端子に割り当てられた名称である。すなわち、ＮＯＲゲ
ートの反転出力端子はＯＲゲートの非反転出力端子であ
る。２つの回路が同じ位相幾何構造および同じ遅延を持
つことが望ましい（しかし厳密に必要なものではな
い）。論理的等価性が保たれるのであれば、回路の遅延
と位相幾何構造の僅かな違いは許容できる。経路の遅延
の僅かな違いも許容できる。プルアップおよび同時切り
換え可能なプルダウン回路の論理的な実現の小さな変更
は本発明の要旨および範囲から逸脱するものではない。

【００９８】例えば、論理回路への入力端子（トランジ
スタＱ２とＱ３とのベース）をトランジスタＱ１とＱ４
とのベースから切り離し、トランジスタＱ１とＱ４との
エミッタに再び接続するものとすると、２つの出力ノー
ドまでの伝播遅延時間は、１つのエミッタフォロワを通
る時間だけ異なる。エミッタフォロワの遷移時間遅延は
短く、ほとんどの場合には無視できるものと考えること
ができる。変更した回路は同時切り換え可能なプルダウ
ンと等価である。プルダウン電流の切り換えのための伝
播遅延は除去される。切換回路をシングルエンド回路に
変換して部品の数と電力とを節約できる。同時切り換え
可能なプルダウン（ＳＳＰＤ）回路の性能は切り換え可
能なプルダウン（ＳＰＤ）回路の性能より高く、高速の
用途に特に応用できる。

【００９９】図１３は標準ＥＣＬ回路に見出だされる典
型的な電圧の変化を示す。正しい電圧レベルと正しい変
化とを生ずるために、ＥＣＬ回路における部品の値は慎
重に選択される。出力端子における電圧レベルは特に重
要である。というのは、それらのレベルはＥＣＬ技術で
は規格化された値だからである。トランジスタＱ６１と
Ｑ２とのコレクタ電圧レベルはそれぞれ０．０ボルトお
よび−０．８ボルトである。出力ノード電圧レベルはそ
れぞれ−０．８ボルトおよび−１．６ボルトである。ト
ランジスタＱ３のベース−エミッタ電圧降下（Ｖｂｅ降
下）はトランジスタＱ４のＶｂｅ降下に等しい。その理
由は、両方のトランジスタが等しい量のプルダウン電流
を供給されているからである。両方のトランジスタは
１．０単位の電流を有する。

【０１００】差動ＥＣＬコレクタ電圧の変動をＶ１およ
びＶ２として示す。出力電圧の変動をＶ３およびＶ４と
して示す。コレクタ電圧の変動と出力ノード電圧の変動
とは０．８ボルトである。

【０１０１】図１４は、例として第１の実施の形態を用
いる切り換え可能なプルダウン回路で見出だされる典型
的な電圧の変動を示す。この切り換え可能なプルダウン
回路では、トランジスタＱ５とＱ８には等しくない量の
プルダウン電流が供給されるから、トランジスタＱ５の
Ｖｂｅ降下はトランジスタＱ８のＶｂｅ降下より大き
い。トランジスタＱ５は大きいプルダウン電流（１．７
５単位）を有し、トランジスタＱ８は小さいプルダウン
電流（０．２５単位）を有する。そうすると、トランジ
スタＱ５のＶｂｅ降下が大きいために、負方向の出力ノ
ードが正常よりも一層負側に振れる。またそのために、
トランジスタＱ８のＶｂｅ降下が小さいために、負方向
の出力ノードが正常よりも一層正側に振れる。それらの
大きいＶｂｅ変化および小さいＶｂｅ変化の結果は、出
力ノード電圧の変動が正常より大きいことである。出力
ノードの電圧の変動は１．０ボルトにほぼ等しい。

【０１０２】図１４には、コレクタ電圧の変動をＶ１お
よびＶ２として示している。出力電圧の変動をＶ３およ
びＶ４として示している。Ｖ１とＶ２との変動は０．８
ボルトである。Ｖ３とＶ４との変動は１．０ボルトであ
る。切り換え可能なプルダウン出力の変動は標準ＥＣＬ
電圧の変動より０．２ボルト大きい。電圧の変動が大き
いと負荷容量の放電時間が長くなり、そのために立ち下
がり遅延時間が長くなる。正方向の出力と負方向の出力
とに生ずるプルダウン電流は等しくないから、より大き
い電圧変動が切り換え可能なプルダウン回路と同時切り
換え可能なプルダウン（ＳＳＰＤ）回路とで生ずる。

【０１０３】図１５は本発明の第５の実施の形態にかか
る、レベル調整および変動調整のための電流源を用いた
切り換え可能なプルダウン回路を実現した回路図を示
す。この回路は、ＥＣＬ論理回路のコレクタに存在する
論理回路変動電圧およびオフセット電圧を変更して、最
後の切り換え可能なプルダウン出力電圧のレベルおよび
変動を修正して、それらが標準ＥＣＬ電圧のレベルに等
しいようにする。元のＥＣＬ回路は変更されており、電
流源Ｊ１、Ｊ２、Ｊ３と、抵抗Ｒ１、Ｒ２と、トランジ
スタＱ１、Ｑ２とで構成される。本発明の第５の実施の
形態に従って出力電圧レベルを変更するために、電流源
Ｊ２とＪ３を付加した。切り換え可能なプルダウン出力
段は変更されておらず、前述した回路に類似する。電流
源Ｊ１は０．８単位の電流にセットされ、電流源Ｊ２、
Ｊ３は０．１単位の電流に等しくおのおのセットされ
る。抵抗Ｒ１とＲ２は正常なＥＣＬ抵抗値に設定されて
いる。コレクタ電圧の変動は正常な変動の０．８倍に減
少される。その理由は、電流源Ｊ１が正常値の０．８倍
に設定されているからである。電流源Ｊ２とＪ３が存在
するために、正常な変動の０．１倍のオフセット電圧が
各コレクタに付加される。

【０１０４】その結果として、電圧の変動が減少し、論
理回路のコレクタ（図１５のノードＮ１と２）に僅かな
オフセット電圧が現れる。このコレクタ電圧は切り換え
可能なプルダウン出力段への入力電圧である。切り換え
可能なプルダウン段の入力端子に現れるこの減少した電
圧の変動は拡大するようになり、前記した等しくないＶ
ｂｅ降下のために切り換え可能なプルダウン段によって
オフセットされる。

【０１０５】入力電圧の変動とオフセットとは電流源Ｊ
１、Ｊ２、Ｊ３における電流の選択によって設定でき
る。下記の等式は図１５の回路のオフセットおよび変動
に適用される。その回路でＩ１は電流源Ｊ１を流れる電
流、Ｉ２は電流源Ｊ２を流れる電流、Ｉ３は電流源Ｊ３
を流れる電流である。

【０１０６】Ｖｏｆｆｓｅｔ＝Ｉ２＊Ｒ１，Ｉ３＊Ｒ２ Ｖｓｗｉｎｇ＝Ｉ１＊Ｒ１，Ｉ１＊Ｒ２ 切り換え可能なプルダウン出力段への入力が適切なレベ
ルと変動を有するように、上記抵抗と電流源を選択する
ものとすると、切り換え可能なプルダウン出力段の電圧
は正常なＥＣＬレベルに対応する。

【０１０７】図１６は、レベルおよび変動の調整回路と
して電流源を用いる上記切り換え可能なプルダウン回路
の動作波形を示す。コレクタノード電圧波形をＶ１とＶ
２で示す。Ｖ１とＶ２の電圧の変動は０．６４ボルトに
等しく、オフセット電圧は０．０８ボルトに等しい。そ
れらの特定の数値は下記の事実の結果である。上記のよ
うに、差動ＥＣＬノード絶対電圧差は、図１３に示す回
路などでは通常は０．８ボルトであり、図１５に示す本
発明の回路のための差動ＥＣＬ入力段への供給電流は標
準値の８０％に減少させられる。したがって、上記方程
式および標準絶対電圧差を用いて得られるように、図１
５の回路におけるノードＮ１と２の間の絶対電圧差は
０．８Ｖ掛ける８０％である。これは０．３４ボルトで
ある。したがって、図１５における電流源Ｊ１を流れる
電流を選択することにより絶対電圧変動を調整する。

【０１０８】図１６に「Ｖｏｆｆｓｅｔ」として示さ
れ、上記の式ではＶｏｆｆｓｅｔとして記されている電
圧オフセットは、電流源Ｊ２とＪ３を流れる電流の量を
選択することにより決定される。出力の極性にかかわら
ず電圧オフセットは同じであることが望ましいから、電
流源Ｊ２とＪ３を流れる電流（それぞれ電流Ｉ２とＩ
３）は等しいように選択される。図１６に示すＶ２の波
形の上、およびＶ１の波形の下のずれが同じであること
が望ましいから、下記の等式が成立するように電流Ｉ２
とＩ３の等しい値を慎重に選択しなければならない。

【０１０９】 Ｖｏｆｆｓｅｔ＝（０．８Ｖ−Ｖｓｗｉｎｇ）／２ 逆にいえば、Ｖｓｗｉｎｇが０．６４ボルトで、Ｖｏｆ
ｆｓｅｔが０．０８ボルトである上記の場合のように、
ＶｓｗｉｎｇプラスＶｏｆｆｓｅｔの２倍は０．８ボル
トに等しくなければならない。

【０１１０】電流Ｉ２を増加するとＶ１の波形全体がＲ
１掛けるＩ２に等しい大きさだけ下へずれる。電流Ｉ３
を増加するとＶ２の波形全体がＲ２掛けるＩ３に等しい
大きさだけ下へずれる。

【０１１１】電流源Ｊ１、Ｊ２、Ｊ３の値を適切に選択
すると、切り換え可能なプルダウン出力電圧波形は図１
５に波形Ｖ３、Ｖ４として示すような波形である。出力
電圧の変動は約０．８ボルトである。切り換え可能なプ
ルダウン出力電圧レベルは正常なＥＣＬ出力電圧レベル
に等しいように修正される。１５に示すレベル調整技術
と変動調整技術は同時切り換え可能なプルダウン（ＳＳ
ＰＤ）回路にも応用できる。

【０１１２】図１７は、本発明の第６の実施の形態にか
かる、レベルと変動を調整するための第１の抵抗ネット
ワークを用いる切り換え可能なプルダウン回路を実現し
た様子を示す回路図である。この回路は論理回路のコレ
クタ電圧レベルＶ１とＶ２も変更して切り換え可能なプ
ルダウン出力電圧レベルを修正して、それらのレベルが
標準ＥＣＬレベルに等しいようにする。標準ＥＣＬ論理
段は変更されており、電流源Ｊ１と、トランジスタＱ
１、Ｑ２と、抵抗Ｒ１〜Ｒ３とで構成される。出力電圧
レベルを変更するために電流源Ｊ３を付加している。切
り換え可能なプルダウン出力段は不変であって、第１の
実施の形態、第２の実施の形態、第３の実施の形態およ
び第４の実施の形態で示す回路のいずれかに類似する。

【０１１３】図１７に示す回路では、電流源Ｊ３は１．
０単位の電流に設定される。トランジスタＱ１とＱ２と
のコレクタ電流は抵抗ネットワークの抵抗Ｒ１〜Ｒ３を
通じて分割される。電圧調整および変動調整のために電
流源を用いる図１５の回路で発生される電圧に類似する
電圧を、トランジスタＱ１とＱ２のコレクタに生ずるよ
うに、抵抗Ｒ１〜Ｒ３の値を選択する。 Ｖｏｆｆｓｅｔ＝｛Ｉ１［（Ｒ１＋Ｒ３）｜｜Ｒ２］｝
＊｛Ｒ１／（Ｒ１＋Ｒ３）｝ Ｖｓｗｉｎｇ＝｛Ｉ１［（Ｒ１＋Ｒ３）｜｜Ｒ２］｝−
｛Ｖｏｆｆｓｅｔ｝ この結果として電圧変動が減少し、論理回路のコレクタ
のノードＮ１、２に僅かなオフセット電圧が現れる。こ
の電圧は切り換え可能なプルダウン出力回路に加えられ
る。結果として得られた切り換え可能なプルダウン出力
電圧は標準ＥＣＬ電圧レベルである。

【０１１４】図１８は、本発明の第６の実施の形態にか
かるレベルおよび変動を調整するために抵抗ネットワー
ク＃１を用いる、上記切り換え可能なプルダウン回路の
動作波形を示す。コレクタノード電圧波形をＶ１および
Ｖ２として示す。切り換え可能なプルダウン電圧波形を
Ｖ３およびＶ４として示す。出力電圧レベルは前記回路
におけるそれらの電圧に類似する。正常なＥＣＬ出力電
圧レベルに等しいように切り換え可能なプルダウン出力
電圧レベルは修正される。

【０１１５】この第１の抵抗ネットワークは、第４の実
施の形態のシングルエンド回路または差動的に同時に切
り換えられるプルダウン（ＳＳＰＤ）回路を含めて、初
めの４つの実施の形態のいずれかのプルダウン回路のた
めに電圧変動を減少し、オフセットを修正するために応
用することもできる。

【０１１６】図１９は、レベルおよび変動調整のために
第２の抵抗ネットワークを用いる他の切り換え可能なプ
ルダウン回路実現を示し、かつ本発明の第７の実施の形
態を示す。この回路は論理回路コレクタ電圧レベルも変
更して、切り換え可能なプルダウン出力電圧レベルを修
正するから、それらのレベルは標準ＥＣＬレベルに等し
い。元のＥＣＬ論理回路を変更した。その回路は電流源
Ｊ１と、トランジスタＱ１、Ｑ２と、抵抗Ｒ１〜Ｒ３と
で構成される。第６の実施の形態と同様に、出力電圧レ
ベルを変更するために抵抗Ｒ３を付加した。しかし、抵
抗Ｒ１〜Ｒ３で構成されている抵抗ネットワークは、こ
の実施の形態では、前記第６の実施の形態で構成された
抵抗ネットワークとは異なる。この第２の抵抗ネットワ
ークで使用する切り換え可能なプルダウン出力段は、初
めの４つの実施の形態のいずれかにできる（差動入力回
路として示し、または１入力回路として前記した）。

【０１１７】この回路では、電流源Ｊ１は１．０単位の
電流に設定される。コレクタ電流は抵抗ネットワークの
抵抗Ｒ１〜Ｒ３により分割される。トランジスタＱ１と
Ｑ２のコレクタに、前記回路に発生されたように、類似
の電圧を発生するように抵抗Ｒ１〜Ｒ３の値を選択す
る。下記の等式は設計の選択に含まれる等式である。

【０１１８】Ｖｏｆｆｓｅｔ＝Ｉ１＊Ｒ３ Ｖｓｗｉｎｇ＝Ｉ１＊Ｒ１，Ｉ１＊Ｒ２ その結果として電圧変動が減少し、小さいオフセット電
圧が論理回路のコレクタに現れる。この電圧は切り換え
可能なプルダウン出力回路の入力端子に加えられる。そ
の結果として切り換え可能なプルダウン出力電圧がＥＣ
Ｌ電圧レベルになるように修正される。

【０１１９】図２０は、レベルおよび変動調整のために
抵抗ネットワーク＃２を用いる上記切り換え可能なプル
ダウン回路の動作波形を示す。コレクタノード電圧波形
をＶ１およびＶ２として示す。コレクタ変動電圧および
オフセット電圧は前記２つの実施の形態におけるそれら
の電圧に類似する。切り換え可能なプルダウン出力電圧
波形をＶ３およびＶ４として示す。出力電圧レベルは前
記回路におけるそれらに類似する。正常なＥＣＬ出力電
圧レベルに等しいように切り換え可能なプルダウン出力
電圧レベルは修正される。この技術は同時切り換え可能
なプルダウン（ＳＳＰＤ）回路および初めの４つの実施
の形態のいずれかの切り換え可能なプルダウン出力段の
いずれか（差動入力回路または前記１入力回路として示
す）にも応用できる。

【０１２０】実際には、直前の３つの実施の形態（第
５、第６および第７）に記載されている論理電圧レベル
の前調整を行うために多くの回路構成を使用できる。そ
れらの多くの追加構成は当業者には明らかであり、かつ
本発明の要旨および範囲を逸脱しないと見なされる。

【０１２１】図２１は、本発明の第８の実施の形態の切
り換え可能なプルダウンのシングルエンド出力応用を示
す。ここでは、および以下の説明では、シングルエンド
切り換え可能なプルダウンの概念を示すためにブロック
図を使用する。このブロック図の機能は前記した機能に
類似する。この回路は前述した回路を用いて、またはそ
れらの回路に変更を加えることにより容易に実現でき
る。

【０１２２】ここで意図することは切り換え可能なプル
ダウンをシングルエンド回路に応用することであるの
で、前述した教示から明らかである回路の詳細には立ち
入らない。

【０１２３】図２１で、差動ＥＣＬ論理段２１０１の出
力端子がレベルシフタ回路の入力端子に結合される。ダ
イオードとすることができるレベルシフタはＥＣＬ回路
からの信号レベルを、電流スイッチが必要とする信号レ
ベルに変換する。レベルシフタ回路の出力は電流スイッ
チの入力端子に供給される。出力電圧が負方向の時は電
流源Ｊ１をオンにし、出力電圧が正方向の時は電流源Ｊ
１をオフにするために、電流スイッチは構成される。こ
うすると、出力が負へ向かった時は大きいプルダウン電
流を流させ、出力が正へ向かった時は小さいプルダウン
電流を流させる。トランジスタＱ１はエミッタフォロワ
出力トランジスタである。コンデンサＣ１はシングルエ
ンド出力負荷容量を表す。

【０１２４】図２２（ａ）は、このシングルエンド切り
換え可能なプルダウン回路のための、入力端子において
正の遷移と負の遷移とを行う結果としての波形を示す。
波形Ｖｉｎは入力電圧波形を示す。Ｖ１とＶ２はＥＣＬ
論理回路の出力端子における電圧波形を示す。Ｖ３は切
り換え可能なプルダウン電圧波形を示す。ＶＢＢ１はＤ
Ｃ基準電圧であって、ＥＣＬ論理回路の切り換えしきい
値電圧を表す。破線は、１単位だけのプルダウン電流で
生ずる標準ＥＣＬ出力電圧波形を示す。その標準ＥＣＬ
出力電圧波形はここでは参考のためにのみ示している。

【０１２５】図２２（ｂ）は図２１の回路のための図２
２（ａ）の遷移中の電流波形Ｉ１、Ｉ２、Ｉ３を示す。
図２２（ｂ）で、Ｉ１は切り換えられた電流であって、
それの値は、オンの時は１．７５単位の電流であり、オ
フの時は零である。Ｉ２は０．２５単位のＤＣ電流であ
る。Ｉ３の値はＩ１とＩ２の値の和である。Ｉ３の値
は、出力が負方向の時は２．０単位の電流であり、出力
が正方向の時は０．２５単位の電流である。図２２Ａで
は、正方向のＶｉｎに対する切り換え時間をＴ１として
示す。切り換え可能なプルダウン出力立ち下がり遅延時
間をＴ２として示す。負方向のＶｉｎのためのＥＣＬ論
理切り換え時間をＴ３として示す。切り換え可能なプル
ダウン出力立ち上がり遅延時間は時刻Ｔ３からＴ４まで
の時間である。

【０１２６】切り換え可能なプルダウン出力立ち下がり
遅延時間は、標準ＥＣＬ回路の場合のそれのおよそ半分
である。その理由は、切り換え可能なプルダウン回路に
対するプルダウン電流がＥＣＬ回路のそれの約２倍だか
らである。この回路の消費電力は電流の時間積分に比例
する。全消費電力は出力のデューティ・サイクルに直接
関連する。プルダウン時間が最も短くされた時に消費電
力は最小にされる。この回路の速度・電力積は、デュー
ティ・サイクルが５０％であると仮定して、従来のＥＣ
Ｌ回路のそれの２倍高い。

【０１２７】図２３は、本発明の第９の実施の形態のラ
ッチ回路を用いるシングルエンド切り換え可能なプルダ
ウン回路を示す。図示のレベルシフト回路は直結回路ま
たはコンデンサ結合回路とすることができる。広い電源
電圧範囲での動作を行えるようにするため、または直結
回路に関連する静止電流を減少するために、コンデンサ
結合がしばしば望ましい。正の信号遷移および負の信号
遷移をレベルシフトコンデンサを通じてラッチに送るこ
とができ、かつ状態としてそのラッチに蓄積できる。例
えば、ラッチをセットするために正の遷移を使用でき、
ラッチをリセットするために負の遷移を使用できる。本
発明の要旨および範囲を逸脱することなしに、ラッチは
零入力ヒステリシスまたは非零入力ヒステリシスを持つ
ことができる。

【０１２８】ラッチの出力はＤＣ電圧レベルである。そ
れらのＤＣ電圧レベルはＥＣＬ論理回路の出力端子にお
ける論理レベルのレベルシフトされた表現である。ＤＣ
論理レベル遷移は結合コンデンサを通じてラッチの入力
端子へ送られ、その後でラッチの出力端子でＤＣ電圧レ
ベルに逆変換される。多くの低電力ラッチ設計が可能で
あり、特にＢＩＣＭＯＳ技術により可能である。本発明
の第９の実施の形態として示すこの回路により広い電源
電圧範囲にわたって動作できるようにされる。このシン
グルエンド切り換え可能なプルダウン回路の速度×電力
の利点は、第８の実施の形態による図２１の回路のそれ
に類似する。

【０１２９】図２４は、本発明の第１０の実施の形態と
して単安定マルチバイブレータ回路を用いるシングルエ
ンド切り換え可能なプルダウン回路を示す。この回路に
おける単安定マルチバイブレータの目的は、切り換え可
能なプルダウン出力が負の向きに振れている間に、電流
源Ｊ１を瞬時にターンオンすることである。プルダウン
電流は、出力電圧をプルダウンするために期間中だけ増
加させられ、その後で出力電圧レベルが下げられた後で
より小さい待機電流まで減少させられる。これにより、
実行するために必要とされる時である、負の遷移中に大
きいプルダウン電流が与えられ、その後で、大きいプル
ダウン電流を必要としない時である残りの期間中にプル
ダウン電流を減少する。こうすると、大きいプルダウン
電流を実際に必要としない時に大きいプルダウン電流を
遮断することによって電力がを節約される。電流源Ｊ１
がターンオンされている期間を短くすることにより第１
０の実施の形態の速度＊電力積を向上できる。速度＊電
力積を向上するために単安定マルチバイブレータの持続
時間を出力負荷コンデンサｃ１の容量に依存させるべき
である。負荷容量が大きくなると、所与のプルダウン電
流に対する単安定マルチバイブレータ出力パルスの持続
時間が長くなる。この実施の形態のレベルシフタはダイ
オードまたはコンデンサとすることができる。

【０１３０】本発明はここで説明した回路に限定される
ものではなく、切り換え可能なプルダウン回路のための
多くの他の種々の変更および回路実現が存在する。それ
らの変更および実現は当業者には明らかであろう。

【０１３１】本発明は、切り換え可能なプルダウンの概
念、同時切り換え可能なプルダウンの概念、レベル前調
整の概念、およびシングルエンド切り換え可能なプルダ
ウンの概念にある。本発明の切り換え可能なプルダウン
技術はほとんどのＥＣＬ（０．７ｍｖの変動を用いる）
回路およびＣＭＬ（同相論理）回路（２００ｍｖ、３０
０ｍｖまたは任意の他の電圧変動量）に応用される。本
発明は、バイポーラ、ＭＯＳ、ＣＭＯＳ、およびＢＩＣ
ＭＯＳを含むほとんどの技術にも応用できるが、それら
の技術に限定されるものではない。本発明はシングルエ
ンド、相補、および差動論理にも適用され、より広い電
源電圧範囲、高電圧および低電圧動作、零負荷、軽負荷
および重負荷にも応用できる。

【０１３２】以上、１０の実施の形態を特に参照して本
発明を説明したが、それらの実施の形態は例として提示
したものであって、本発明を限定するものではない。

【図面の簡単な説明】

【図１】シングルエンド入力端子および差動出力端子を
有する典型的な従来のエミッタ結合論理（ＥＣＬ）回路
を示す回路図。

【図２】図１に示す従来のＥＣＬ回路の種々のノード電
圧の電圧対時間をプロットしたグラフ。

【図３】シングルエンドＥＣＬゲートに接続されてい
る、本発明にかかる切り換え可能なプルダウン出力段を
示す回路図。

【図４】図３に示す本発明にかかる回路の種々のノード
電圧の電圧対時間の関係を示すグラフ。

【図５】差動切換回路を用いた本発明の切り換え可能な
プルダウンＥＣＬ出力段を示す回路図。

【図６】図５に示す回路の種々のノード電圧の電圧対時
間の関係を示すグラフ。

【図７】シングルエンド・切換回路を用いた本発明の切
り換え可能なプルダウンＥＣＬ出力段の第２の実施の形
態を示す回路図。

【図８】図７に示す本発明の第２の実施の形態にかかる
回路の種々のノード電圧の電圧対時間の関係を示すグラ
フ。

【図９】出力結合されている切換回路を用いた本発明に
かかる切り換え可能なプルダウンＥＣＬ出力段の第３の
実施の形態を示す回路図。

【図１０】図９に示す本発明の第３の実施の形態にかか
る回路の種々のノード電圧の電圧対時間の関係を示すグ
ラフ。

【図１１】切り換え可能なプルダウンＥＣＬ出力段を実
現するために、プルアップ制御論理によりプルダウン制
御論理を同時（並列および独立）に実行する、本発明の
第４の実施の形態を示す回路図。

【図１２】図１１に示す本発明の第４の実施の形態にか
かる回路の種々のノード電圧の電圧対時間の関係を示す
グラフ。

【図１３】（ａ）は従来の差動ＥＣＬ回路における出力
差動電圧を順バイアスされているダイオードの電圧降下
のほぼ１つ分になるように選択する回路の回路図、
（ｂ）は図１３（ａ）に示す回路における典型的な電圧
変動を示す波形図。

【図１４】（ａ）はプルアップトランジスタを通じて供
給されるプルダウン電流が等しくないことによってより
大きい差動電圧を本発明に従って生じさせる回路の回路
図、（ｂ）は図１４（ａ）に示す回路における典型的な
電圧変動を示す波形図。

【図１５】本発明の切り換え可能なプルダウン回路に従
って発生されたより大きい出力差動電圧を補償するため
に、電流源を用いて切り換え可能なプルダウン回路の内
部ノードの電圧変動を小さくする、本発明の第５の実施
の形態を示す回路図。

【図１６】図１５に示す本発明の第５の実施の形態に従
ってレベルと変動とを調整するために電流源を用いた時
に、本発明の差動切換回路を有する切り換え可能なプル
ダウン出力段の入力に対応する内部ノードと、出力との
電圧対時間のグラフ。

【図１７】本発明の切り換え可能なプルダウン回路に従
って発生されたより大きい出力差動電圧を補償するため
に、第１の抵抗ネットワークを用いて、差動切換回路を
有する切り換え可能なプルダウン回路の内部ノードの電
圧変動を減少する、本発明の第６の実施の形態を示す回
路図。

【図１８】図１７に示す本発明の第６の実施の形態に従
ってレベルと変動とを調整するために第１の抵抗ネット
ワークを用いた時に、本発明の差動切換回路を有する切
り換え可能なプルダウン出力段の入力に対応する内部ノ
ードと、出力との電圧対時間の、第１６図に類似するグ
ラフ。

【図１９】本発明の切り換え可能なプルダウン回路に従
って発生されたより大きい出力差動電圧を補償するため
に、第２の抵抗ネットワークを用いて、差動切換回路を
有する切り換え可能なプルダウン回路の内部ノードの電
圧変動を減少する、本発明の第７の実施の形態を示す回
路図。

【図２０】図１９に示す本発明の第７の実施の形態に従
ってレベルと変動とを調整するために第２の抵抗ネット
ワークを用いた時に、本発明の差動切換回路を有する切
り換え可能なプルダウン出力段の入力に対応する内部ノ
ードと、出力との電圧対時間の、第１６図と第１８図に
類似するグラフ。

【図２１】切り換え可能なプルダウン回路を用いてシン
グルエンドＥＣＬ出力を発生する本発明の第８の実施の
形態を示す回路図。

【図２２】（ａ）は典型的な低から高への入力遷移、お
よびその後で高から低への入力遷移を行う時の入力と、
出力と、２つの差動内部ノードとの関係を示す電圧対時
間のグラフ、（ｂ）は図２２（ａ）に示す遷移中の全プ
ルダウン回路と、プルアップバイアス電流源と、切り換
え可能なプルダウン電流源との関係を示す電流対時間の
グラフ。

【図２３】切り換え可能なプルダウン電流源を制御する
ために切り換え可能なプルダウン回路を用いてシングル
エンドＥＣＬ出力を発生する本発明の第９の実施の形態
を示すブロック図。

【図２４】切り換え可能なプルダウン電流源を制御する
ために単安定マルチバイブレータを用いる切り換え可能
なプルダウン回路を用いててシングルエンドＥＣＬ出力
を発生する本発明の第９の実施の形態を示すブロック
図。

【符号の説明】

Ｃ１，Ｃ２ コンデンサ Ｉ１〜Ｉ４ 電流 Ｊ１〜Ｊ８ 電流源 Ｎ１〜Ｎ４ ノード Ｑ１〜Ｑ１０ トランジスタおよびダイオード Ｒ１〜Ｒ３ 抵抗 Ｖ 電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス、ダブリュ．ゴーゲン アメリカ合衆国カリフォルニア州、サン ノゼ、リンコン、サークル、1060、トー シバ、アメリカ、エレクトロニック、コ ンポーネンツ、インコーポレーテッド内 (72)発明者 ジェローム、ディー．ハール アメリカ合衆国カリフォルニア州、サン ノゼ、リンコン、サークル、1060、トー シバ、アメリカ、エレクトロニック、コ ンポーネンツ、インコーポレーテッド内 (72)発明者 清 水 庄 一 神奈川県川崎市幸区堀川町580番１号 株式会社東芝 半導体システム技術セン ター内 (56)参考文献 特開 平５−243966（ＪＰ，Ａ) 特開 平６−260921（ＪＰ，Ａ) 特開 平７−307662（ＪＰ，Ａ) 特開 平５−29918（ＪＰ，Ａ) 特開 平９−27744（ＪＰ，Ａ) 特開 平６−204852（ＪＰ，Ａ) 特開 昭63−240214（ＪＰ，Ａ) 特開 平７−98983（ＪＰ，Ａ) 米国特許4276485（ＵＳ，Ａ) 米国特許4943741（ＵＳ，Ａ) 米国特許4754171（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/086 H03K 19/003

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】電流源入力端子および電流源出力端子を有
   する電流源と、 第１のプルダウン電流源入力端子と第１のプルダウン電
   流源出力端子とを有する第１のプルダウン電流源と、 第２のプルダウン電流源入力端子と第２のプルダウン電
   流源出力端子とを有する第２のプルダウン電流源と、 第１のプルアップコレクタと、第１のプルアップベース
   と、第１のプルアップエミッタとを有する第１のプルア
   ップトランジスタと、 第２のプルアップコレクタと、第２のプルアップベース
   と、第２のプルアップエミッタとを有する第２のプルア
   ップトランジスタと、 第１の電流スイッチ入力端子と、第２の電流スイッチ入
   力端子と、電流スイッチ出力端子とを有する電流スイッ
   チであって、 第１の電流スイッチのベースと、第１の電流スイッチの
   コレクタと、第１の電流スイッチ・エミッタとを有する
   第１の電流切換トランジスタと、 第２の電流スイッチ・ベースと、第２の電流スイッチ・
   コレクタと、第２の電流スイッチ・エミッタとを有する
   第２の電流切換トランジスタとを備え、 前記第１の電流スイッチ・エミッタと前記第２の電流ス
   イッチ・エミッタとは前記電流スイッチ出力端子に接続
   され、 前記第１の電流スイッチ・コレクタは前記第２の電流ス
   イッチ入力端子に接続され、前記第２の電流スイッチ・
   コレクタは前記第１の電流スイッチ入力端子に接続され
   た電流スイッチと、を備え、 第１のスイッチ制御コレクタと、第１のスイッチ制御ベ
   ースと、第１のスイッチ制御エミッタとを有する第１の
   スイッチ制御トランジスタと、 第１のレベルシフトダイオード入力端子と、第１のレベ
   ルシフトダイオード出力端子とを有する第１のレベルシ
   フトダイオードと、 第１のスイッチ制御電流源入力端子と、第１のスイッチ
   制御電流源出力端子とを有する第１のスイッチ制御電流
   源とを備え、 前記第１のプルダウン電流源入力端子は前記第１の電流
   スイッチ入力端子と前記第１のプルアップエミッタとに
   接続され、 前記第２のプルダウン電流源入力端子は前記第２の電流
   スイッチ入力端子と前記第２のプルアップエミッタとに
   接続され、 前記電流スイッチ出力端子は前記電流源入力端子に接続
   され、 前記第１のプルアップベースに加えられた第１の電圧が
   前記第２のプルアップベースに加えられた電圧より低い
   時は、前記電流スイッチは、その電流スイッチ出力端子
   における電流が前記第１の電流スイッチ入力端子におけ
   る電流にほぼ等しい第１の状態を取り、 前記第１のプルアップベースに加えられた前記第１の電
   圧が前記第２のプルアップベースに加えられた電圧より
   高い時は、前記電流スイッチは、その電流スイッチ出力
   端子における電流が前記第２の電流スイッチ入力端子に
   おける電流にほぼ等しい第２の状態を取り、 前記第１のスイッチ制御ベースは第１のプルアップベー
   スに接続され、前記第１のスイッチ制御エミッタは第１
   のレベルシフトダイオード入力端子に接続され、前記第
   １のレベルシフトダイオード出力端子は前記第１の電流
   スイッチ・ベースと前記第１のスイッチ制御電流源入力
   端子とに接続されることを特徴とするエミッタ結合論理
   出力回路。
2. 【請求項２】請求項１に記載のエミッタ結合論理出力回
   路であって、 前記第２の電流スイッチ・ベースは所定の基準電圧に接
   続されることを特徴とするエミッタ結合論理出力回路。
3. 【請求項３】請求項１に記載のエミッタ結合論理出力回
   路であって、 第２のスイッチ制御コレクタと、第２のスイッチ制御ベ
   ースと、第２のスイッチ制御エミッタとを有する第２の
   スイッチ制御トランジスタと、 第２のレベルシフトダイオード入力端子と、第２のレベ
   ルシフトダイオード出力端子とを有する第２のレベルシ
   フトダイオードと、 第２のスイッチ制御電流源入力端子と、第２のスイッチ
   制御電流源出力端子とを有する第２のスイッチ制御電流
   源とを備え、 前記第２のスイッチ制御ベースは前記第２のプルアップ
   ベースに接続され、前記第２のスイッチ制御エミッタは
   前記第２のレベルシフトダイオード入力端子に接続さ
   れ、前記第２のレベルシフトダイオード出力端子は前記
   第２の電流スイッチ・ベースと前記第２のスイッチ制御
   電流源入力端子に接続されることを特徴とするエミッタ
   結合論理出力回路。
4. 【請求項４】請求項３に記載のエミッタ結合論理出力回
   路であって、 第１の変動調整電流源入力端子と、第１の変動調整電流
   源出力端子とを有する第１の変動調整電流源と、 第２の変動調整電流源入力端子と、第２の変動調整電流
   源出力端子とを有する第２の変動調整電流源とを備え、 前記第１の変動調整電流源入力端子は前記第１のプルア
   ップベースと、前記第１のスイッチ制御ベースとに接続
   され、 前記第２の変動調整電流源入力端子は前記第２のプルア
   ップベースと、前記第２のスイッチ制御ベースとに接続
   されることを特徴とするエミッタ結合論理出力回路。
5. 【請求項５】請求項３に記載のエミッタ結合論理出力回
   路であって、 第１の差動抵抗正端子と、第１の差動抵抗負端子とを有
   する第１の差動抵抗と、 第２の差動抵抗正端子と、第２の差動抵抗負端子とを有
   する第２の差動抵抗とを更に備え、 前記第１の差動抵抗負端子は前記第１のプルアップベー
   スと、前記第１のスイッチ制御ベースとに接続され、 前記第２の差動抵抗負端子は前記第２のプルアップベー
   スと、前記第２のスイッチ制御ベースとに接続されるこ
   とを特徴とするエミッタ結合論理出力回路。
6. 【請求項６】請求項５に記載のエミッタ結合論理出力回
   路であって、 第１の変動調整抵抗端子と、第２の変動調整抵抗端子と
   を有する変動調整抵抗を更に備え、 前記第１の変動調整抵抗端子は前記第１の差動抵抗負端
   子に接続され、前記第２の変動調整抵抗端子は前記第２
   の差動抵抗負端子に接続されることを特徴とするエミッ
   タ結合論理出力回路。
7. 【請求項７】請求項５に記載のエミッタ結合論理出力回
   路であって、 変動調整抵抗正端子と、変動調整抵抗負端子とを有する
   変動調整抵抗を更に備え、 前記変動調整抵抗負端子は前記第１の差動抵抗正端子
   と、前記第２の差動抵抗正端子とに接続されることを特
   徴とするエミッタ結合論理出力回路。
8. 【請求項８】請求項２に記載のエミッタ結合論理出力回
   路であって、前記所定の基準電圧は順バイアスされたダ
   イオード電圧の負電圧のほぼ２倍から３倍であることを
   特徴とするエミッタ結合論理出力回路。
9. 【請求項９】第１の差動抵抗正端子と、第１の差動抵抗
   負端子とを有する第１の差動抵抗と、 第２の差動抵抗正端子と、第２の差動抵抗負端子とを有
   する第２の差動抵抗と、 第１のプルアップコレクタと、第１のプルアップベース
   と、第１のプルアップエミッタとを有する第１のプルア
   ップトランジスタと、 レベルシフタ入力端子とレベルシフタ出力端子を有し、
   レベルシフタ入力より低い所定の電圧であるレベルシフ
   タ出力を生ずるレベルシフタと、 ラッチ入力とラッチ出力を有するラッチと、 電流スイッチ入力端子と、電流スイッチ出力端子と、電
   流スイッチ制御端子とを有し、電流スイッチ制御入力が
   しきい値電圧より低い時は電流スイッチ入力端子は電流
   を流さず、電流スイッチ制御入力がしきい値電圧より高
   い時は電流スイッチ入力端子は電流を流す電流スイッチ
   と、 プルダウン電流源入力端子と、プルダウン電流源出力端
   子とを有するプルダウン電流源と、 入力としてＥＣＬ入力信号を有し、出力として第１の差
   動信号と第２の差動信号を有するエミッタ結合論理差動
   トランジスタ対と、を備え、 前記第１の差動信号は前記第１の差動抵抗負端子と、前
   記プルアップベースとに接続され、 第２の差動信号は前記第２の差動抵抗負端子と、前記レ
   ベルシフタの入力端子に接続され、 前記レベルシフタ出力端子は前記ラッチ入力端子に接続
   され、 前記プルアップエミッタは前記プルダウン電流源入力端
   子と、電流スイッチ入力端子とに接続されるエミッタ結
   合論理回路。
10. 【請求項１０】請求項９に記載のエミッタ結合論理回路
    であって、 前記所定の電圧は順バイアスされたダイオード電圧の約
    ２倍であることを特徴とするエミッタ結合論理回路。
11. 【請求項１１】請求項１０に記載のエミッタ結合論理回
    路であって、 前記所定の基準電圧は、順バイアスされたダイオード電
    圧の負電圧のほぼ２倍から３倍であることを特徴とする
    エミッタ結合論理回路。
12. 【請求項１２】請求項９に記載のエミッタ結合論理回路
    であって、 前記電流スイッチの電流はプルダウン電流源より大きい
    ことを特徴とするエミッタ結合論理回路。
13. 【請求項１３】請求項１２に記載のエミッタ結合論理回
    路であって、 前記電流スイッチの電流はプルダウン電流源の２倍より
    大きいことを特徴とするエミッタ結合論理回路。
14. 【請求項１４】請求項９に記載のエミッタ結合論理回路
    であって、 前記レベルシフタはキャパシタであることを特徴とする
    エミッタ結合論理回路。
15. 【請求項１５】第１の差動抵抗正端子および第１の差動
    抵抗負端子とを有する第１の差動抵抗と、 第２の差動抵抗正端子および第２の差動抵抗負端子とを
    有する第２の差動抵抗と、 プルアップコレクタ、プルアップエミッタ、プルアップ
    ベースを有するプルアップトランジスタと、 レベルシフタ入力端子およびレベルシフタ出力端子とを
    有し、レベルシフタ入力より低い所定の電圧であるレベ
    ルシフタ出力を生ずるレベルシフタと、 入力を有し、入力に応じて所定の持続時間出力を発生す
    る単安定マルチバイブレータと、 電流スイッチ入力端子と、電流スイッチ出力端子と、電
    流スイッチ制御端子とを有し、電流スイッチ制御入力が
    しきい値電圧より低い時は電流スイッチ入力端子は電流
    を流さず、電流スイッチ制御入力がしきい値電圧より高
    い時は電流スイッチ入力端子は電流を流す電流スイッチ
    と、 プルダウン電流源入力端子と、プルダウン電流源出力端
    子とを有するプルダウン電流源と、 入力としてＥＣＬ入力信号を有し、出力として第１の差
    動信号と第２の差動信号を有するエミッタ結合論理差動
    トランジスタ対とを備え、 前記第１の差動信号は前記第１の差動抵抗負端子と、前
    記プルアップベースとに接続され、 前記第２の差動信号は前記第２の差動抵抗負端子と、前
    記レベルシフタの入力端子とに接続され、 前記レベルシフタ出力端子は前記単安定マルチバイブレ
    ータの入力端子に接続され、 前記単安定マルチバイブレータの出力端子は前記電流ス
    イッチ制御入力端子に接続され、 前記プルアップエミッタは前記プルダウン電流源入力端
    子と、前記電流スイッチ入力端子とに接続されるエミッ
    タ結合論理回路。
16. 【請求項１６】請求項１５に記載のエミッタ結合論理回
    路であって、 前記所定の持続時間は前記プルアップエミッタに接続さ
    れている出力容量を放電させるために要する時間である
    ことを特徴とするエミッタ結合論理回路。
17. 【請求項１７】請求項１５に記載のエミッタ結合論理回
    路であって、 前記レベルシフタの出力は前記レベルシフタの入力より
    低い所定の電圧であることを特徴とするエミッタ結合論
    理回路。
18. 【請求項１８】請求項１５に記載のエミッタ結合論理回
    路であって、 前記レベルシフタはコンデンサであることを特徴とする
    エミッタ結合論理回路。
19. 【請求項１９】請求項１５に記載のエミッタ結合論理回
    路であって、 前記レベルシフタはダイオードであることを特徴とする
    エミッタ結合論理回路。