JPH1093418A

JPH1093418A - Ｅｃｌ論理回路

Info

Publication number: JPH1093418A
Application number: JP8246688A
Authority: JP
Inventors: Takaaki Shimizu; 水孝明清
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-18
Filing date: 1996-09-18
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】ＥＣＬ論理回路の動作速度を、消費電流を増
加させることなく、高速化する。【解決手段】ＥＣＬ論理回路のエミッタフォロア回路
（Ｑ１１）の定電流源を、ＮＰＮトランジスタ（Ｑ１
２）とＰＭＯＳトランジスタ（Ｍ１）と、抵抗（Ｒ８）
と、によってダーリントン構成で形成し、この定電流源
をＥＣＬ回路（１）の出力によって制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＥＣＬ論理回路に
関し、特に、ＥＣＬ論理回路の動作速度の改良に関す
る。

【０００２】

【従来の技術】従来のＥＣＬ論理回路（インバータ）の
例について図４を参照して説明する。

【０００３】同図において、ＮＰＮトランジスタＱ１の
ベースに入力端ＩＮが接続され、ＮＰＮトランジスタＱ
２のベースにしきい値となる電位Ｖｂｂ１が印加され
る。また、トランジスタＱ１及びＱ２のエミッタは共通
接続され、ＮＰＮトランジスタＱ３と抵抗Ｒ１とによっ
て構成される第１の定電流源を介し電源ＶＥＥへと接続
される。トランジスタＱ１のコレクタは抵抗Ｒ２を介し
て接地電位ＧＮＤへ接続される。トランジスタＱ２のコ
レクタはそのまま電位ＧＮＤに接続される。トランジス
タＱ１のコレクタ出力は出力段のエミッタフォロア回路
を形成するＮＰＮトランジスタＱ４のベースに供給され
る。トランジスタＱ４のコレクタは電位ＧＮＤへ接続さ
れ、そのエミッタは、出力端ＯＵＴに接続される。ま
た、トランジスタＱ４のエミッタはＮＰＮトランジスタ
Ｑ５と抵抗Ｒ３とによって構成される第２の定電流源を
介し電源ＶＥＥへも接続される。第１及び第２の定電流
源の出力電流は制御電圧Ｖ_cs1によって設定される。

【０００４】かかる構成の従来のＥＣＬ論理回路では、
入力端ＩＮに供給される入力信号ＩＮが“Ｌ”から
“Ｈ”へ変わるとトランジスタＱ１が導通、トランジス
タＱ２が非導通となり、トランジスタＱ１に電流が流れ
る。この電流と抵抗Ｒ２による電圧降下によって、トラ
ンジスタＱ４のベース電圧とエミッタ電圧は下がり、出
力端ＯＵＴは“Ｌ”レベルとなる。また、入力信号ＩＮ
が“Ｈ”から“Ｌ”へ変わると、トランジスタＱ１が非
導通、トランジスタＱ２が導通となり、トランジスタＱ
１に電流が流れなくなる。抵抗Ｒ２での電圧降下がなく
なるため、トランジスタＱ４のベース電圧とエミッタ電
圧が上昇し、出力端ＯＵＴは“Ｈ”レベルとなる。

【０００５】

【発明が解決しようとする課題】従来のＥＣＬ論理回路
では、第２の定電流源を含むエミッタフォロア回路を出
力段として用いている。出力信号が“Ｌ”から“Ｈ”へ
変化するときは、出力段のトランジスタＱ４のエミッタ
電流により出力段に接続される図示しない負荷の入力負
荷容量に電荷を充電する。一方、出力信号が“Ｈ”から
“Ｌ”へ変化するときは、出力段の第２の定電流源（Ｑ
５）の電流により出力段に接続される入力負荷容量に蓄
積された電荷を放電する。上記回路では、出力信号の立
ち上りの際におけるトランジスタＱ４の充電電流に比
べ、出力信号の立ち下りの際における第２の定電流源
（Ｑ５）の放電電流は小さい。そのため、出力信号の遅
延時間の負荷容量依存性は、立ち上り特性に対して立ち
下り特性が大幅に劣る。

【０００６】しかしながら、立ち下り時における出力信
号遅延時間の負荷容量依存性を改善し、高速化を実現す
るために、エミッタフォロア定電流源（Ｑ５）の電流値
を増すと、消費電流が増大するという不具合がある。

【０００７】よって、本発明は、回路動作の高速化を、
消費電流を増加させることなく実現することを可能とす
るＥＣＬ論理回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明のＥＣＬ論理回路においては、互いのエミッ
タを共通に接続した複数のトランジスタを用いて入力信
号（ＩＮ）に対応する出力信号の論理状態を決定するＥ
ＣＬ論理部（１）と、第１の電源（ＧＮＤ）と出力端
（ＯＵＴ）との間に接続されて、ＥＣＬ論理部（１）の
出力信号をレベルシフトして出力端（ＯＵＴ）に供給す
るエミッタフォロア回路（Ｑ１１）と、出力端（ＯＵ
Ｔ）と第２の電源（ＶＥＥ）との間に接続されて、ＥＣ
Ｌ論理部（１）の出力信号の第１のレベル（低レベル）
に応じて導通し、第２のレベル（高レベル）に応じて非
導通となる、ダーリントン回路（Ｍ１，Ｑ１２，Ｒ８）
と、を含む出力部（３）と、ＥＣＬ論理部（１）の出力
信号をレベルシフトしてダーリントン回路の制御入力
（Ｍ１のゲート）に印加する駆動部（２）と、を有す
る。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図１を参照して説明する。同図に示すＥＣＬ論理回路
（インバータ）においては、ＮＰＮトランジスタＱ６及
びＱ７はＥＣＬ回路１を形成し、トランジスタＱ６のベ
ースには入力信号ＩＮを、トランジスタＱ７のベースに
はしきい値電位Ｖｂｂ１が印加される。トランジスタＱ
６及びＱ７の各エミッタは、ＮＰＮトランジスタＱ８と
抵抗Ｒ４から成る第１の定電流源を介し電源ＶＥＥに接
続される。トランジスタＱ６のコレクタは抵抗Ｒ５を介
し接地電位ＧＮＤに接続される。また、トランジスタＱ
６のコレクタは、ＮＰＮトランジスタＱ９及びＮＰＮト
ランジスタＱ１１の各ベースに接続される。トランジス
タＱ１１はエミッタフォロア回路を形成する。トランジ
スタＱ９のコレクタは電位ＧＮＤに接続され、そのエミ
ッタは抵抗Ｒ６の一端に接続される。抵抗Ｒ６の他端は
ＮＰＮトランジスタＱ１０と抵抗Ｒ７から成る第２の定
電流源を介して電源ＶＥＥに接続される。また、エミッ
タフォロア構成のトランジスタＱ１１のコレクタは電位
ＧＮＤに接続され、そのエミッタは出力端ＯＵＴに接続
される。この出力端ＯＵＴには第３の電流源となるＰＭ
ＯＳトランジスタＭ１のソースが接続される。トランジ
スタＭ１のゲートは抵抗Ｒ６を介してトランジスタＱ９
のエミッタに接続され、そのバックゲートは電位ＧＮＤ
に接続される。トランジスタＭ１のドレインは第４の電
流源であるＮＰＮトランジスタＱ１２のベースに接続さ
れ、また、抵抗Ｒ８を介して電源ＶＥＥにも接続され
る。トランジスタＱ１２のコレクタは出力端ＯＵＴに接
続され、そのエミッタは電源ＶＥＥに接続される。

【００１０】次に、上記実施の形態の動作について説明
する。まず、入力信号ＩＮが“Ｌ”から“Ｈ”へ変わる
とトランジスタＱ６が導通となりトランジスタＱ７が非
導通となる。このとき、抵抗Ｒ５にコレクタ電流Ｉ_cが
流れ、その両端に電圧降下Ｒ₅Ｉ_cが起こり、トランジ
スタＱ９のベース電圧とトランジスタＱ１１の各ベース
電圧が下降する。また、それに伴ってＰＭＯＳトランジ
スタＭ１のゲート電圧も下降する。トランジスタＭ１の
ゲート・ソース間電圧Ｖgsが大きくなり、トランジスタ
Ｍ１を流れるドレイン電流が増加する。また、このドレ
イン電流と抵抗Ｒ８により、トランジスタＱ１２のベー
ス電圧が上昇する。トランジスタＱ１２のベース・エミ
ッタ間電圧ＶBEが大きくなることによりトランジスタＱ
１２が導通し、そのエミッタ電流が増大する。ＰＭＯＳ
トランジスタＭ１のソース電流とトランジスタＱ１２の
コレクタ電流により出力端ＯＵＴの負荷容量に蓄積され
た電荷が急速に放電され、出力信号ＯＵＴは、“Ｈ”か
ら“Ｌ”へ高速に移行する。出力信号ＯＵＴが“Ｌ”レ
ベルに安定した時、ＰＭＯＳトランジスタＭ１のゲート
・ソース間電圧Ｖgsは小さくなりトランジスタＭ１に流
れる電流は減少する。また、トランジスタＱ１２のベー
ス電圧も下降するためトランジスタＱ１２は非導通とな
る。

【００１１】一方、入力信号ＩＮが“Ｈ”から“Ｌ”へ
変わると、トランジスタＱ６が非導通、トランジスタＱ
７が導通となる。このとき、抵抗Ｒ５の電圧降下はなく
なり、トランジスタＱ９のベース電圧とトランジスタＱ
１１のベース電圧が上昇する。このため、トランジスタ
Ｑ１１のベース・エミッタ間電圧ＶBEが大きくなりエミ
ッタ電流が発生し、出力端ＯＵＴに接続される負荷容量
に急速な充電を行なう。また、トランジスタＱ９のベー
ス電圧の上昇に伴って、ＰＭＯＳトランジスタＭ１のゲ
ート電圧も上昇する。トランジスタＭ１のゲート・ソー
ス間電圧Ｖgsは小さいためトランジスタＭ１にはわずか
な電流しか流れない。トランジスタＱ１２のベース電圧
も低いため、トランジスタＱ１２も非導通のままであ
る。定常状態では、電流源であるＭＯＳトランジスタＭ
１とトランジスタＱ１１にはわずかな電流しか流れな
い。

【００１２】他の実施の形態を図２に示す。この実施の
形態では、ＰＭＯＳトランジスタＭ１のバックゲートを
出力端に接続している。このような構成とすることによ
っても、図１に示す回路と同様の効果が得られる。

【００１３】なお、第１、第２実施例ともにＰＭＯＳト
ランジスタＭ１をＰＮＰトランジスタに置換して同様の
回路を構成することが可能である。

【００１４】この場合にはすべてのトランジスタがバイ
ポーラとなるためプロセス上有利となる。

【００１５】図３に、ＳＰＩＣＥシミュレーションによ
り得られた、図４に示す従来のＥＣＬ論理回路と図１に
示す実施の形態における過渡解析結果（出力端負荷容量
Ｃ_L＝０．５ｐＦ）を示す。

【００１６】同図において、横軸は時間［ｎｓ］、縦軸
は電圧［ｖ］を表わす。また図中のＩＮは入力信号、Ｏ
ＵＴ１は実施の形態の出力信号、ＯＵＴ２は従来例の出
力信号を表わしている。このＳＰＩＣＥシミュレーショ
ンの結果では、出力端負荷容量Ｃ_L＝０．５ｐＦ時にお
ける立ち下り時の伝般遅延時間は、従来のＥＣＬ論理回
路に対し実施例では約１／３となり、この時の消費電流
は従来ＥＣＬ論理回路と実施例でほぼ同じであった。

【００１７】

【発明の効果】以上説明したように、本発明のＥＣＬ論
理回路によれば、ＥＣＬ論理回路の出力回路をエミッタ
フォロア回路とダーリントン接続回路とによって構成す
るので、ＥＣＬ論理回路の消費電流を増加させることな
くＥＣＬ論理回路の高速化することが可能となる。

【図面の簡単な説明】

【図１】図１は、本発明の実施の形態を説明する回路図
である。

【図２】図２は、本発明の他の実施の形態を説明する回
路図である。

【図３】図３は、従来例と本願回路との動作特性の比較
を説明するグラフである。

【図４】図４は、従来のＥＣＬ論理回路の構成例を示す
回路図である。

【符号の説明】

Ｑ１〜Ｑ１９ＮＰＮトランジスタＭ１〜Ｍ２ＰＭＯＳトランジスタＲ１〜Ｒ１３抵抗１エミッタ結合回路２ＭＯＳトランジスタ駆動回路３出力回路

Claims

【特許請求の範囲】

【請求項１】互いのエミッタを共通に接続した複数のト
ランジスタを用いて入力信号に対応する出力信号の論理
状態を決定するＥＣＬ論理部と、第１の電源と出力端との間に接続されて、前記ＥＣＬ論
理部の出力信号をレベルシフトして前記出力端に供給す
るエミッタフォロア回路と、前記出力端と第２の電源と
の間に接続されて、前記ＥＣＬ論理部の出力信号の第１
のレベルに応じて導通し、第２のレベルに応じて非導通
となるダーリントン回路と、を含む出力部と、前記ＥＣＬ論理部の出力信号をレベルシフトして前記ダ
ーリントン回路の制御入力に印加する駆動部と、を有するＥＣＬ論理回路。
【請求項２】前記ダーリントン回路は、ゲートが前記駆動部のレベルシフト出力を受け、ソース
が前記出力端に接続され、ドレインが抵抗を介して第２
の電源に接続されるトランジスタと、このトランジスタ
に並列に夫々コレクタ及びベースが接続されるバイポー
ラトランジスタと、によって形成されることを特徴とす
る請求項１記載のＥＣＬ論理回路。
【請求項３】前記第２の電源に接続されるトランジスタ
はＰＭＯＳトランジスタ、前記バイポーラトランジスタ
はＮＰＮトランジスタである、ことを特徴とする請求項２記載のＥＣＬ論理回路。
【請求項４】前記第２の電源に接続されるトランジスタ
はＰＮＰトランジスタ、前記バイポーラトランジスタは
ＮＰＮトランジスタである。ことを特徴とする請求項２
記載のＥＣＬ論理回路。
【請求項５】互いのエミッタが共通に接続され、各々の
ベースに信号若しくは所定レベルが印加される第１及び
第２のトランジスタと、前記エミッタに接続される第１の定電流源と、第１のトランジスタのコレクタと第１の電源との間に接
続される第１の抵抗と、ベースが第１のトランジスタのコレクタに接続され、コ
レクタが第１の電源に接続され、エミッタが第２の抵抗
を介して第２の電流源に接続される第３のトランジスタ
と、ベースが第１のトランジスタのコレクタに接続され、エ
ミッタが出力端に接続される第４のトランジスタと、ソースが第４のトランジスタのエミッタに接続され、ゲ
ートが第２の抵抗と第２の電流源との接続点に接続さ
れ、ドレインが第３の抵抗を介して第２の電源に接続さ
れる第５のトランジスタと、コレクタが出力端に接続され、ベースがＭＯＳトランジ
スタのドレインに接続される第６のトランジスタと、を備えるＥＣＬ論理回路。
【請求項６】第１乃至第４および第６のトランジスタは
ＮＰＮトランジスタ、前記第５のトランジスタはＰＭＯ
Ｓトランジスタである、ことを特徴とする請求項５記載のＥＣＬ論理回路。
【請求項７】前記第５のトランジスタのバックゲートが
第１の電源若しくは第４のトランジスタのエミッタに接
続される、ことを特徴とする請求項６記載のＥＣＬ論理回路。