JPH1093404A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPH1093404A JPH1093404A JP8246268A JP24626896A JPH1093404A JP H1093404 A JPH1093404 A JP H1093404A JP 8246268 A JP8246268 A JP 8246268A JP 24626896 A JP24626896 A JP 24626896A JP H1093404 A JPH1093404 A JP H1093404A
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- JP
- Japan
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- transistor
- power supply
- resistance element
- input terminal
- supply line
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Networks Using Active Elements (AREA)
- Attenuators (AREA)
Abstract
(57)【要約】
【課題】 入力信号のレベル変化に応答してほぼ線形的
なレベル変化を有する信号をコンデンサを用いて発生す
る回路手段を備えた遅延回路を提供することにある。 【解決手段】 出力ノードＡと第１電源ライン２２との
間に第１コンデンサ７、抵抗５および第２コンデンサ６
をこの順に直列接続し、さらに、第１コンデンサ７およ
び抵抗５の接続点と第２電源ラインとの間に第１スイッ
チ８を、第２コンデンサ６に並列に第２スイッチ９をそ
れぞれ接続する。第１および第２スイッチ８，９を入力
信号のレベルに応じて開閉する。
なレベル変化を有する信号をコンデンサを用いて発生す
る回路手段を備えた遅延回路を提供することにある。 【解決手段】 出力ノードＡと第１電源ライン２２との
間に第１コンデンサ７、抵抗５および第２コンデンサ６
をこの順に直列接続し、さらに、第１コンデンサ７およ
び抵抗５の接続点と第２電源ラインとの間に第１スイッ
チ８を、第２コンデンサ６に並列に第２スイッチ９をそ
れぞれ接続する。第１および第２スイッチ８，９を入力
信号のレベルに応じて開閉する。
Description
【発明の属する技術分野】本発明は遅延時間を容易に制
御可能な可変遅延回路に関するものである。
御可能な可変遅延回路に関するものである。
【０００１】
【従来の技術】一般に、ハードウェアは複数の集積回路
を含む電子装置や機械装置で構成されており、これら装
置の動作を決定付ける制御指令の大部分は、電気的制御
信号により与えられている。従って良好な制御動作を得
るには、制御信号をきめ細かく調節する技術が要求され
る。更に制御信号には時間軸変動要素、いわゆるジッタ
を持っており、このジッタが生じた場合は制御信号の時
間軸補正を行って、除去してやらなければならない。
を含む電子装置や機械装置で構成されており、これら装
置の動作を決定付ける制御指令の大部分は、電気的制御
信号により与えられている。従って良好な制御動作を得
るには、制御信号をきめ細かく調節する技術が要求され
る。更に制御信号には時間軸変動要素、いわゆるジッタ
を持っており、このジッタが生じた場合は制御信号の時
間軸補正を行って、除去してやらなければならない。
【０００２】これらの応用技術に対応するために、可変
遅延回路は極めて微少な遅延制御量、いわゆる高分解能
が要求される。
遅延回路は極めて微少な遅延制御量、いわゆる高分解能
が要求される。
【０００３】その一般的な例として、過去において考案
された従来の可変遅延回路を以下に示す。
された従来の可変遅延回路を以下に示す。
【０００４】図３は可変遅延回路の従来技術の一例であ
る。
る。
【０００５】図３において、入力端子１に抵抗素子５の
一端が接続され、前記抵抗素子５の他端に容量素子６の
一端およびコンパレータ４の一方の入力端が接続され、
前記容量素子６の他端が第２電源２２に接続され、リフ
ァレンス入力端子２に前記コンパレータ４の他の入力端
が接続され、出力端子３に前記コンパレータ４の出力端
が接続される。
一端が接続され、前記抵抗素子５の他端に容量素子６の
一端およびコンパレータ４の一方の入力端が接続され、
前記容量素子６の他端が第２電源２２に接続され、リフ
ァレンス入力端子２に前記コンパレータ４の他の入力端
が接続され、出力端子３に前記コンパレータ４の出力端
が接続される。
【０００６】ここで、前記コンパレータ４の双方の入力
端において、前記抵抗素子５の前記他端と前記容量素子
６の前記一端が接続される入力端を、便宜上以下ではノ
ードＡと表し、またリファレンス入力端子２に接続され
る入力端をノードＢとして表す。
端において、前記抵抗素子５の前記他端と前記容量素子
６の前記一端が接続される入力端を、便宜上以下ではノ
ードＡと表し、またリファレンス入力端子２に接続され
る入力端をノードＢとして表す。
【０００７】次に、コンパレータ４の構成を一般的に最
も良く利用されている例として図４および図５に示す。
も良く利用されている例として図４および図５に示す。
【０００８】図４はＭＯＳトランジスタのみで構成され
ているコンパレータ４の一例である。
ているコンパレータ４の一例である。
【０００９】図４において、入力端３１にＮＭＯＳトラ
ンジスタ３５のゲートが接続され、リファレンス入力端
２にＮＭＯＳトランジスタ３６のゲートが接続され、前
記ＮＭＯＳトランジスタ３５のドレインにＰＭＯＳトラ
ンジスタ３３のゲートとドレインおよびＰＭＯＳトラン
ジスタ３４のゲートが接続され、前記ＮＭＯＳトランジ
スタ３６のドレインに前記ＰＭＯＳトランジスタ３４の
ドレインとＮＭＯＳトランジスタ３８のゲートが接続さ
れ、前記ＮＭＯＳトランジスタ３５と３６のソースにＮ
ＭＯＳトランジスタ３７のドレインが接続され、出力端
子３に前記ＮＭＯＳトランジスタ３８のソースとＮＭＯ
Ｓトランジスタ３９のドレインが接続され、第１電源２
１に前記ＰＭＯＳトランジスタ３３と３４のソースおよ
び前記ＮＭＯＳトランジスタ３８のドレインが接続さ
れ、第２電源２２に前記ＮＭＯＳトランジスタ３７と３
９のソースが接続され、定電圧源３２に前記ＮＭＯＳト
ランジスタ３７と３９のゲートが接続される。
ンジスタ３５のゲートが接続され、リファレンス入力端
２にＮＭＯＳトランジスタ３６のゲートが接続され、前
記ＮＭＯＳトランジスタ３５のドレインにＰＭＯＳトラ
ンジスタ３３のゲートとドレインおよびＰＭＯＳトラン
ジスタ３４のゲートが接続され、前記ＮＭＯＳトランジ
スタ３６のドレインに前記ＰＭＯＳトランジスタ３４の
ドレインとＮＭＯＳトランジスタ３８のゲートが接続さ
れ、前記ＮＭＯＳトランジスタ３５と３６のソースにＮ
ＭＯＳトランジスタ３７のドレインが接続され、出力端
子３に前記ＮＭＯＳトランジスタ３８のソースとＮＭＯ
Ｓトランジスタ３９のドレインが接続され、第１電源２
１に前記ＰＭＯＳトランジスタ３３と３４のソースおよ
び前記ＮＭＯＳトランジスタ３８のドレインが接続さ
れ、第２電源２２に前記ＮＭＯＳトランジスタ３７と３
９のソースが接続され、定電圧源３２に前記ＮＭＯＳト
ランジスタ３７と３９のゲートが接続される。
【００１０】また、図５はバイポーラトランジスタおよ
び抵抗素子のみで構成されているコンパレータ４の一例
である。
び抵抗素子のみで構成されているコンパレータ４の一例
である。
【００１１】図５において、入力端３１にＮＰＮトラン
ジスタ４２のベースが接続され、リファレンス入力端２
にＮＰＮトランジスタ４３のベースが接続され、前記Ｎ
ＰＮトランジスタ４２のコレクタに抵抗素子４０の一端
が接続され、前記ＮＰＮトランジスタ４３のコレクタに
抵抗素子４１の一端とＮＰＮトランジスタ４６のベース
が接続され、前記ＮＰＮトランジスタ４２と４３のエミ
ッタにＮＰＮトランジスタ４４のコレクタが接続され、
前記ＮＰＮトランジスタ４４のエミッタに抵抗素子４５
の一端が接続され、出力端子３に前記ＮＰＮトランジス
タ４６のエミッタとＮＰＮトランジスタ４７のコレクタ
が接続され、前記ＮＰＮトランジスタ４７のエミッタに
抵抗素子４８の一端が接続され、第１電源２１に前記抵
抗素子４０と４１の他端および前記ＮＰＮトランジスタ
４６のコレクタが接続され、第２電源２２に前記抵抗素
子４５と４８の他端が接続され、定電圧源３２に前記Ｎ
ＰＮトランジスタ４４と４７のベースが接続される。
ジスタ４２のベースが接続され、リファレンス入力端２
にＮＰＮトランジスタ４３のベースが接続され、前記Ｎ
ＰＮトランジスタ４２のコレクタに抵抗素子４０の一端
が接続され、前記ＮＰＮトランジスタ４３のコレクタに
抵抗素子４１の一端とＮＰＮトランジスタ４６のベース
が接続され、前記ＮＰＮトランジスタ４２と４３のエミ
ッタにＮＰＮトランジスタ４４のコレクタが接続され、
前記ＮＰＮトランジスタ４４のエミッタに抵抗素子４５
の一端が接続され、出力端子３に前記ＮＰＮトランジス
タ４６のエミッタとＮＰＮトランジスタ４７のコレクタ
が接続され、前記ＮＰＮトランジスタ４７のエミッタに
抵抗素子４８の一端が接続され、第１電源２１に前記抵
抗素子４０と４１の他端および前記ＮＰＮトランジスタ
４６のコレクタが接続され、第２電源２２に前記抵抗素
子４５と４８の他端が接続され、定電圧源３２に前記Ｎ
ＰＮトランジスタ４４と４７のベースが接続される。
【００１２】この図４および図５に示したコンパレータ
４において、以下では入力端３１を先に示したノードＡ
と定義し、また入力端２をノードＢとして定義する。こ
の場合、ノードＡには論理信号が入力として与えられ、
またノードＢには定電位を維持するリファレンス電圧が
与えられ、出力端３からはノードＢの定電位とノードＡ
の論理信号の電位を大小判別した結果が出力される。こ
の様子を具体的に示すと、いま例えばノードＢに対しノ
ードＡの電位が大きいと仮定すると、出力端３からは第
１電源電位により近いハイ・レベルが出力され、またノ
ードＢに対しノードＡの電位が小さいと仮定すると、出
力端３からは第２電源電位により近いロー・レベルが出
力される。
４において、以下では入力端３１を先に示したノードＡ
と定義し、また入力端２をノードＢとして定義する。こ
の場合、ノードＡには論理信号が入力として与えられ、
またノードＢには定電位を維持するリファレンス電圧が
与えられ、出力端３からはノードＢの定電位とノードＡ
の論理信号の電位を大小判別した結果が出力される。こ
の様子を具体的に示すと、いま例えばノードＢに対しノ
ードＡの電位が大きいと仮定すると、出力端３からは第
１電源電位により近いハイ・レベルが出力され、またノ
ードＢに対しノードＡの電位が小さいと仮定すると、出
力端３からは第２電源電位により近いロー・レベルが出
力される。
【００１３】この動作を図４を用いて更に詳しく説明す
ると、ノードＢ（入力端２）に対しノードＡ（入力端３
１）の電位が大きければ、ＮＭＯＳトランジスタ３５が
導通状態でＮＭＯＳトランジスタ３６は開放状態とな
り、ＮＭＯＳトランジスタ３８のゲートにはＰＭＯＳト
ランジスタ３４の導通状態を介して第１電源２１の電位
が供給される。従ってＮＭＯＳトランジスタ３８は導通
状態となり、出力端３は第１電源電位により近いハイ・
レベルを出力する。一方、ノードＢ（入力端２）に対し
ノードＡ（入力端３１）の電位が小さければ、ＮＭＯＳ
トランジスタ３５が開放状態でＮＭＯＳトランジスタ３
６が導通状態となり、ＮＭＯＳトランジスタ３８のゲー
トにはＮＭＯＳトランジスタ３６と３７の導通状態を介
して第２電源２２の電位により近い電位が供給される。
従ってＮＭＯＳトランジスタ３８は開放状態となり、出
力端３は第２電源電位により近いロー・レベルを出力す
る。
ると、ノードＢ（入力端２）に対しノードＡ（入力端３
１）の電位が大きければ、ＮＭＯＳトランジスタ３５が
導通状態でＮＭＯＳトランジスタ３６は開放状態とな
り、ＮＭＯＳトランジスタ３８のゲートにはＰＭＯＳト
ランジスタ３４の導通状態を介して第１電源２１の電位
が供給される。従ってＮＭＯＳトランジスタ３８は導通
状態となり、出力端３は第１電源電位により近いハイ・
レベルを出力する。一方、ノードＢ（入力端２）に対し
ノードＡ（入力端３１）の電位が小さければ、ＮＭＯＳ
トランジスタ３５が開放状態でＮＭＯＳトランジスタ３
６が導通状態となり、ＮＭＯＳトランジスタ３８のゲー
トにはＮＭＯＳトランジスタ３６と３７の導通状態を介
して第２電源２２の電位により近い電位が供給される。
従ってＮＭＯＳトランジスタ３８は開放状態となり、出
力端３は第２電源電位により近いロー・レベルを出力す
る。
【００１４】同様に前記動作を図５を用いて説明する
と、ノードＢ（入力端２）に対しノードＡ（入力端３
１）の電位が大きければ、ＮＰＮトランジスタ４２が導
通状態でＮＰＮトランジスタ４３は開放状態となり、Ｎ
ＰＮトランジスタ４６のベースには抵抗素子４１を介し
て第１電源２１の電位が供給される。従ってＮＰＮトラ
ンジスタ４６は導通状態となり、出力端３は第１電源電
位により近いハイ・レベルを出力する。一方、ノードＢ
（入力端２）に対しノードＡ（入力端３１）の電位が小
さければ、ＮＰＮトランジスタ４２が開放状態でＮＰＮ
トランジスタ４３が導通状態となり、ＮＰＮトランジス
タ４６のベースにはＮＰＮトランジスタ４３と４４の導
通状態を介して第２電源２２の電位により近い電位が供
給される。従ってＮＰＮトランジスタ４６は開放状態と
なり、出力端３は第２電源電位により近いロー・レベル
を出力する。
と、ノードＢ（入力端２）に対しノードＡ（入力端３
１）の電位が大きければ、ＮＰＮトランジスタ４２が導
通状態でＮＰＮトランジスタ４３は開放状態となり、Ｎ
ＰＮトランジスタ４６のベースには抵抗素子４１を介し
て第１電源２１の電位が供給される。従ってＮＰＮトラ
ンジスタ４６は導通状態となり、出力端３は第１電源電
位により近いハイ・レベルを出力する。一方、ノードＢ
（入力端２）に対しノードＡ（入力端３１）の電位が小
さければ、ＮＰＮトランジスタ４２が開放状態でＮＰＮ
トランジスタ４３が導通状態となり、ＮＰＮトランジス
タ４６のベースにはＮＰＮトランジスタ４３と４４の導
通状態を介して第２電源２２の電位により近い電位が供
給される。従ってＮＰＮトランジスタ４６は開放状態と
なり、出力端３は第２電源電位により近いロー・レベル
を出力する。
【００１５】図３に示した従来技術の可変遅延回路は、
先に説明したコンパレータの動作を応用することによ
り、遅延時間の制御を可能としている。
先に説明したコンパレータの動作を応用することによ
り、遅延時間の制御を可能としている。
【００１６】図３において、いま例えば入力端子１にロ
ー・レベルからハイ・レベルへ変化する論理信号を印加
した場合を考え、前記論理信号の振幅をＥ、抵抗素子５
の抵抗値をＲ、容量素子６の容量値をＣ、論理信号の変
化時間をｔと仮定するとノードＡの電位（ＶＡ）は以下
の式で示される。
ー・レベルからハイ・レベルへ変化する論理信号を印加
した場合を考え、前記論理信号の振幅をＥ、抵抗素子５
の抵抗値をＲ、容量素子６の容量値をＣ、論理信号の変
化時間をｔと仮定するとノードＡの電位（ＶＡ）は以下
の式で示される。
【００１７】 ＶＡ（ｔ）＝Ｅ−Ｅ×｛ｅｘｐ（−ｔ／Ｃ×Ｒ）｝ ・・・・（式１） 式１は、ノードＡの電位は時間の経過とともに抵抗素子
５の抵抗値Ｒと容量素子６の容量値Ｃの指数的変化に依
存することを意味する。
５の抵抗値Ｒと容量素子６の容量値Ｃの指数的変化に依
存することを意味する。
【００１８】このノードＡの電位をより分かり易くする
ために、図６にはシミュレーションにて得た波形を示し
てある。
ために、図６にはシミュレーションにて得た波形を示し
てある。
【００１９】前記図６を用いて従来技術の動作を続けて
説明すると、いま例えばノードＡ（入力端子３１）には
図６に示された信号が入力されており、またノードＢ
（リファレンス入力端子２）には図６に示された信号の
電位（ここではＶ０とする）と同等の固定電位が入力さ
れた場合を仮定すると、コンパレータ４は図６に示され
た時刻（ｔ０）を境に信号のハイ・レベルまたはロー・
レベルを識別する。すなわち、コンパレータ４は図６に
おいてゼロないしｔ０までの信号をロー・レベルと判断
し、またｔ０を越えた信号をハイ・レベルと判断する。
この状態において遅延変化時間を得るために、ノードＢ
（リファレンス入力端子２）の電位を図６に示された信
号の電位（Ｖ０）と同等の固定電位から（Ｖ１）と同等
の固定電位にまで変化させた場合を仮定すると、コンパ
レータ４は図６に示された時刻（ｔ１）を境に信号のハ
イ・レベルまたはロー・レベルを識別する。すなわち、
コンパレータ４は図６においてゼロないしｔ１までの信
号をロー・レベルと判断し、またｔ１を越えた信号をハ
イ・レベルと判断する。
説明すると、いま例えばノードＡ（入力端子３１）には
図６に示された信号が入力されており、またノードＢ
（リファレンス入力端子２）には図６に示された信号の
電位（ここではＶ０とする）と同等の固定電位が入力さ
れた場合を仮定すると、コンパレータ４は図６に示され
た時刻（ｔ０）を境に信号のハイ・レベルまたはロー・
レベルを識別する。すなわち、コンパレータ４は図６に
おいてゼロないしｔ０までの信号をロー・レベルと判断
し、またｔ０を越えた信号をハイ・レベルと判断する。
この状態において遅延変化時間を得るために、ノードＢ
（リファレンス入力端子２）の電位を図６に示された信
号の電位（Ｖ０）と同等の固定電位から（Ｖ１）と同等
の固定電位にまで変化させた場合を仮定すると、コンパ
レータ４は図６に示された時刻（ｔ１）を境に信号のハ
イ・レベルまたはロー・レベルを識別する。すなわち、
コンパレータ４は図６においてゼロないしｔ１までの信
号をロー・レベルと判断し、またｔ１を越えた信号をハ
イ・レベルと判断する。
【００２０】すなわち従来の可変遅延回路は、例えばロ
ー・レベルからハイ・レベルにおいて、ノードＢ（リフ
ァレンス入力端子２）の固定電位をＶ０からＶ１に変化
させることによって、ｔ０ないしｔ１に至る遅延変化時
間を得ることが可能となる。
ー・レベルからハイ・レベルにおいて、ノードＢ（リフ
ァレンス入力端子２）の固定電位をＶ０からＶ１に変化
させることによって、ｔ０ないしｔ１に至る遅延変化時
間を得ることが可能となる。
【００２１】
【発明が解決しようとする課題】上述した従来の可変遅
延回路は、抵抗素子と容量素子によって決定される論理
信号の指数的時間変化をコンパレータの一方の入力端に
印加し、他方入力端のリファレンス電位を変化させ、前
記コンパレータが感知するロー・レベルとハイ・レベル
の識別点を変えることにより遅延変化時間を得ている。
しかしながら上記従来回路は遅延変化時間がリファレン
ス電位の変化量に対し一定にならないという問題点があ
った。これを図６を用いて説明する。
延回路は、抵抗素子と容量素子によって決定される論理
信号の指数的時間変化をコンパレータの一方の入力端に
印加し、他方入力端のリファレンス電位を変化させ、前
記コンパレータが感知するロー・レベルとハイ・レベル
の識別点を変えることにより遅延変化時間を得ている。
しかしながら上記従来回路は遅延変化時間がリファレン
ス電位の変化量に対し一定にならないという問題点があ
った。これを図６を用いて説明する。
【００２２】図６において、遅延変化時間を決定付ける
要素はコンパレータに入力されるリファレンス電位の変
化量（Ｖ０、Ｖ１、Ｖ２）にあることは既に説明した通
りである。すなわち従来の可変遅延回路は、例えばロー
・レベルからハイ・レベルにおいて、図３に示されてい
るノードＢ（リファレンス入力端子２）の固定電位をＶ
０からＶ１に変化させることによって、ｔ０ないしｔ１
に至る遅延変化時間を得ることが可能となる。このリフ
ァレンス電位変化量に対する遅延時間変化量は図６によ
れば、約２０ｎｓｅｃ／Ｖ程度である。この状態から連
続してノードＢ（リファレンス入力端子２）の固定電位
をＶ１からＶ２に変化させた場合、得られる遅延変化時
間はｔ１ないしｔ２に至り、その時のリファレンス電位
変化量に対する遅延時間変化量は図６によれば、約４３
ｎｓｅｃ／Ｖ程度となる。このようにノードＢに印加さ
れる固定電位の値によって遅延変化時間が大きく変わる
理由は先に示した式１でも明らかなように、図３に示さ
れているノードＡ（入力端子１）の論理信号の変化が必
ず指数的な時間変化を持つという性質に起因する。これ
は、図３における容量素子６に流れ込む電流が一定でな
いために生ずる現象である。すなわち従来の可変遅延回
路は、リファレンス入力電位の変化量に対する遅延変化
量があまりにも大きすぎ、所望の遅延変化時間を前記リ
ファレンス入力電位によってきめ細かく制御することが
困難であり、正しい遅延制御量を得られないという問題
点があった。更には式１からも明らかなように、抵抗値
Ｒと容量値Ｃの変化量はそのまま指数的な時間変化とし
て反映されるため、抵抗値Ｒと容量値Ｃのプロセス依存
性の影響を大きく受けるという問題点があった。
要素はコンパレータに入力されるリファレンス電位の変
化量（Ｖ０、Ｖ１、Ｖ２）にあることは既に説明した通
りである。すなわち従来の可変遅延回路は、例えばロー
・レベルからハイ・レベルにおいて、図３に示されてい
るノードＢ（リファレンス入力端子２）の固定電位をＶ
０からＶ１に変化させることによって、ｔ０ないしｔ１
に至る遅延変化時間を得ることが可能となる。このリフ
ァレンス電位変化量に対する遅延時間変化量は図６によ
れば、約２０ｎｓｅｃ／Ｖ程度である。この状態から連
続してノードＢ（リファレンス入力端子２）の固定電位
をＶ１からＶ２に変化させた場合、得られる遅延変化時
間はｔ１ないしｔ２に至り、その時のリファレンス電位
変化量に対する遅延時間変化量は図６によれば、約４３
ｎｓｅｃ／Ｖ程度となる。このようにノードＢに印加さ
れる固定電位の値によって遅延変化時間が大きく変わる
理由は先に示した式１でも明らかなように、図３に示さ
れているノードＡ（入力端子１）の論理信号の変化が必
ず指数的な時間変化を持つという性質に起因する。これ
は、図３における容量素子６に流れ込む電流が一定でな
いために生ずる現象である。すなわち従来の可変遅延回
路は、リファレンス入力電位の変化量に対する遅延変化
量があまりにも大きすぎ、所望の遅延変化時間を前記リ
ファレンス入力電位によってきめ細かく制御することが
困難であり、正しい遅延制御量を得られないという問題
点があった。更には式１からも明らかなように、抵抗値
Ｒと容量値Ｃの変化量はそのまま指数的な時間変化とし
て反映されるため、抵抗値Ｒと容量値Ｃのプロセス依存
性の影響を大きく受けるという問題点があった。
【００２３】したがって、本発明の目的は、入力信号レ
ベルの論理的変化をほぼ線形的なレベル変化に変換する
回路手段を備えた遅延回路を提供することにある。
ベルの論理的変化をほぼ線形的なレベル変化に変換する
回路手段を備えた遅延回路を提供することにある。
【００２４】
【課題を解決するための手段】本発明の遅延回路は、基
本的には、第１および第２電源ラインと、入力端子と、
出力端子と、抵抗素子と、前記抵抗素子の一端と前記出
力端子との間に接続された第１容量素子と、前記第２電
源ラインと前記抵抗素子の他端との間に接続された第２
容量素子と、前記第１電源ラインと前記出力端子との間
に接続された主電流通路および前記抵抗素子の前記他端
に接続された制御電極を有する第１トランジスタと、前
記第１電源ラインと前記抵抗素子の前記一端との間に接
続され前記入力端子が第１の論理レベルの時ＯＮし第２
の論理レベルの時ＯＦＦする第１スイッチと、前記第２
容量素子に並列に接続され前記入力端子が前記第１の論
理レベルの時ＯＮし前記第２の論理レベルの時ＯＦＦす
る第２スイッチと、前記出力端子と前記第２電源ライン
との間に接続され前記入力端子が前記第１の論理レベル
の時に前記出力端子と前記第２電源ラインとの間に電気
通路を形成し前記第２の論理レベルの時に前記出力端子
を前記第２電源ラインから切り離す回路手段とを有す
る。
本的には、第１および第２電源ラインと、入力端子と、
出力端子と、抵抗素子と、前記抵抗素子の一端と前記出
力端子との間に接続された第１容量素子と、前記第２電
源ラインと前記抵抗素子の他端との間に接続された第２
容量素子と、前記第１電源ラインと前記出力端子との間
に接続された主電流通路および前記抵抗素子の前記他端
に接続された制御電極を有する第１トランジスタと、前
記第１電源ラインと前記抵抗素子の前記一端との間に接
続され前記入力端子が第１の論理レベルの時ＯＮし第２
の論理レベルの時ＯＦＦする第１スイッチと、前記第２
容量素子に並列に接続され前記入力端子が前記第１の論
理レベルの時ＯＮし前記第２の論理レベルの時ＯＦＦす
る第２スイッチと、前記出力端子と前記第２電源ライン
との間に接続され前記入力端子が前記第１の論理レベル
の時に前記出力端子と前記第２電源ラインとの間に電気
通路を形成し前記第２の論理レベルの時に前記出力端子
を前記第２電源ラインから切り離す回路手段とを有す
る。
【００２５】かくして、入力信号が第１の論理レベルか
ら第２の論理レベルに変化すると、出力端子にはほぼ直
線的なレベル変化が得られる。このレベル変化を比較器
を用いて基準電圧と比較することにより、その比較出力
は基準電圧の変化に対しほぼリニアな遅延特性を持つこ
とになる。
ら第２の論理レベルに変化すると、出力端子にはほぼ直
線的なレベル変化が得られる。このレベル変化を比較器
を用いて基準電圧と比較することにより、その比較出力
は基準電圧の変化に対しほぼリニアな遅延特性を持つこ
とになる。
【００２６】
【発明の実施の形態】以下、本発明の上記および他の目
的、特徴および利点を明確にすべく添付図面を用いて本
発明の実施の形態につき説明する。
的、特徴および利点を明確にすべく添付図面を用いて本
発明の実施の形態につき説明する。
【００２７】図１は本発明の第１の実施形態を示し、入
力端子１にインバータ１７と２０およびバッファ１８と
１９の入力端が接続され、前記インバータ１７の出力端
にＰＭＯＳトランジスタ８のゲートが接続され、前記バ
ッファ１８の出力端にＮＭＯＳトランジスタ９のゲート
が接続され、前記バッファ１９の出力端にＰＭＯＳトラ
ンジスタ１４のゲートが接続され、前記インバータ２０
の出力端にＮＭＯＳトランジスタ１５のゲートが接続さ
れ、前記ＰＭＯＳトランジスタ８のドレインに抵抗素子
５の一端と容量素子７の一端が接続され、前記抵抗素子
５の他端に前記ＮＭＯＳトランジスタ９のドレインとＮ
ＰＮトランジスタ１０のベースと容量素子６の一端が接
続され、前記ＰＭＯＳトランジスタ１４のドレインに抵
抗素子１１の一端と容量素子１３の一端が接続され、前
記抵抗素子１１の他端に前記ＮＭＯＳトランジスタ１５
のドレインと容量素子１２の一端とＮＭＯＳトランジス
タ１６のゲートが接続され、前記ＮＭＯＳトランジスタ
１６のソースに前記容量素子１３の他端と抵抗素子４９
の一端とＮＰＮトランジスタ５０のベースが接続され、
前記ＮＰＮトランジスタ１０のエミッタに前記容量素子
７の他端と前記ＮＭＯＳトランジスタ１６のドレインと
前記ＮＰＮトランジスタ５０のコレクタと前記コンパレ
ータ４の一方の入力端が接続され、第１電源端子２１に
前記ＰＭＯＳトランジスタ８と１４のソースおよびＮＰ
Ｎトランジスタ１０のコレクタが接続され、第２電源端
子２２に前記ＮＭＯＳトランジスタ９と１５のソースと
前記抵抗素子４９の他端と前記ＮＰＮトランジスタ５０
のエミッタと前記容量素子６と１２の他端が接続され、
リファレンス入力端子２に前記コンパレータ４の他方の
入力端が接続され、出力端子３に前記コンパレータ４の
出力端が接続される。なお、コンパレータ４の構成は図
４に示した一例と同等とする。この図４の構成は従来技
術において既に説明済みであるため省略する。また従来
技術の場合と同様、前記コンパレータ４の双方の入力端
において、前記ＮＰＮトランジスタ１０のエミッタと前
記ＮＭＯＳトランジスタ１６のドレインおよび前記ＮＰ
Ｎトランジスタ５０のコレクタが接続される側の入力端
を、便宜上以下ではノードＡと表し、またリファレンス
入力端子２に接続される入力端をノードＢとして表す。
力端子１にインバータ１７と２０およびバッファ１８と
１９の入力端が接続され、前記インバータ１７の出力端
にＰＭＯＳトランジスタ８のゲートが接続され、前記バ
ッファ１８の出力端にＮＭＯＳトランジスタ９のゲート
が接続され、前記バッファ１９の出力端にＰＭＯＳトラ
ンジスタ１４のゲートが接続され、前記インバータ２０
の出力端にＮＭＯＳトランジスタ１５のゲートが接続さ
れ、前記ＰＭＯＳトランジスタ８のドレインに抵抗素子
５の一端と容量素子７の一端が接続され、前記抵抗素子
５の他端に前記ＮＭＯＳトランジスタ９のドレインとＮ
ＰＮトランジスタ１０のベースと容量素子６の一端が接
続され、前記ＰＭＯＳトランジスタ１４のドレインに抵
抗素子１１の一端と容量素子１３の一端が接続され、前
記抵抗素子１１の他端に前記ＮＭＯＳトランジスタ１５
のドレインと容量素子１２の一端とＮＭＯＳトランジス
タ１６のゲートが接続され、前記ＮＭＯＳトランジスタ
１６のソースに前記容量素子１３の他端と抵抗素子４９
の一端とＮＰＮトランジスタ５０のベースが接続され、
前記ＮＰＮトランジスタ１０のエミッタに前記容量素子
７の他端と前記ＮＭＯＳトランジスタ１６のドレインと
前記ＮＰＮトランジスタ５０のコレクタと前記コンパレ
ータ４の一方の入力端が接続され、第１電源端子２１に
前記ＰＭＯＳトランジスタ８と１４のソースおよびＮＰ
Ｎトランジスタ１０のコレクタが接続され、第２電源端
子２２に前記ＮＭＯＳトランジスタ９と１５のソースと
前記抵抗素子４９の他端と前記ＮＰＮトランジスタ５０
のエミッタと前記容量素子６と１２の他端が接続され、
リファレンス入力端子２に前記コンパレータ４の他方の
入力端が接続され、出力端子３に前記コンパレータ４の
出力端が接続される。なお、コンパレータ４の構成は図
４に示した一例と同等とする。この図４の構成は従来技
術において既に説明済みであるため省略する。また従来
技術の場合と同様、前記コンパレータ４の双方の入力端
において、前記ＮＰＮトランジスタ１０のエミッタと前
記ＮＭＯＳトランジスタ１６のドレインおよび前記ＮＰ
Ｎトランジスタ５０のコレクタが接続される側の入力端
を、便宜上以下ではノードＡと表し、またリファレンス
入力端子２に接続される入力端をノードＢとして表す。
【００２８】本実施例の動作を次に説明する。初めに入
力端子１がロー・レベルからハイ・レベルへ変化した場
合を考えると、ＰＭＯＳトランジスタ８はインバータ１
７のハイ・レベルからロー・レベルへの変化により、オ
フからオンに変化する。これによって容量素子７は第１
電源からＰＭＯＳトランジスタ８を介して充電が開始さ
れる。同時にＮＭＯＳトランジスタ９はバッファ１８の
ロー・レベルからハイ・レベルへの変化により、オフか
らオンに変化する。これによって容量素子６の電荷をＮ
ＭＯＳトランジスタ９を介して放電するとともに、ＮＰ
Ｎトランジスタ１０のベース電位をハイ・レベルからロ
ー・レベルに変化させ、ＮＰＮトランジスタ１０はオン
からオフに変化し、図１に示されているノードＡはハイ
・レベルからロー・レベルに変化する。この時点で容量
素子７の両端の電位は第１電源端子２１と同等になる。
前記ノードＡの変化はＮＭＯＳトランジスタ１６のオフ
からオンの変化も寄与していることによって達成されて
いるが、これについては後に詳しく説明する。
力端子１がロー・レベルからハイ・レベルへ変化した場
合を考えると、ＰＭＯＳトランジスタ８はインバータ１
７のハイ・レベルからロー・レベルへの変化により、オ
フからオンに変化する。これによって容量素子７は第１
電源からＰＭＯＳトランジスタ８を介して充電が開始さ
れる。同時にＮＭＯＳトランジスタ９はバッファ１８の
ロー・レベルからハイ・レベルへの変化により、オフか
らオンに変化する。これによって容量素子６の電荷をＮ
ＭＯＳトランジスタ９を介して放電するとともに、ＮＰ
Ｎトランジスタ１０のベース電位をハイ・レベルからロ
ー・レベルに変化させ、ＮＰＮトランジスタ１０はオン
からオフに変化し、図１に示されているノードＡはハイ
・レベルからロー・レベルに変化する。この時点で容量
素子７の両端の電位は第１電源端子２１と同等になる。
前記ノードＡの変化はＮＭＯＳトランジスタ１６のオフ
からオンの変化も寄与していることによって達成されて
いるが、これについては後に詳しく説明する。
【００２９】次に、入力端子１がハイ・レベルからロー
・レベルへ変化した場合を考えると、ＰＭＯＳトランジ
スタ８はインバータ１７のロー・レベルからハイ・レベ
ルへの変化により、オンからオフに変化する。同時にＮ
ＭＯＳトランジスタ９はバッファ１８のハイ・レベルか
らロー・レベルへの変化により、オンからオフに変化す
る。この時点では抵抗素子５および容量素子６と７はＰ
ＭＯＳトランジスタ８のオフによって第１電源から遮断
された状態である。しかしながら容量素子７は既に電荷
が充電されており、かつ容量素子６は電荷が放電された
状態のため、容量素子７の電荷は抵抗素子５を介し容量
素子６に向かって放電されることになる。この場合、Ｎ
ＰＮトランジスタ１０のエミッタ電位、すなわちノード
Ａの端子電圧（ＶＥ）は以下の微分方程式で表される。
・レベルへ変化した場合を考えると、ＰＭＯＳトランジ
スタ８はインバータ１７のロー・レベルからハイ・レベ
ルへの変化により、オンからオフに変化する。同時にＮ
ＭＯＳトランジスタ９はバッファ１８のハイ・レベルか
らロー・レベルへの変化により、オンからオフに変化す
る。この時点では抵抗素子５および容量素子６と７はＰ
ＭＯＳトランジスタ８のオフによって第１電源から遮断
された状態である。しかしながら容量素子７は既に電荷
が充電されており、かつ容量素子６は電荷が放電された
状態のため、容量素子７の電荷は抵抗素子５を介し容量
素子６に向かって放電されることになる。この場合、Ｎ
ＰＮトランジスタ１０のエミッタ電位、すなわちノード
Ａの端子電圧（ＶＥ）は以下の微分方程式で表される。
【００３０】 ｛ｄＶＥ（ｔ）／ｄｔ｝＋（１／Ｃ６）×｛（１／Ｚ１０）＋（１−Ａ１０） ／Ｒ５｝×ＶＥ（ｔ）＝（Ａ１０×ＶＣＣ）／（Ｃ６×Ｒ５） ・・・・（式２） ここで、ＶＣＣ＝第１電源電位 Ｃ６ ＝容量素子６の容量値 Ｚ１０＝ＮＰＮトランジスタ１０の入力インピーダンス Ａ１０＝ＮＰＮトランジスタ１０の電圧増幅率 Ｒ５ ＝抵抗素子５の抵抗値 ｔ ＝変化時間 上記の状態、すなわち入力端子１がハイ・レベルからロ
ー・レベルへ変化した場合におけるＶＥの電位は、初期
値がゼロである。従ってＶＥ（０）＝０とし式２の微分
方程式を解くと、ＶＥ（ｔ）は以下の式で表される。
ー・レベルへ変化した場合におけるＶＥの電位は、初期
値がゼロである。従ってＶＥ（０）＝０とし式２の微分
方程式を解くと、ＶＥ（ｔ）は以下の式で表される。
【００３１】 ＶＥ（ｔ）＝｛Ａ１０×ＶＣＣ／（１−Ａ１０＋Ｒ５／Ｚ１０）｝× ［１−ｅｘｐ｛−ｔ／（Ｃ６×ＺＡ）｝］ ・・・・（式３） 但し ＺＡ＝Ｚ１０×｛Ｒ５／（１−Ａ１０）｝／｛Ｚ
１０＋Ｒ５／（１−Ａ１０）｝ ＮＰＮトランジスタ１０はコレクタ接地方式であるた
め、電圧増幅率（Ａ１０）は１でかつ入力インピーダン
スは極めて大きい値を示す。従って上記の式３は以下の
式で近似的に表される。
１０＋Ｒ５／（１−Ａ１０）｝ ＮＰＮトランジスタ１０はコレクタ接地方式であるた
め、電圧増幅率（Ａ１０）は１でかつ入力インピーダン
スは極めて大きい値を示す。従って上記の式３は以下の
式で近似的に表される。
【００３２】 ＶＥ（ｔ）≒｛ＶＣＣ×ｔ／（Ｃ６×Ｒ５）｝× ｛１−ｔ／（２×Ｃ６×ＺＡ）｝ ≒ＶＣＣ×ｔ／（Ｃ６×Ｒ５） ・・・・（式４） 上式４は式１と比較しても明らかなように、指数的な時
間変化が含まれておらず、時間変化に対し一定の割合で
あることを意味している。従ってＮＰＮトランジスタ１
０のエミッタに接続されているノードＡは、式４で示さ
れるような時間変化ｔに対し線形性を持った変化を得る
ことができる。
間変化が含まれておらず、時間変化に対し一定の割合で
あることを意味している。従ってＮＰＮトランジスタ１
０のエミッタに接続されているノードＡは、式４で示さ
れるような時間変化ｔに対し線形性を持った変化を得る
ことができる。
【００３３】このノードＡの時間的変化を表したものを
図７に示す。
図７に示す。
【００３４】図７は本発明第１の実施例におけるノード
Ａのシミュレーション波形図である。先に示した図６に
おける従来例は、例えばロー・レベルからハイ・レベル
に対し、図３に示されているノードＢ（リファレンス入
力端子２）の固定電位をＶ０からＶ１に変化させること
によって得られた遅延変化量が約２０ｎｓｅｃ／Ｖ程度
であり、更に連続してノードＢの固定電位をＶ１からＶ
２に変化させた場合、得られた遅延変化量が約４３ｎｓ
ｅｃ／Ｖ程度であった。前後者を比較すれば、約２．１
５倍もの相違が生ずることになる。これに対し図７にお
ける本発明第１の実施例は、図１に示されているノード
Ｂ（リファレンス入力端子２）の固定電位をＶ０からＶ
１に変化させることによって得られた遅延変化量（ｔ１
−ｔ０）は約１９ｎｓｅｃ／Ｖ程度であり、更に連続し
てノードＢの固定電位をＶ１からＶ２に変化させた場
合、得られた遅延変化量（ｔ２−ｔ１）は約２０ｎｓｅ
ｃ／Ｖ程度となる。前後者を比較すれば約１．０５倍の
相違しか生じない。すなわち本発明第１の実施例は従来
例に対し、指数的な時間変化から線形的な時間変化に至
る大幅な改善効果があることが理解され、これは図６の
従来例と図７の本発明実施例の比較からも一目瞭然であ
る。
Ａのシミュレーション波形図である。先に示した図６に
おける従来例は、例えばロー・レベルからハイ・レベル
に対し、図３に示されているノードＢ（リファレンス入
力端子２）の固定電位をＶ０からＶ１に変化させること
によって得られた遅延変化量が約２０ｎｓｅｃ／Ｖ程度
であり、更に連続してノードＢの固定電位をＶ１からＶ
２に変化させた場合、得られた遅延変化量が約４３ｎｓ
ｅｃ／Ｖ程度であった。前後者を比較すれば、約２．１
５倍もの相違が生ずることになる。これに対し図７にお
ける本発明第１の実施例は、図１に示されているノード
Ｂ（リファレンス入力端子２）の固定電位をＶ０からＶ
１に変化させることによって得られた遅延変化量（ｔ１
−ｔ０）は約１９ｎｓｅｃ／Ｖ程度であり、更に連続し
てノードＢの固定電位をＶ１からＶ２に変化させた場
合、得られた遅延変化量（ｔ２−ｔ１）は約２０ｎｓｅ
ｃ／Ｖ程度となる。前後者を比較すれば約１．０５倍の
相違しか生じない。すなわち本発明第１の実施例は従来
例に対し、指数的な時間変化から線形的な時間変化に至
る大幅な改善効果があることが理解され、これは図６の
従来例と図７の本発明実施例の比較からも一目瞭然であ
る。
【００３５】一方、この入力端子１がハイ・レベルから
ロー・レベルへの変化の状態において、ＰＭＯＳトラン
ジスタ１４はバッファ１９のハイ・レベルからロー・レ
ベルへの変化により、オフからオンに変化する。これに
よって容量素子１３は第１電源からＰＭＯＳトランジス
タ１４を介して充電される。同時にＮＭＯＳトランジス
タ１５はインバータ２０のロー・レベルからハイ・レベ
ルへの変化により、オフからオンに変化する。これによ
って容量素子１２の電荷をＮＭＯＳトランジスタ１５を
介して放電するとともに、ＮＭＯＳトランジスタ１６の
ゲート電位をハイ・レベルからロー・レベルに変化さ
せ、ＮＭＯＳトランジスタ１６はオンからオフに変化す
る。このときＮＰＮトランジスタ５０は抵抗素子４９に
よりベース電位が電源端子２２と同電位となるため、オ
ンからオフに変化し、前記ノードＡのロー・レベルから
ハイ・レベルへの変化に寄与する。
ロー・レベルへの変化の状態において、ＰＭＯＳトラン
ジスタ１４はバッファ１９のハイ・レベルからロー・レ
ベルへの変化により、オフからオンに変化する。これに
よって容量素子１３は第１電源からＰＭＯＳトランジス
タ１４を介して充電される。同時にＮＭＯＳトランジス
タ１５はインバータ２０のロー・レベルからハイ・レベ
ルへの変化により、オフからオンに変化する。これによ
って容量素子１２の電荷をＮＭＯＳトランジスタ１５を
介して放電するとともに、ＮＭＯＳトランジスタ１６の
ゲート電位をハイ・レベルからロー・レベルに変化さ
せ、ＮＭＯＳトランジスタ１６はオンからオフに変化す
る。このときＮＰＮトランジスタ５０は抵抗素子４９に
よりベース電位が電源端子２２と同電位となるため、オ
ンからオフに変化し、前記ノードＡのロー・レベルから
ハイ・レベルへの変化に寄与する。
【００３６】次に再び入力端子１がロー・レベルからハ
イ・レベルへ変化した場合を考えると、ＰＭＯＳトラン
ジスタ１４はバッファ１９のロー・レベルからハイ・レ
ベルへの変化により、オンからオフに変化する。同時に
ＮＭＯＳトランジスタ１５はインバータ２０のハイ・レ
ベルからロー・レベルへの変化により、オンからオフに
変化する。この時点では抵抗素子１１および容量素子１
２と１３はＰＭＯＳトランジスタ１４のオフによって第
１電源から遮断された状態である。しかしながら容量素
子１３は既に電荷が充電されており、かつ容量素子１２
は電荷が放電された状態のため、容量素子１３の電荷は
抵抗素子１１を介し容量素子１２に向かって放電される
ことになる。この場合、ＮＭＯＳトランジスタ１６のソ
ース電圧、すなわちＮＰＮトランジスタ５０のベース電
位（ＶＢ）は以下の微分方程式で表される。 ｛ｄＶＢ（ｔ）／ｄｔ｝＋（１／Ｃ１２）×｛（１／Ｚ１６）＋（１−Ａ１６） ／Ｒ１１｝×ＶＢ（ｔ）＝（Ａ１６×ＶＣＣ）／（Ｃ１２×Ｒ１１） ・・・・（式５） ここで、ＶＣＣ＝第１電源電位 Ｃ１２＝容量素子１２の容量値 Ｚ１６＝ＮＭＯＳトランジスタ１６の入力インピーダン
ス Ａ１６＝ＮＭＯＳトランジスタ１６の電圧増幅率 Ｒ１１＝抵抗素子１１の抵抗値 ｔ ＝変化時間 上式５は先に説明した式２の場合と全く同様に展開する
ことができ、すなわち入力端子１がロー・レベルからハ
イ・レベルへ変化した場合におけるＶＢの電位は、初期
値がゼロである。従ってＶＢ（０）＝０とし式５の微分
方程式を解くと、ＶＢ（ｔ）は以下の式で表される。
イ・レベルへ変化した場合を考えると、ＰＭＯＳトラン
ジスタ１４はバッファ１９のロー・レベルからハイ・レ
ベルへの変化により、オンからオフに変化する。同時に
ＮＭＯＳトランジスタ１５はインバータ２０のハイ・レ
ベルからロー・レベルへの変化により、オンからオフに
変化する。この時点では抵抗素子１１および容量素子１
２と１３はＰＭＯＳトランジスタ１４のオフによって第
１電源から遮断された状態である。しかしながら容量素
子１３は既に電荷が充電されており、かつ容量素子１２
は電荷が放電された状態のため、容量素子１３の電荷は
抵抗素子１１を介し容量素子１２に向かって放電される
ことになる。この場合、ＮＭＯＳトランジスタ１６のソ
ース電圧、すなわちＮＰＮトランジスタ５０のベース電
位（ＶＢ）は以下の微分方程式で表される。 ｛ｄＶＢ（ｔ）／ｄｔ｝＋（１／Ｃ１２）×｛（１／Ｚ１６）＋（１−Ａ１６） ／Ｒ１１｝×ＶＢ（ｔ）＝（Ａ１６×ＶＣＣ）／（Ｃ１２×Ｒ１１） ・・・・（式５） ここで、ＶＣＣ＝第１電源電位 Ｃ１２＝容量素子１２の容量値 Ｚ１６＝ＮＭＯＳトランジスタ１６の入力インピーダン
ス Ａ１６＝ＮＭＯＳトランジスタ１６の電圧増幅率 Ｒ１１＝抵抗素子１１の抵抗値 ｔ ＝変化時間 上式５は先に説明した式２の場合と全く同様に展開する
ことができ、すなわち入力端子１がロー・レベルからハ
イ・レベルへ変化した場合におけるＶＢの電位は、初期
値がゼロである。従ってＶＢ（０）＝０とし式５の微分
方程式を解くと、ＶＢ（ｔ）は以下の式で表される。
【００３７】 ＶＢ（ｔ）＝｛Ａ１６×ＶＣＣ／（１−Ａ１６＋Ｒ１１／Ｚ１６）｝× ［１−ｅｘｐ｛−ｔ／（Ｃ１２×ＺＢ）｝］ ・・・・（式６） 但し ＺＢ＝Ｚ１６×｛Ｒ１１／（１−Ａ１６）｝／
｛Ｚ１６＋Ｒ１１／（１−Ａ１６）｝ ＮＭＯＳトランジスタ１６はドレイン接地方式であるた
め、電圧増幅率（Ａ１６）は１でかつ入力インピーダン
スは極めて大きい値を示す。従って上記の式６は以下の
式で近似的に表される。
｛Ｚ１６＋Ｒ１１／（１−Ａ１６）｝ ＮＭＯＳトランジスタ１６はドレイン接地方式であるた
め、電圧増幅率（Ａ１６）は１でかつ入力インピーダン
スは極めて大きい値を示す。従って上記の式６は以下の
式で近似的に表される。
【００３８】 ＶＢ（ｔ）≒｛ＶＣＣ×ｔ／（Ｃ１２×Ｒ１１）｝× ｛１−ｔ／（２×Ｃ１２×ＺＢ）｝ ≒ＶＣＣ×ｔ／（Ｃ１２×Ｒ１１） ・・・・（式７） 上式７は式１と比較しても明らかなように、指数的な時
間変化が含まれておらず、時間変化に対し一定の割合で
あることを意味している。これは先に示した式４の説明
と同様である。従ってＮＰＮトランジスタ５０のベース
電位は、式７で示されるような時間変化ｔに対し線形性
を持った変化を得ることができる。なお、ＮＰＮトラン
ジスタ５０のベース電圧の変化に対するコレクタ電流の
変化は線形性を持たないためノードＡのハイ・レベルか
らロー・レベルへの変化はやや線形性に欠けるが、ＮＰ
Ｎトランジスタ５０のエミッタサイズ等を調節すること
や、ＮＰＮトランジスタ５０のエミッタと第２電源端子
２２との間に抵抗素子を介しその抵抗値を調節すること
で、所望の線形性を得ることが可能である。
間変化が含まれておらず、時間変化に対し一定の割合で
あることを意味している。これは先に示した式４の説明
と同様である。従ってＮＰＮトランジスタ５０のベース
電位は、式７で示されるような時間変化ｔに対し線形性
を持った変化を得ることができる。なお、ＮＰＮトラン
ジスタ５０のベース電圧の変化に対するコレクタ電流の
変化は線形性を持たないためノードＡのハイ・レベルか
らロー・レベルへの変化はやや線形性に欠けるが、ＮＰ
Ｎトランジスタ５０のエミッタサイズ等を調節すること
や、ＮＰＮトランジスタ５０のエミッタと第２電源端子
２２との間に抵抗素子を介しその抵抗値を調節すること
で、所望の線形性を得ることが可能である。
【００３９】ところで、可変遅延回路内にて使用してい
るコンパレータ４は従来技術でも説明したように、大き
く分けてＭＯＳトランジスタにて構成されている場合
と、バイポーラトランジスタにて構成されている場合の
２つに分類される。一般的にＭＯＳトランジスタは高集
積性の利点がある反面、製造ばらつきによる電気的性能
変化が大きい欠点があり、またバイポーラトランジスタ
は高速でかつ製造ばらつきによる電気的性能変化が小さ
い利点がある反面、高集積性が困難であるという欠点を
持つ。両者は集積回路の仕様によって使い分けられてお
り、従って可変遅延回路も当然ながら、搭載される集積
回路のトランジスタの性質に合わせ、ＭＯＳおよびバイ
ポーラトランジスタの両方に適用できることが必要とな
る。
るコンパレータ４は従来技術でも説明したように、大き
く分けてＭＯＳトランジスタにて構成されている場合
と、バイポーラトランジスタにて構成されている場合の
２つに分類される。一般的にＭＯＳトランジスタは高集
積性の利点がある反面、製造ばらつきによる電気的性能
変化が大きい欠点があり、またバイポーラトランジスタ
は高速でかつ製造ばらつきによる電気的性能変化が小さ
い利点がある反面、高集積性が困難であるという欠点を
持つ。両者は集積回路の仕様によって使い分けられてお
り、従って可変遅延回路も当然ながら、搭載される集積
回路のトランジスタの性質に合わせ、ＭＯＳおよびバイ
ポーラトランジスタの両方に適用できることが必要とな
る。
【００４０】先に示した本発明第１の実施例は説明の通
り、コンパレータ４は図４に示したＭＯＳトランジスタ
タイプのものを選択した。その理由はコンパレータに電
位を与える際、コンパレータを出入りする直流的な電流
ルートが存在しないためである。図４において、ノード
Ａとなる入力端３１はＮＭＯＳトランジスタ３５のゲー
トに接続されているが、ＭＯＳトランジスタはゲートか
らドレインまたはソースへ流れる直流的な電流ルートが
形成されない性質上、ノードＡから出入りする直流的な
電流成分は存在しない。
り、コンパレータ４は図４に示したＭＯＳトランジスタ
タイプのものを選択した。その理由はコンパレータに電
位を与える際、コンパレータを出入りする直流的な電流
ルートが存在しないためである。図４において、ノード
Ａとなる入力端３１はＮＭＯＳトランジスタ３５のゲー
トに接続されているが、ＭＯＳトランジスタはゲートか
らドレインまたはソースへ流れる直流的な電流ルートが
形成されない性質上、ノードＡから出入りする直流的な
電流成分は存在しない。
【００４１】しかしながら先の説明のように、バイポー
ラトランジスタの利点を応用した集積回路では、コンパ
レータ４は図５に示した回路で構成されることが一般的
である。バイポーラトランジスタはベースからエミッタ
へ向けての電流ルートを必要とし、電流供給を遮断した
場合はバイポーラトランジスタがオフしてしまう。従っ
てバイポーラトランジスタがオンを維持するためには常
に定常的な電流を供給する手段が必要となる。以下では
本発明第２の実施の形態として、この電流供給手段を含
めた可変遅延回路の一例を示す。
ラトランジスタの利点を応用した集積回路では、コンパ
レータ４は図５に示した回路で構成されることが一般的
である。バイポーラトランジスタはベースからエミッタ
へ向けての電流ルートを必要とし、電流供給を遮断した
場合はバイポーラトランジスタがオフしてしまう。従っ
てバイポーラトランジスタがオンを維持するためには常
に定常的な電流を供給する手段が必要となる。以下では
本発明第２の実施の形態として、この電流供給手段を含
めた可変遅延回路の一例を示す。
【００４２】図２は本発明の第２の実施の形態を表す可
変遅延回路である。
変遅延回路である。
【００４３】図２に示すように本発明可変遅延回路の第
２の実施の形態は、入力端子１にインバータ１７と２０
およびバッファ１８と１９の入力端が接続され、前記イ
ンバータ１７の出力端にＰＮＰトランジスタ２３のベー
スが接続され、前記バッファ１８の出力端にＮＰＮトラ
ンジスタ２４のベースが接続され、前記バッファ１９の
出力端にＰＮＰトランジスタ２５のベースが接続され、
前記インバータ２０の出力端にＮＰＮトランジスタ２６
のベースが接続され、前記ＰＮＰトランジスタ２３のコ
レクタに抵抗素子５の一端と容量素子７の一端が接続さ
れ、前記抵抗素子５の他端に前記ＮＰＮトランジスタ２
４のコレクタとＮＰＮトランジスタ１０のベースと容量
素子６の一端が接続され、前記ＰＮＰトランジスタ２５
のコレクタに抵抗素子１１の一端と容量素子１３の一端
が接続され、前記抵抗素子１１の他端に前記ＮＰＮトラ
ンジスタ２６のコレクタと容量素子１２の一端とＮＰＮ
トランジスタ２７のベースが接続され、前記ＮＰＮトラ
ンジスタ２７のエミッタに前記容量素子１３の他端と抵
抗素子４９の一端とＮＰＮトランジスタ５０のベースが
接続され、前記ＮＰＮトランジスタ１０のエミッタに前
記容量素子７の他端と前記ＮＰＮトランジスタ２７と５
０のコレクタとＰＮＰトランジスタ２８のコレクタとＮ
ＰＮトランジスタ２９のコレクタとインバータ３０の入
力端とコンパレータ４の一方の入力端が接続され、前記
インバータ３０に前記ＰＮＰトランジスタ２８のベース
と前記ＮＰＮトランジスタ２９のベースが接続され、第
１電源端子２１に前記ＰＮＰトランジスタ２３と２５と
２８のエミッタおよびＮＰＮトランジスタ１０のコレク
タが接続され、第２電源端子２２に前記ＮＰＮトランジ
スタ２４と２６と２７と５０と２９および抵抗素子４９
の他端と容量素子６と１２の他端が接続され、リファレ
ンス入力端子２に前記コンパレータ４の他方の入力端が
接続され、出力端子３に前記コンパレータ４の出力端が
接続される。なお、コンパレータ４の構成は図５に示し
た一例と同等とする。但しこの図５の構成は従来技術に
おいて既に説明済みであるため省略する。また第一の実
施例の場合と同様、前記コンパレータ４の双方の入力端
において、前記ＮＰＮトランジスタ１０のエミッタと前
記容量素子７の他端と前記ＰＮＰトランジスタ２８のコ
レクタと前記ＮＰＮトランジスタ２７と５０と２９のコ
レクタおよびインバータ３０の入力端が接続される入力
端を、便宜上以下ではノードＡと表し、またリファレン
ス入力端子２に接続される入力端をノードＢとして表
す。
２の実施の形態は、入力端子１にインバータ１７と２０
およびバッファ１８と１９の入力端が接続され、前記イ
ンバータ１７の出力端にＰＮＰトランジスタ２３のベー
スが接続され、前記バッファ１８の出力端にＮＰＮトラ
ンジスタ２４のベースが接続され、前記バッファ１９の
出力端にＰＮＰトランジスタ２５のベースが接続され、
前記インバータ２０の出力端にＮＰＮトランジスタ２６
のベースが接続され、前記ＰＮＰトランジスタ２３のコ
レクタに抵抗素子５の一端と容量素子７の一端が接続さ
れ、前記抵抗素子５の他端に前記ＮＰＮトランジスタ２
４のコレクタとＮＰＮトランジスタ１０のベースと容量
素子６の一端が接続され、前記ＰＮＰトランジスタ２５
のコレクタに抵抗素子１１の一端と容量素子１３の一端
が接続され、前記抵抗素子１１の他端に前記ＮＰＮトラ
ンジスタ２６のコレクタと容量素子１２の一端とＮＰＮ
トランジスタ２７のベースが接続され、前記ＮＰＮトラ
ンジスタ２７のエミッタに前記容量素子１３の他端と抵
抗素子４９の一端とＮＰＮトランジスタ５０のベースが
接続され、前記ＮＰＮトランジスタ１０のエミッタに前
記容量素子７の他端と前記ＮＰＮトランジスタ２７と５
０のコレクタとＰＮＰトランジスタ２８のコレクタとＮ
ＰＮトランジスタ２９のコレクタとインバータ３０の入
力端とコンパレータ４の一方の入力端が接続され、前記
インバータ３０に前記ＰＮＰトランジスタ２８のベース
と前記ＮＰＮトランジスタ２９のベースが接続され、第
１電源端子２１に前記ＰＮＰトランジスタ２３と２５と
２８のエミッタおよびＮＰＮトランジスタ１０のコレク
タが接続され、第２電源端子２２に前記ＮＰＮトランジ
スタ２４と２６と２７と５０と２９および抵抗素子４９
の他端と容量素子６と１２の他端が接続され、リファレ
ンス入力端子２に前記コンパレータ４の他方の入力端が
接続され、出力端子３に前記コンパレータ４の出力端が
接続される。なお、コンパレータ４の構成は図５に示し
た一例と同等とする。但しこの図５の構成は従来技術に
おいて既に説明済みであるため省略する。また第一の実
施例の場合と同様、前記コンパレータ４の双方の入力端
において、前記ＮＰＮトランジスタ１０のエミッタと前
記容量素子７の他端と前記ＰＮＰトランジスタ２８のコ
レクタと前記ＮＰＮトランジスタ２７と５０と２９のコ
レクタおよびインバータ３０の入力端が接続される入力
端を、便宜上以下ではノードＡと表し、またリファレン
ス入力端子２に接続される入力端をノードＢとして表
す。
【００４４】本実施例の動作を図２を用いて説明する。
図２において、初めに入力端子１がロー・レベルからハ
イ・レベルへ変化した場合を考えると、ＰＮＰトランジ
スタ２３はインバータ１７のハイ・レベルからロー・レ
ベルへの変化により、オフからオンに変化する。これに
よって容量素子７は第１電源からＰＮＰトランジスタ２
３を介して充電が開始される。同時にＮＰＮトランジス
タ２４はバッファ１８のロー・レベルからハイ・レベル
への変化により、オフからオンに変化する。これによっ
て容量素子６の電荷をＮＰＮトランジスタ２４を介して
放電するとともに、ＮＰＮトランジスタ１０のベース電
位をハイ・レベルからロー・レベルに変化させ、ＮＰＮ
トランジスタ１０はオンからオフに変化し、図２に示さ
れているノードＡはハイ・レベルからロー・レベルに変
化する。この時点で容量素子７の両端の電位は第１電源
端子２１からＰＮＰトランジスタ２３のコレクタ−エミ
ッタ間電圧ＶＣＥ２３（約０．４Ｖ）とＮＰＮトランジ
スタ２９のコレクタ−エミッタ間電圧ＶＣＥ２９（約
０．３Ｖ）を引いた値になる。前記ノードＡの変化はＮ
ＰＮトランジスタ５０のオフからオンの変化も寄与して
いることによって達成されているが、これについては後
に詳しく説明する。
図２において、初めに入力端子１がロー・レベルからハ
イ・レベルへ変化した場合を考えると、ＰＮＰトランジ
スタ２３はインバータ１７のハイ・レベルからロー・レ
ベルへの変化により、オフからオンに変化する。これに
よって容量素子７は第１電源からＰＮＰトランジスタ２
３を介して充電が開始される。同時にＮＰＮトランジス
タ２４はバッファ１８のロー・レベルからハイ・レベル
への変化により、オフからオンに変化する。これによっ
て容量素子６の電荷をＮＰＮトランジスタ２４を介して
放電するとともに、ＮＰＮトランジスタ１０のベース電
位をハイ・レベルからロー・レベルに変化させ、ＮＰＮ
トランジスタ１０はオンからオフに変化し、図２に示さ
れているノードＡはハイ・レベルからロー・レベルに変
化する。この時点で容量素子７の両端の電位は第１電源
端子２１からＰＮＰトランジスタ２３のコレクタ−エミ
ッタ間電圧ＶＣＥ２３（約０．４Ｖ）とＮＰＮトランジ
スタ２９のコレクタ−エミッタ間電圧ＶＣＥ２９（約
０．３Ｖ）を引いた値になる。前記ノードＡの変化はＮ
ＰＮトランジスタ５０のオフからオンの変化も寄与して
いることによって達成されているが、これについては後
に詳しく説明する。
【００４５】次に、入力端子１がハイ・レベルからロー
・レベルへ変化した場合を考えると、ＰＮＰトランジス
タ２３はインバータ１７のロー・レベルからハイ・レベ
ルへの変化により、オンからオフに変化する。同時にＮ
ＰＮトランジスタ２４はバッファ１８のハイ・レベルか
らロー・レベルへの変化により、オンからオフに変化す
る。この時点では抵抗素子５および容量素子６と７はＰ
ＮＰトランジスタ２３のオフによって第１電源から遮断
された状態である。しかしながら容量素子７は既に電荷
が充電されており、かつ容量素子６は電荷が放電された
状態のため、容量素子７の電荷は抵抗素子５を介し容量
素子６に向かって放電されることになる。この場合、Ｎ
ＰＮトランジスタ１０のエミッタ電位、すなわちノード
Ａの端子電圧（ＶＥ２）は以下の微分方程式で表され
る。
・レベルへ変化した場合を考えると、ＰＮＰトランジス
タ２３はインバータ１７のロー・レベルからハイ・レベ
ルへの変化により、オンからオフに変化する。同時にＮ
ＰＮトランジスタ２４はバッファ１８のハイ・レベルか
らロー・レベルへの変化により、オンからオフに変化す
る。この時点では抵抗素子５および容量素子６と７はＰ
ＮＰトランジスタ２３のオフによって第１電源から遮断
された状態である。しかしながら容量素子７は既に電荷
が充電されており、かつ容量素子６は電荷が放電された
状態のため、容量素子７の電荷は抵抗素子５を介し容量
素子６に向かって放電されることになる。この場合、Ｎ
ＰＮトランジスタ１０のエミッタ電位、すなわちノード
Ａの端子電圧（ＶＥ２）は以下の微分方程式で表され
る。
【００４６】 ｛ｄＶＥ２（ｔ）／ｄｔ｝＋（１／Ｃ６）×｛（１／Ｚ１０）＋ （１−Ａ１０）／Ｒ５｝×ＶＥ２（ｔ） ＝｛Ａ１０×（ＶＣＣ−ＶＣＥ２３−ＶＣＥ２９）｝／（Ｃ６×Ｒ５） ・・・・（式８） ここで、ＶＣＣ＝第１電源電位 Ｃ６ ＝容量素子６の容量値 Ｚ１０＝ＮＰＮトランジスタ１０の入力インピーダンス Ａ１０＝ＮＰＮトランジスタ１０の電圧増幅率 Ｒ５ ＝抵抗素子５の抵抗値 ｔ ＝変化時間 上記の状態、すなわち入力端子１がハイ・レベルからロ
ー・レベルへ変化した場合におけるＶＥ２の電位は、初
期値がゼロである。従ってＶＥ２（０）＝０とし式８の
微分方程式を解くと、ＶＥ２（ｔ）は以下の式で表され
る。
ー・レベルへ変化した場合におけるＶＥ２の電位は、初
期値がゼロである。従ってＶＥ２（０）＝０とし式８の
微分方程式を解くと、ＶＥ２（ｔ）は以下の式で表され
る。
【００４７】 ＶＥ２（ｔ）＝｛Ａ１０×（ＶＣＣ−ＶＣＥ２３−ＶＣＥ２９）｝／ ｛（１−Ａ１０＋（Ｒ５／Ｚ１０）｝× ［１−ｅｘｐ｛−ｔ／（Ｃ６×ＺＡ）｝］ ・・・・（式９） 但し ＺＡ＝Ｚ１０×｛Ｒ５／（１−Ａ１０）｝／｛Ｚ
１０＋Ｒ５／（１−Ａ１０）｝ ＮＰＮトランジスタ１０はコレクタ接地方式であるた
め、電圧増幅率（Ａ１０）は１でかつ入力インピーダン
スは極めて大きい値を示す。従って上記の式９は以下の
式で近似的に表される。
１０＋Ｒ５／（１−Ａ１０）｝ ＮＰＮトランジスタ１０はコレクタ接地方式であるた
め、電圧増幅率（Ａ１０）は１でかつ入力インピーダン
スは極めて大きい値を示す。従って上記の式９は以下の
式で近似的に表される。
【００４８】 ＶＥ２（ｔ）≒｛（ＶＣＣ−ＶＣＥ２３−ＶＣＥ２９）×ｔ／ （Ｃ６×Ｒ５）｝×｛１−ｔ／（２×Ｃ６×ＺＡ）｝ ≒（ＶＣＣ−ＶＣＥ２３−ＶＣＥ２９）×ｔ／（Ｃ６×Ｒ５） ・・・・（式１０） 上式１０は式１と比較しても明らかなように、指数的な
時間変化が含まれておらず、時間変化に対し一定の割合
であることを意味している。従ってＮＰＮトランジスタ
１０のエミッタに接続されているノードＡは、式１０で
示されるような時間変化ｔに対し線形性を持った変化を
得ることができる。
時間変化が含まれておらず、時間変化に対し一定の割合
であることを意味している。従ってＮＰＮトランジスタ
１０のエミッタに接続されているノードＡは、式１０で
示されるような時間変化ｔに対し線形性を持った変化を
得ることができる。
【００４９】この状態に続いてインバータ３０の伝搬遅
延時間が経過した後、ＰＮＰトランジスタ２８のベース
にはインバータ３０の出力であるロー・レベルが印加さ
れるため、第１電源からノードＡに向けて電流ルートを
形成する。従ってノードＡに接続されているコンパレー
タ４の入力へ向けて流れる、ハイ・レベルを維持するた
めの直流的な電流は、ＰＮＰトランジスタ２８にて供給
されることになる。すなわち、ノードＡの時間的な信号
変化は式１０で示されたような線形性を保ちながら、コ
ンパレータ４への電流供給も同時に可能であることを意
味する。
延時間が経過した後、ＰＮＰトランジスタ２８のベース
にはインバータ３０の出力であるロー・レベルが印加さ
れるため、第１電源からノードＡに向けて電流ルートを
形成する。従ってノードＡに接続されているコンパレー
タ４の入力へ向けて流れる、ハイ・レベルを維持するた
めの直流的な電流は、ＰＮＰトランジスタ２８にて供給
されることになる。すなわち、ノードＡの時間的な信号
変化は式１０で示されたような線形性を保ちながら、コ
ンパレータ４への電流供給も同時に可能であることを意
味する。
【００５０】一方、この入力端子１がハイ・レベルから
ロー・レベルへの変化の状態において、ＰＮＰトランジ
スタ２５はバッファ１９のハイ・レベルからロー・レベ
ルへの変化により、オフからオンに変化する。これによ
って容量素子１３は第１電源からＰＮＰトランジスタ２
５を介して充電される。同時にＮＰＮトランジスタ２６
はインバータ２０のロー・レベルからハイ・レベルへの
変化により、オフからオンに変化する。これによって容
量素子１２の電荷をＮＰＮトランジスタ２６を介して放
電するとともに、ＮＰＮトランジスタ２７のベース電位
をハイ・レベルからロー・レベルに変化させ、ＮＰＮト
ランジスタ２７はオンからオフに変化する。このときＮ
ＰＮトランジスタ５０は抵抗素子４９によりベース電位
が電源端子２２と同電位となるため、オンからオフに変
化し、前記ノードＡのロー・レベルからハイ・レベルへ
の変化に寄与する。次に再び入力端子１がロー・レベル
からハイ・レベルへ変化した場合を考えると、ＰＮＰト
ランジスタ２５はバッファ１９のロー・レベルからハイ
・レベルへの変化により、オンからオフに変化する。同
時にＮＰＮトランジスタ２６はインバータ２０のハイ・
レベルからロー・レベルへの変化により、オンからオフ
に変化する。この時点では抵抗素子１１および容量素子
１２と１３はＰＮＰトランジスタ２５のオフによって第
１電源から遮断された状態である。しかしながら容量素
子１３は既に電荷が充電されており、かつ容量素子１２
は電荷が放電された状態のため、容量素子１３の電荷は
抵抗素子１１を介し容量素子１２に向かって放電される
ことになる。この場合、ＮＰＮトランジスタ２７のエミ
ッタ電圧、すなわちＮＰＮトランジスタ５０のベース電
位（ＶＢ２）は以下の微分方程式で表される。
ロー・レベルへの変化の状態において、ＰＮＰトランジ
スタ２５はバッファ１９のハイ・レベルからロー・レベ
ルへの変化により、オフからオンに変化する。これによ
って容量素子１３は第１電源からＰＮＰトランジスタ２
５を介して充電される。同時にＮＰＮトランジスタ２６
はインバータ２０のロー・レベルからハイ・レベルへの
変化により、オフからオンに変化する。これによって容
量素子１２の電荷をＮＰＮトランジスタ２６を介して放
電するとともに、ＮＰＮトランジスタ２７のベース電位
をハイ・レベルからロー・レベルに変化させ、ＮＰＮト
ランジスタ２７はオンからオフに変化する。このときＮ
ＰＮトランジスタ５０は抵抗素子４９によりベース電位
が電源端子２２と同電位となるため、オンからオフに変
化し、前記ノードＡのロー・レベルからハイ・レベルへ
の変化に寄与する。次に再び入力端子１がロー・レベル
からハイ・レベルへ変化した場合を考えると、ＰＮＰト
ランジスタ２５はバッファ１９のロー・レベルからハイ
・レベルへの変化により、オンからオフに変化する。同
時にＮＰＮトランジスタ２６はインバータ２０のハイ・
レベルからロー・レベルへの変化により、オンからオフ
に変化する。この時点では抵抗素子１１および容量素子
１２と１３はＰＮＰトランジスタ２５のオフによって第
１電源から遮断された状態である。しかしながら容量素
子１３は既に電荷が充電されており、かつ容量素子１２
は電荷が放電された状態のため、容量素子１３の電荷は
抵抗素子１１を介し容量素子１２に向かって放電される
ことになる。この場合、ＮＰＮトランジスタ２７のエミ
ッタ電圧、すなわちＮＰＮトランジスタ５０のベース電
位（ＶＢ２）は以下の微分方程式で表される。
【００５１】 ｛ｄＶＢ２（ｔ）／ｄｔ｝＋（１／Ｃ１２）×｛（１／Ｚ２７）＋ （１−Ａ２７）／Ｒ１１｝×ＶＢ２（ｔ）＝｛Ａ２７×（ＶＣＣ− ＶＣＥ２５）｝／（Ｃ１２×Ｒ１１） ・・・・（式１１） ここで、ＶＣＣ＝第１電源電位 Ｃ１２＝容量素子１２の容量値 Ｚ２７＝ＮＰＮトランジスタ２７の入力インピーダンス Ａ２７＝ＮＰＮトランジスタ２７の電圧増幅率 Ｒ１１＝抵抗素子１１の抵抗値 ｔ ＝変化時間 ＶＣＥ２５＝ＮＰＮトランジスタ２５のコレクタ−エミ
ッタ間電圧 上式１１は先に説明した式８の場合と全く同様に展開す
ることができ、すなわち入力端子１がロー・レベルから
ハイ・レベルへ変化した場合におけるＶＢ２の電位は、
初期値がゼロである。従ってＶＢ２（０）＝０とし式１
１の微分方程式を解くと、ＶＢ２（ｔ）は以下の式で表
される。
ッタ間電圧 上式１１は先に説明した式８の場合と全く同様に展開す
ることができ、すなわち入力端子１がロー・レベルから
ハイ・レベルへ変化した場合におけるＶＢ２の電位は、
初期値がゼロである。従ってＶＢ２（０）＝０とし式１
１の微分方程式を解くと、ＶＢ２（ｔ）は以下の式で表
される。
【００５２】 ＶＢ２（ｔ）＝｛Ａ２７×（ＶＣＣ−ＶＣＥ２５）／ （１−Ａ２７＋Ｒ１１／Ｚ２７）｝× ［１−ｅｘｐ｛−ｔ／（Ｃ１２×ＺＢ２）｝］ ・・・・（式１２） 但し ＺＢ２＝Ｚ２７×｛Ｒ１１／（１−Ａ２７）｝／
｛Ｚ２７＋Ｒ１１／（１−Ａ２７）｝ ＮＰＮトランジスタ２７はコレクタ接地方式であるた
め、電圧増幅率（Ａ２７）は１でかつ入力インピーダン
スは極めて大きい値を示す。従って上記の式１２は以下
の式で近似的に表される。
｛Ｚ２７＋Ｒ１１／（１−Ａ２７）｝ ＮＰＮトランジスタ２７はコレクタ接地方式であるた
め、電圧増幅率（Ａ２７）は１でかつ入力インピーダン
スは極めて大きい値を示す。従って上記の式１２は以下
の式で近似的に表される。
【００５３】 ＶＢ２（ｔ）≒｛（ＶＣＣ−ＶＣＥ２５）×ｔ／（Ｃ１２×Ｒ１１）｝× ｛１−ｔ／（２×Ｃ１２×ＺＢ２）｝ ≒（ＶＣＣ−ＶＣＥ２５）×ｔ／（Ｃ１２×Ｒ１１） ・・・・（式１３） 上式１３は式１と比較しても明らかなように、指数的な
時間変化が含まれておらず、時間変化に対し一定の割合
であることを意味している。これは先に示した式１０の
説明と同様である。従ってＮＰＮトランジスタ５０のベ
ース電位は、式１３で示されるような時間変化ｔに対し
線形性を持った変化を得ることができる。なお、ＮＰＮ
トランジスタ５０のベース電圧の変化に対するコレクタ
電流の変化は線形性を持たないためノードＡのハイ・レ
ベルからロー・レベルへの変化はやや線形性に欠ける
が、第１の実施例の時と同様、ＮＰＮトランジスタ５０
のエミッタサイズの調節やＮＰＮトランジスタ５０のエ
ミッタと第２電源端子２２との間に抵抗素子を介しその
抵抗値を調節することで、所望の線形性を得ることが可
能である。
時間変化が含まれておらず、時間変化に対し一定の割合
であることを意味している。これは先に示した式１０の
説明と同様である。従ってＮＰＮトランジスタ５０のベ
ース電位は、式１３で示されるような時間変化ｔに対し
線形性を持った変化を得ることができる。なお、ＮＰＮ
トランジスタ５０のベース電圧の変化に対するコレクタ
電流の変化は線形性を持たないためノードＡのハイ・レ
ベルからロー・レベルへの変化はやや線形性に欠ける
が、第１の実施例の時と同様、ＮＰＮトランジスタ５０
のエミッタサイズの調節やＮＰＮトランジスタ５０のエ
ミッタと第２電源端子２２との間に抵抗素子を介しその
抵抗値を調節することで、所望の線形性を得ることが可
能である。
【００５４】この状態に続いてインバータ３０の伝搬遅
延時間が経過した後、ＮＰＮトランジスタ２９のベース
にはインバータ３０の出力であるハイ・レベルが印加さ
れるため、ノードＡから第２電源２２に向けての電流ル
ートを形成する。従ってノードＡに接続されているコン
パレータ４の入力から流れ出る、ロー・レベルを維持す
るための直流的な電流は、ＮＰＮトランジスタ２９によ
って流出されることになる。すなわち、ノードＡの時間
的な信号変化は式１３で示されたような線形性を保ちな
がら、コンパレータ４からの電流排出も同時に可能であ
ることを意味する。なお、前記のような排出する電流
は、コンパレータ４が図５に示したＮＰＮトランジスタ
にて構成されている場合には存在せず、ＰＮＰトランジ
スタで構成されている場合に存在する。
延時間が経過した後、ＮＰＮトランジスタ２９のベース
にはインバータ３０の出力であるハイ・レベルが印加さ
れるため、ノードＡから第２電源２２に向けての電流ル
ートを形成する。従ってノードＡに接続されているコン
パレータ４の入力から流れ出る、ロー・レベルを維持す
るための直流的な電流は、ＮＰＮトランジスタ２９によ
って流出されることになる。すなわち、ノードＡの時間
的な信号変化は式１３で示されたような線形性を保ちな
がら、コンパレータ４からの電流排出も同時に可能であ
ることを意味する。なお、前記のような排出する電流
は、コンパレータ４が図５に示したＮＰＮトランジスタ
にて構成されている場合には存在せず、ＰＮＰトランジ
スタで構成されている場合に存在する。
【００５５】なお、上記実施例１および２においては、
ノードＡの電位の立ち上がりおよび立ち下がりをともに
線形に近づける可変遅延回路を示したが、システム、回
路によっては入力信号の立ち上がりに対し所定の遅延特
性を有する出力が要求され、逆に入力信号の立ち下りに
対し所定の遅延特性を有する出力が要求される。このよ
うな場合は、各図において、出力ノードＡに対し上側又
は下側の回路のみを設けて対処すればよい。
ノードＡの電位の立ち上がりおよび立ち下がりをともに
線形に近づける可変遅延回路を示したが、システム、回
路によっては入力信号の立ち上がりに対し所定の遅延特
性を有する出力が要求され、逆に入力信号の立ち下りに
対し所定の遅延特性を有する出力が要求される。このよ
うな場合は、各図において、出力ノードＡに対し上側又
は下側の回路のみを設けて対処すればよい。
【００５６】また、各実施例ではＭＯＳトランジスタと
バイポーラトランジスタとを混在した構成としている
が、バイポーラトランジスタのみ、又はＭＯＳトランジ
スタのみでも構成できる。すなわち、ゲート又はベース
を制御電極とし、この電極に印加する信号にもとづきド
レイン−ソース間又はコレクタ−エミッタ間の主電流通
路の導電度を制御するトランジスタを用いて構成するこ
とができる。
バイポーラトランジスタとを混在した構成としている
が、バイポーラトランジスタのみ、又はＭＯＳトランジ
スタのみでも構成できる。すなわち、ゲート又はベース
を制御電極とし、この電極に印加する信号にもとづきド
レイン−ソース間又はコレクタ−エミッタ間の主電流通
路の導電度を制御するトランジスタを用いて構成するこ
とができる。
【００５７】
【発明の効果】以上の説明のように本発明回路は、入力
信号を任意の抵抗素子と容量素子の時定数にて可変でき
る遅延制御手段において、時定数を決定する抵抗素子と
容量素子に流れる電流を指数的変化から線形的変化に変
えることによって、コンパレータ回路に入力される時間
的な信号変化を線形化し、任意固定電位の変化量に対す
る遅延変化量を線形化することができ、指数的な遅延変
化時間に比べてきめ細かい線形的遅延変化時間を得る効
果がある。同時に抵抗値Ｒと容量値Ｃのプロセス依存性
の影響は、従来技術においては可変遅延時間精度として
指数的な変動分があったが、本発明回路はその変動分を
線形的にまで小さくできる効果がある。
信号を任意の抵抗素子と容量素子の時定数にて可変でき
る遅延制御手段において、時定数を決定する抵抗素子と
容量素子に流れる電流を指数的変化から線形的変化に変
えることによって、コンパレータ回路に入力される時間
的な信号変化を線形化し、任意固定電位の変化量に対す
る遅延変化量を線形化することができ、指数的な遅延変
化時間に比べてきめ細かい線形的遅延変化時間を得る効
果がある。同時に抵抗値Ｒと容量値Ｃのプロセス依存性
の影響は、従来技術においては可変遅延時間精度として
指数的な変動分があったが、本発明回路はその変動分を
線形的にまで小さくできる効果がある。
【００５８】またコンパレータに直流的な電流ルートが
存在する場合でも、前記遅延制御手段に電流供給手段を
付加することによって、前記改善効果を保ちつつ、電流
供給が可能となり、ＭＯＳおよびバイポーラトランジス
タの両集積回路にも搭載可能な可変遅延回路を得る。
存在する場合でも、前記遅延制御手段に電流供給手段を
付加することによって、前記改善効果を保ちつつ、電流
供給が可能となり、ＭＯＳおよびバイポーラトランジス
タの両集積回路にも搭載可能な可変遅延回路を得る。
【図１】本発明の第１実施例回路図。
【図２】本発明の第２実施例回路図。
【図３】従来回路図。
【図４】コンパレータ４構成例回路図（ＭＯＳトランジ
スタ構成）
スタ構成）
【図５】コンパレータ４構成例回路図（バイポーラトラ
ンジスタ構成）
ンジスタ構成）
【図６】従来実施例回路図内ノードＡ信号波形シミュレ
ーション図。
ーション図。
【図７】本発明第１実施例回路図内ノードＡ信号波形シ
ミュレーション図。
ミュレーション図。
１，３１ 入力端子 ２ リファレンス入力端子 ３ 出力端子 ４ コンパレータ ５，１１，４０，４１，４５，４８，４９ 抵抗素子 ６，７，１２，１３ 容量素子 ８，１４，３３，３４ ＰＭＯＳトランジスタ ９，１５，１６，３５，３６，３７，３８，３９ Ｎ
ＭＯＳトランジスタ １０，２４，２６，２７，２９，４２，４３，４４，４
６，４７，５０ ＮＰＮトランジスタ １７，２０，３０ インバータ回路 １８，１９ バッファ回路 ２１ 第１電源端子 ２２ 第２電源端子 ２３，２５，２８ ＰＮＰトランジスタ ３２ 定電圧源
ＭＯＳトランジスタ １０，２４，２６，２７，２９，４２，４３，４４，４
６，４７，５０ ＮＰＮトランジスタ １７，２０，３０ インバータ回路 １８，１９ バッファ回路 ２１ 第１電源端子 ２２ 第２電源端子 ２３，２５，２８ ＰＮＰトランジスタ ３２ 定電圧源
Claims (6)
- 【請求項１】 第１および第２電源ラインと、入力端子
と、出力端子と、抵抗素子と、前記抵抗素子の一端と前
記出力端子との間に接続された第１容量素子と、前記第
２電源ラインと前記抵抗素子の他端との間に接続された
第２容量素子と、前記第１電源ラインと前記出力端子と
の間に接続された主電流通路および前記抵抗素子の前記
他端に接続された制御電極を有する第１トランジスタ
と、前記第１電源ラインと前記抵抗素子の前記一端との
間に接続され前記入力端子が第１の論理レベルの時ＯＮ
し第２の論理レベルの時ＯＦＦする第１スイッチと、前
記第２容量素子に並列に接続され前記入力端子が前記第
１の論理レベルの時ＯＮし前記第２の論理レベルの時Ｏ
ＦＦする第２スイッチと、前記出力端子と前記第２電源
ラインとの間に接続され前記入力端子が前記第１の論理
レベルの時に前記出力端子と前記第２電源ラインとの間
に電気通路を形成し前記第２の論理レベルの時に前記出
力端子を前記第２電源ラインから切り離す回路手段と、
を有することを特徴とする遅延回路。 - 【請求項２】 第１および第２電源ラインと、入力端子
と、出力端子と、第１抵抗素子と、一端が前記第２電源
ラインに接続された第２抵抗素子と、前記第１抵抗素子
の一端と前記第２抵抗素子の他端との間に接続された第
１容量素子と、前記第２電源ラインと前記第１抵抗素子
の他端との間に接続された第２容量素子と、前記出力端
子と前記第２抵抗素子の前記他端との間に接続された主
電流通路および前記第１抵抗素子の前記他端に接続され
た制御電極を有する第１トランジスタと、前記出力端子
と前記第２電源ラインとの間に接続された主電流通路お
よび前記第２抵抗素子の前記他端に接続された制御電極
を有する第２トランジスタと、前記第１電源ラインと前
記第１抵抗素子の前記一端との間に接続され前記入力端
子が第１の論理レベルの時ＯＦＦし第２の論理レベルの
時ＯＮする第１スイッチと、前記第２容量素子に並列に
接続され前記入力端子が前記第１の論理レベルの時ＯＦ
Ｆし前記第２の論理レベルの時ＯＮする第２スイッチ
と、前記第１電源ラインと前記出力端子との間に接続さ
れ前記入力端子が前記第１の論理レベルの時に前記出力
端子を前記第１電源ラインから切り離し前記第２の論理
レベルの時に前記出力端子と前記第１電源ラインとの間
に電気通路を形成する回路手段と、を有することを特徴
とする遅延回路。 - 【請求項３】 第１および第２電源ラインと、入力端子
と、出力端子と、前記出力端子に一方の入力端子が接続
されたコンパレータ回路と、第１および第２抵抗素子
と、一端が前記第２電源ラインに接続された第３抵抗素
子と、前記第１抵抗素子の一端と前記出力端子との間に
接続された第１容量素子と、前記第２電源ラインと前記
第１抵抗素子の他端との間に接続された第２容量素子
と、前記第２抵抗素子の一端と前記第３抵抗素子の他端
との間に接続された第３容量素子と、前記第２電源ライ
ンと前記第２抵抗素子の他端との間に接続された第４容
量素子と、前記第１電源ラインと前記出力端子との間に
接続された主電流通路および前記第１抵抗素子の前記他
端に接続された制御電極を有する第１トランジスタと、
前記出力端子と前記第３抵抗素子の前記他端との間に接
続された主電流通路および前記第２抵抗素子の前記他端
に接続された制御電極を有する第２トランジスタと、前
記出力端子と前記第２電源ラインとの間に接続された主
電流通路および前記第３抵抗素子の前記他端に接続され
た制御電極を有する第３トランジスタと、前記第１電源
ラインと前記第１抵抗素子の前記一端との間に接続され
前記入力端子が第１の論理レベルの時ＯＮし第２の論理
レベルの時ＯＦＦする第１スイッチと、前記第２容量素
子に並列に接続され前記入力端子が前記第１の論理レベ
ルの時ＯＮし前記第２の論理レベルの時ＯＦＦする第２
スイッチと、前記第１電源ラインと前記第２抵抗素子の
前記一端との間に接続され前記入力端子が第１の論理レ
ベルの時ＯＦＦし第２の論理レベルの時ＯＮする第３ス
イッチと、前記第４容量素子に並列に接続され前記入力
端子が前記第１の論理レベルの時ＯＦＦし前記第２の論
理レベルの時ＯＮする第４スイッチと、を有することを
特徴とする可変遅延回路。 - 【請求項４】 前記第１トランジスタに並列に接続され
前記第１トランジスタとは異なる導電型の第２トランジ
スタと、前記出力端子と前記第２トランジスタの制御電
極との間に接続されたインバータ回路とをさらに有する
ことを特徴とする請求項１記載の遅延回路。 - 【請求項５】 前記第２トランジスタに並列に接続され
た第３トランジスタと、前記出力端子と前記第３トラン
ジスタの制御電極との間に接続されたインバータ回路と
をさらに有することを特徴とする請求項２記載の遅延回
路。 - 【請求項６】 前記第１トランジスタに並列に接続され
前記第１トランジスタとは異なる導電型の第４のトラン
ジスタと、前記第３トランジスタに並列に接続された第
５トランジスタと、前記出力端子と前記第４トランジス
タの制御電極との間に接続されたインバータ回路とをさ
らに有することを特徴とする請求項３記載の可変遅延回
路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24626896A JP3688072B2 (ja) | 1996-09-18 | 1996-09-18 | 可変遅延回路 |
| US08/924,933 US5910744A (en) | 1996-09-18 | 1997-09-08 | Variable delaying circuit having a nearly linear delay characteristic |
| DE69735075T DE69735075T2 (de) | 1996-09-18 | 1997-09-09 | Verzögerungsschaltkreis |
| EP97115624A EP0831586B1 (en) | 1996-09-18 | 1997-09-09 | Variable delaying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24626896A JP3688072B2 (ja) | 1996-09-18 | 1996-09-18 | 可変遅延回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH1093404A true JPH1093404A (ja) | 1998-04-10 |
| JP3688072B2 JP3688072B2 (ja) | 2005-08-24 |
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ID=17146010
Family Applications (1)
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|---|---|---|---|
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|---|---|
| US (1) | US5910744A (ja) |
| EP (1) | EP0831586B1 (ja) |
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|---|---|---|---|---|
| US20180083472A1 (en) * | 2016-09-16 | 2018-03-22 | Qualcomm Incorporated | Variable capacitor speed up circuit |
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| US5760623A (en) * | 1995-10-13 | 1998-06-02 | Texas Instruments Incorporated | Ramp voltage generator for differential switching amplifiers |
-
1996
- 1996-09-18 JP JP24626896A patent/JP3688072B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-08 US US08/924,933 patent/US5910744A/en not_active Expired - Lifetime
- 1997-09-09 DE DE69735075T patent/DE69735075T2/de not_active Expired - Fee Related
- 1997-09-09 EP EP97115624A patent/EP0831586B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180083472A1 (en) * | 2016-09-16 | 2018-03-22 | Qualcomm Incorporated | Variable capacitor speed up circuit |
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| EP0831586A2 (en) | 1998-03-25 |
| EP0831586B1 (en) | 2006-01-11 |
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