TWI690160B - 延遲電路 - Google Patents

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Abstract

本發明公開一種延遲電路，其包括反相接收電路、參考點產生電路、第一緩衝閘及第一反相器。反相接收電路包括第一電晶體及第一開關電路。參考點產生電路包括補償電阻、電容元件及第一電流源。其中，當輸入訊號為第一電位時，輸出節點的電壓從電壓參考點開始下降。當製程、第一參考電壓及溫度的至少其中之一變化時，補償電阻用以修正電壓參考點。

Description

延遲電路
本發明涉及一種延遲電路，特別是涉及一種不受製程、供應電壓及溫度影響且具有精確延遲時間的延遲電路。
眾所周知，電晶體的工作特性會隨著溫度而改變，其在高溫時工作速度較慢，而低溫時工作速度較快。因此，延遲電路的延遲時間會隨著溫度變化而改變，此並非為一良好的現象。
同樣地，電晶體的工作速度也隨著製程或供應電壓而改變。換言之，位於電晶體的內部節點的電壓的上升或下降時間、閾值電壓及電流都會隨著製程、供應電壓及溫度(process voltage temperature,PVT)變化而改變，因此，不同PVT條件下的輸出訊號也會有所不同。
由於在不同PVT條件下的效能差異很大，為了減輕前端電路設計上的困難，需要在IC設計初期確保性能在某個範圍內。舉例而言，摻雜濃度之變化可能引起效能之變化，此等製程變化隨著處理技術擴充至更小幾何形狀而增大。已知使用所謂的製程轉角(process corner)來對製程變化進行分類。製程轉角之一種命名慣例係使用兩字母命名符，其中第一字母代表N-通道MOSFET(NMOS)轉角，且第二字母代表P-通道MOSFET(PMOS)轉角。在此命名慣例中，存在三個轉角，亦即典型(T)轉角、快速(F)轉角及緩慢(S)轉角。快速轉角及緩慢轉角分別展現比正常情況高及低之載子移動率。
有鑒於上述延遲電路的缺點，本發明提出一種不受製程、供應電壓及溫度影響且具有固定延遲時間的延遲電路，可改善上述各種缺點。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種延遲電路，通過補償電阻的設計，使得輸出訊號不受製程、供應電壓及溫度影響且相對於輸入訊號具有固定延遲時間。
為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種延遲電路，其包括反相接收電路、參考點產生電路、第一緩衝閘及第一反相器。反相接收電路，包括第一電晶體及第一開關電路。第一電晶體的第一端連接第一節點，其第二端接收輸入訊號，其第三端連接輸出節點。第一開關電路的第一端連接輸出節點，其第二端接收輸入訊號，其第三端連接第二參考電壓。參考點產生電路包括補償電阻、電容元件及第一電流源。補償電阻連接於第一節點及第一參考電壓之間。電容元件連接於第一節點及第一電晶體的第二端之間。第一電流源連接於第一節點及第二參考電壓之間。第一緩衝閘的輸入端連接於輸出節點，第一反相器的輸入端連接於第一緩衝閘的輸出端，其輸出端用於輸出經延遲延遲時間的輸出訊號。其中，當輸入訊號為第一電位時，第一電晶體關斷，第一開關電路導通，輸出節點的電壓從電壓參考點開始下降。其中，當製程、第一參考電壓及溫度的至少其中之一變化時，補償電阻用以修正電壓參考點。
本發明的其中一有益效果在於，本發明所提供的延遲電路，通過補償電阻的設計產生追隨PVT變化的電壓參考點，進一步使得輸出訊號不受製程、供應電壓及溫度影響，且相對於輸入訊號具有固定延遲時間。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有 關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
10:延遲電路
INVC:反相接收電路
RGC:參考點產生電路
BG:第一緩衝閘
INV1:第一反相器
M1:第一電晶體
SW:第一開關電路
N1:第一節點
dVin:輸入訊號
No:輸出節點
VDD:第一參考電壓
Vss:第二參考電壓
Rc:補償電阻
C1:電容元件
S1:第一電流源
M1’:NMOS電晶體
aVx、aVx’:電壓
aVref:電壓參考點
S2:第二電流源
M2:第二電晶體
M3:第三電晶體
I1:電流
I2:電流
INV2:第二反相器
INV3:第三反相器
M4:第四電晶體
TG:傳輸閘
M5:第五電晶體
I3:電流
dVout:輸出訊號
MR1:第一電流鏡電路
MR2:第二電流鏡電路
圖1為本發明實施例的延遲電路的電路架構圖。
圖2為本發明實施例的延遲電路的另一電路架構圖。
圖3為本發明實施例的輸入訊號、輸出節點電壓及輸出訊號的電壓波形圖。
以下是通過特定的具體實施例來說明本發明所公開有關“延遲電路”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。
應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
參閱圖1，其為本發明實施例的延遲電路的方塊示意圖。如圖1所示，本發明實施例提供一種延遲電路10，其包括反相接收電路INVC、參考 點產生電路RGC、第一緩衝閘BG及第一反相器INV1。
反相接收電路INVC包括第一電晶體M1及第一開關電路SW。第一電晶體M1的第一端連接第一節點N1，其第二端接收輸入訊號dVin，其第三端連接輸出節點No。在一些實施例中，第一電晶體M1可為P型金氧半(Metal Oxide Semiconductor,MOS)場效電晶體，其第一端、第二端及第三端可分別為源極、閘極及汲極。
續言之，第一開關電路SW的第一端連接輸出節點No，其第二端接收輸入訊號dVin，其第三端連接第二參考電壓Vss。在此實施例中，第一開關電路SW可包括N型金氧半(Metal Oxide Semiconductor,MOS)場效電晶體M1’，第一開關電路SW的第一端、第二端及第三端可分別為NMOS電晶體M1’的汲極、閘極及源極。
進一步，參考點產生電路RGC包括補償電阻Rc、電容元件C1及第一電流源S1。
補償電阻Rc連接於第一節點N1及第一參考電壓VDD之間。電容元件C1連接於第一節點N1及第一電晶體M1的第二端之間。第一電流源S1連接於第一節點N1及第二參考電壓Vss之間。其中，第一電流源S1可為第三電晶體M3，其第一端連接於第一節點N1，其第三端連接於第二參考電壓Vss，可等效為可控制電流大小的第一電流源S1。
可進一步參考圖3，其為本發明實施例的輸入訊號、輸出節點電壓及輸出訊號的電壓波形圖。如圖所示，當輸入訊號dVin為第一電位，例如高電位時，第一電晶體M1關斷，第一開關電路SW的NMOS電晶體M1’導通，輸出節點No的電壓aVx從電壓參考點aVref開始下降。
進一步，當輸入訊號dVin為第二電位，例如低電位時，第一電晶體M1導通，第一開關電路SW的NMOS電晶體M1’關斷，而使得輸出節點No 的電壓aVx回到電壓參考點aVref，並對電容元件C1充電。
此外，第一緩衝閘BG的輸入端連接於輸出節點No，第一反相器INV1的輸入端連接於第一緩衝閘BG的輸出端，其輸出端用於輸出經延遲一段延遲時間的輸出訊號dVout。其中，第一緩衝閘BG連接到輸出節點No，以回應於輸出節點No的電壓aVx的變化而產生預輸出訊號。例如，當輸出節點No的電壓aVx高於第一緩衝閘BG的臨界值電壓時，預輸出訊號將致能(高邏輯準位)，而由於輸出節點No的電壓aVx的變化趨勢與輸入訊號dVin為反相，因此更設置第一反相器INV1，以輸出與輸入訊號dVin同相的輸出訊號dVout。
此處，需要說明的是，電壓參考點aVref的位準取決於第一參考電壓VDD的電壓大小及補償電阻Rc的電阻值。其中，補償電阻Rc的電阻值更取決於延遲電路10採用的製程條件以及當下的工作溫度。因此，當製程、第一參考電壓及溫度的至少其中之一變化時，補償電阻Rc可用以修正電壓參考點aVref，此電壓參考點aVref可以追隨PVT變化而變化，使延遲電路10能夠產生獨立於PVT的延遲時間。
再者，設置第三電晶體M3，可與補償電阻Rc抵銷PVT效應以產生電壓參考點aVref，藉此可進一步精確控制輸出訊號dVout的延遲時間。
除了上述實施方式，請進一步參考圖2，圖2為本發明實施例的延遲電路的另一電路架構圖。
如圖2所示，延遲電路10更包括第二電流源S2及第二電晶體M2。第二電流源S2連接於第一參考電壓VDD及第二參考電壓Vss之間，第二電晶體M2進一步連接於第二電流源S2與第二參考電壓Vss之間，第二電晶體M2的第一端連接於第二電流源S2，其第二端連接於其第一端，其第三端連接於該第二參考電壓Vss。此外，在本實施例中，第一電流源S1包括第三電晶體M3，其第一端連接於第一節點N1，其第二端連接於第二電晶體M2的第二端， 其第三端連接於第二參考電壓Vss。此處，第二電晶體M2及第三電晶體M3形成第一電流鏡電路MR1，因此，於第二電晶體M2處產生的電流I1將會鏡射至第三電晶體M3而產生相同的電流I2。較佳的，第二電晶體M2及第三電晶體M3可為N型MOS電晶體。
更如圖2所示，延遲電路10更包括第二反相器INV2及第三反相器INV3。第二反相器INV2的輸入端接收輸入訊號dVin，第三反相器INV3的輸入端連接第二反相器INV2，其輸出端連接第一電晶體M1的第二端。
此處，第二反相器INV2及第三反相器INV3可作為緩衝閘，可增強輸入訊號dVin，或是對輸入訊號dVin進行波形整形，並且輸入訊號dVin的反向訊號可用於控制第一開關電路SW，因此通過第二反相器INV2輸出供給第一開關電路SW，再將第二反相器INV2的輸出訊號通過第三反相器INV3恢復原訊號，同時可對原輸入訊號dVin產生整形及平衡訊號延時的作用。
進一步，如圖2所示，延遲電路10更包括第四電晶體M4。第四電晶體M4的第一端連接於第一參考電壓VDD，其第二端連接於第一電晶體M1的第二端及第三反相器INV3的輸出端。
此外，第一開關電路包括傳輸閘TG及第五電晶體M5。傳輸閘TG的第一端連接輸出節點No，其第二端連接第四電晶體M4的第三端及第二參考電壓Vss，其第一控制端連接第三反相器INV3的輸出端，其第二控制端連接第二反相器INV2的輸出端。第五電晶體M5的第一端連接傳輸閘TG的第二端及第四電晶體M4的第三端，其第二端連接第二電晶體M2的第二端，其第三端連接第二參考電壓Vss。較佳者，第五電晶體M5可為N型MOS電晶體。
此處，傳輸閘TG的第一控制端等效接收輸入訊號dVin，其第二控制端等效接收輸入訊號dVin的反相訊號，因此，當輸入訊號dVin為第一電位，例如高電位，將於輸出節點No及第五電晶體M5之間形成導通路徑，當輸 入訊號dVin為第二電位，例如低電位，則關斷傳輸閘TG。
而由於第四電晶體M4為P型MOS電晶體，因此當輸入訊號dVin為高電位時，第四電晶體M4關斷，當輸入訊號dVin為低電位時，第四電晶體M4導通。
其中，第二電晶體M2及第五電晶體M5形成第二電流鏡電路MR2。可進一步參考圖3，其為本發明實施例的輸入訊號、輸出節點電壓及輸出訊號的電壓波形圖。如圖所示，當輸入訊號dVin為第一電位，例如高電位時，第一電晶體M1關斷，第一開關電路SW的傳輸閘TG導通，於輸出節點No及第五電晶體M5之間形成導通路徑。此時，輸出節點No的電壓aVx’從電壓參考點aVref開始下降。由圖可知，通過設置第二電流源S2，並控制其鏡射於第五電晶體M5處產生電流I3，可使輸出節點No的電壓aVx’變化更趨於線性，以精確控制電壓aVx’相對於第一緩衝閘BG的臨界電壓的位準，藉此可進一步精確控制輸出訊號dVout的延遲時間。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的延遲電路，通過補償電阻的設計產生追隨PVT變化的電壓參考點，進一步使得輸出訊號不受製程、供應電壓及溫度影響，且相對於輸入訊號具有固定延遲時間。
此外，通過設置第二電流源，並產生鏡射電流，可使輸出節點的電壓變化更趨於線性，以精確控制電壓相對於第一緩衝閘的臨界電壓的位準，藉此可進一步精確控制輸出訊號的延遲時間。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
10:延遲電路
INVC:反相接收電路
RGC:參考點產生電路
BG:第一緩衝閘
INV1:第一反相器
M1:第一電晶體
SW:第一開關電路
N1:第一節點
dVin:輸入訊號
No:輸出節點
VDD:第一參考電壓
Vss:第二參考電壓
Rc:補償電阻
C1:電容元件
S1:第一電流源
M1’:NMOS電晶體
M3:第三電晶體
dVout:輸出訊號

Claims (10)

  1. 一種延遲電路，其包括：一反相接收電路，包括：一第一電晶體，其第一端連接一第一節點，其第二端接收一輸入訊號，其第三端連接一輸出節點；及一第一開關電路，其第一端連接該輸出節點，其第二端接收該輸入訊號，其第三端連接該第二參考電壓；一參考點產生電路，其包括：一補償電阻，連接於該第一節點及一第一參考電壓之間；一電容元件，連接於該第一節點及該第一電晶體的第二端之間；及一第一電流源，連接於該第一節點及一第二參考電壓之間；一第一緩衝閘，其輸入端連接於該輸出節點；以及一第一反相器，其輸入端連接於該第一緩衝閘的輸出端，其輸出端用於輸出經延遲一延遲時間的一輸出訊號，其中當該輸入訊號為一第一電位時，該第一電晶體關斷，該第一開關電路導通，該輸出節點的電壓從一電壓參考點開始下降，其中當製程、該第一參考電壓及溫度的至少其中之一變化時，該補償電阻用以修正該電壓參考點。
  2. 如申請專利範圍第1項所述的延遲電路，其中該第一電晶體係為一P型金氧半(Metal Oxide Semiconductor,MOS)場效電晶體。
  3. 如申請專利範圍第1項所述的延遲電路，其中該第一電位為高電位。
  4. 如申請專利範圍第1項所述的延遲電路，其中該第一開關電路包括一N型金氧半(Metal Oxide Semiconductor,MOS)場效電 晶體。
  5. 如申請專利範圍第1項所述的延遲電路，更包括：一第二電流源，連接於該第一參考電壓及該第二參考電壓之間；一第二電晶體，其第一端連接於該電流源，其第二端連接於其第一端，其第三端連接於該第二參考電壓；其中該第一電流源係包括一第三電晶體，其第一端連接於該第一節點，其第二端連接於該第二電晶體的第二端，其第三端連接於該第二參考電壓，其中該第二電晶體及該第三電晶體形成一第一電流鏡電路。
  6. 如申請專利範圍第5項所述的延遲電路，其中該第二電晶體及該第三電晶體為N型MOS電晶體。
  7. 如申請專利範圍第5項所述的延遲電路，更包括：一第二反相器，其輸入端接收該輸入訊號；以及一第三反相器，其輸入端連接該第二反相器，其輸出端連接該第一電晶體的第二端。
  8. 如申請專利範圍第7項所述的延遲電路，更包括：一第四電晶體，其第一端連接於該第一參考電壓，其第二端連接於該第一電晶體的第二端及該第三反相器的輸出端，其中該第一開關電路包括：一傳輸閘，其第一端連接該輸出節點，其第二端連接該第四電晶體的第三端及該第二參考電壓，其第一控制端連接該第三反相器的輸出端，其第二控制端連接該第二反相器的輸出端。
  9. 如申請專利範圍第8項所述的延遲電路，其中該第四電晶體為一P型MOS電晶體。
  10. 如申請專利範圍第8項所述的延遲電路，其中該第一開關電路更包括一第五電晶體，其第一端連接該傳輸閘的第二端及該第 四電晶體的第三端，其第二端連接該第二電晶體的第二端，其第三端連接該第二參考電壓，其中該第二電晶體及該第五電晶體形成一第二電流鏡電路。
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