JP2947339B2 - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、主として差動電界
効果型トランジスタ及び定電流源回路を有する複数の論
理ゲート回路を接続して構成されると共に、論理振幅，
回路定数，並びにレイアウトが設定される半導体論理集
積回路に関する。
効果型トランジスタ及び定電流源回路を有する複数の論
理ゲート回路を接続して構成されると共に、論理振幅，
回路定数，並びにレイアウトが設定される半導体論理集
積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体論理集積回路に関
連する基本的技術としては例えば、特願平７−７９８４
４号により提案された電流切替型ＢｉＣＭＯＳ論理ゲー
ト回路が挙げられる。
連する基本的技術としては例えば、特願平７−７９８４
４号により提案された電流切替型ＢｉＣＭＯＳ論理ゲー
ト回路が挙げられる。
【０００３】図８は、このＢｉＣＭＯＳ論理ゲート回路
をバッファ／インバータ回路として構成した場合の回路
図を示したものである。このバッファ／インバータ回路
は、片方の端子を高電位側電源ＧＮＤに接続した２個の
抵抗素子Ｒ１と、ドレインを一方の抵抗素子Ｒ１の低電
位側端子に，ソースを第１のＮＰＮトランジスタ２のコ
レクタに接続した第１のＮチャネルＭＯＳトランジスタ
１と、ドレインを他方の抵抗素子Ｒ１の低電位側端子
に，ソースを第１のＮＰＮトランジスタ２のコレクタに
接続した第２のＮチャネルＭＯＳトランジスタ３と、第
１のＮＰＮトランジスタ２のエミッタ及び低電位側電源
ＶEE間に接続した別の抵抗素子Ｒ２と、コレクタを高電
位側電源ＧＮＤに，エミッタを第１の出力端子Ｔ１OUT
に，ベースを第１のＮチャネルＭＯＳトランジスタ１の
ドレインに接続した第２のＮＰＮトランジスタ４と、出
力端子Ｔ１OUT 及び終端電源ＶT 間に接続された抵抗素
子６と、コレクタを高電位側電源ＧＮＤに，エミッタを
第２の出力端子Ｔ２OUT に，ベースを第２のＮチャネル
ＭＯＳトランジスタ３のドレインに接続した第３のＮＰ
Ｎトランジスタ５と、出力端子Ｔ２OUT 及び終端電源Ｖ
T 間に接続された抵抗素子７とを有し、第１のＮチャネ
ルＭＯＳトランジスタ１のゲートを第１の入力端子Ｔ１
INに、第２のＮチャネルＭＯＳトランジスタ３のゲート
を第２の入力端子Ｔ２INに接続して成っている。
をバッファ／インバータ回路として構成した場合の回路
図を示したものである。このバッファ／インバータ回路
は、片方の端子を高電位側電源ＧＮＤに接続した２個の
抵抗素子Ｒ１と、ドレインを一方の抵抗素子Ｒ１の低電
位側端子に，ソースを第１のＮＰＮトランジスタ２のコ
レクタに接続した第１のＮチャネルＭＯＳトランジスタ
１と、ドレインを他方の抵抗素子Ｒ１の低電位側端子
に，ソースを第１のＮＰＮトランジスタ２のコレクタに
接続した第２のＮチャネルＭＯＳトランジスタ３と、第
１のＮＰＮトランジスタ２のエミッタ及び低電位側電源
ＶEE間に接続した別の抵抗素子Ｒ２と、コレクタを高電
位側電源ＧＮＤに，エミッタを第１の出力端子Ｔ１OUT
に，ベースを第１のＮチャネルＭＯＳトランジスタ１の
ドレインに接続した第２のＮＰＮトランジスタ４と、出
力端子Ｔ１OUT 及び終端電源ＶT 間に接続された抵抗素
子６と、コレクタを高電位側電源ＧＮＤに，エミッタを
第２の出力端子Ｔ２OUT に，ベースを第２のＮチャネル
ＭＯＳトランジスタ３のドレインに接続した第３のＮＰ
Ｎトランジスタ５と、出力端子Ｔ２OUT 及び終端電源Ｖ
T 間に接続された抵抗素子７とを有し、第１のＮチャネ
ルＭＯＳトランジスタ１のゲートを第１の入力端子Ｔ１
INに、第２のＮチャネルＭＯＳトランジスタ３のゲート
を第２の入力端子Ｔ２INに接続して成っている。
【０００４】次に、ここでのバッファ／インバータ回路
の動作原理を説明する。相補論理信号が第１のＮチャネ
ルＭＯＳトランジスタ１及び第２のＮチャネルＭＯＳト
ランジスタ３のゲートに入力されると、相対的にハイレ
ベルが入力された第１のＮチャネルＭＯＳトランジスタ
１がオンし、相対的にローレベルが入力された第２のＮ
チャネルＭＯＳトランジスタ３がオフする。これらの第
１のＮチャネルＭＯＳトランジスタ１及び第２のＮチャ
ネルＭＯＳトランジスタ３のゲート幅は、入力信号振幅
で十分オン，オフの電流差が得られるよう設定してあ
る。ここで、第１のＮチャネルＭＯＳトランジスタ１が
オンすると、そのときのドレイン電流は定電流源の電流
値と等しい。第１のＮチャネルＭＯＳトランジスタ１の
ドレインの電位は引き下げられ、その電位は高電位側電
源ＧＮＤから一方の抵抗素子Ｒ１の抵抗値と定電流源の
電流値ＩCSとの積に等しい電圧だけ、高電位側電源ＧＮ
Ｄよりも低下した電位となる。
の動作原理を説明する。相補論理信号が第１のＮチャネ
ルＭＯＳトランジスタ１及び第２のＮチャネルＭＯＳト
ランジスタ３のゲートに入力されると、相対的にハイレ
ベルが入力された第１のＮチャネルＭＯＳトランジスタ
１がオンし、相対的にローレベルが入力された第２のＮ
チャネルＭＯＳトランジスタ３がオフする。これらの第
１のＮチャネルＭＯＳトランジスタ１及び第２のＮチャ
ネルＭＯＳトランジスタ３のゲート幅は、入力信号振幅
で十分オン，オフの電流差が得られるよう設定してあ
る。ここで、第１のＮチャネルＭＯＳトランジスタ１が
オンすると、そのときのドレイン電流は定電流源の電流
値と等しい。第１のＮチャネルＭＯＳトランジスタ１の
ドレインの電位は引き下げられ、その電位は高電位側電
源ＧＮＤから一方の抵抗素子Ｒ１の抵抗値と定電流源の
電流値ＩCSとの積に等しい電圧だけ、高電位側電源ＧＮ
Ｄよりも低下した電位となる。
【０００５】一方、第２のＮチャネルＭＯＳトランジス
タ３がオフすると、第２のＮチャネルＭＯＳトランジス
タ３のドレインの電位は高電位側電源ＧＮＤに等しくな
る。そこで、高電位側電源ＧＮＤの電位を０Ｖとする
と、エミッタフォロア回路を経て出力される出力電位の
ハイレベルＶOHはＶOH＝−ＶF ［第１の式とする］とな
り、出力電位のローレベルＶOLはＶOL＝−ＶF −Ｒ１・
ＩCS［第２の式とする］となる。ここで電流値ＩCSは、
基準定電圧ＶCSからＶF を減じた電圧が抵抗素子Ｒ２に
印加されて決定される電流に等しいため、ＩCS＝（ＶCS
−ＶF ）／Ｒ２［第３の式とする］となる。従って、第
２の式及び第３の式によりＶOLは、ＶOL＝−ＶF −（Ｒ
１／Ｒ２）・（ＶCS−ＶF ）［第４の式とする］とな
る。又、第１の式及び第４の式により出力振幅Ｖs は、
Ｖs ＝（Ｒ１／Ｒ２）・（ＶCS−ＶF ）［第５の式とす
る］なる関係で表わされる。
タ３がオフすると、第２のＮチャネルＭＯＳトランジス
タ３のドレインの電位は高電位側電源ＧＮＤに等しくな
る。そこで、高電位側電源ＧＮＤの電位を０Ｖとする
と、エミッタフォロア回路を経て出力される出力電位の
ハイレベルＶOHはＶOH＝−ＶF ［第１の式とする］とな
り、出力電位のローレベルＶOLはＶOL＝−ＶF −Ｒ１・
ＩCS［第２の式とする］となる。ここで電流値ＩCSは、
基準定電圧ＶCSからＶF を減じた電圧が抵抗素子Ｒ２に
印加されて決定される電流に等しいため、ＩCS＝（ＶCS
−ＶF ）／Ｒ２［第３の式とする］となる。従って、第
２の式及び第３の式によりＶOLは、ＶOL＝−ＶF −（Ｒ
１／Ｒ２）・（ＶCS−ＶF ）［第４の式とする］とな
る。又、第１の式及び第４の式により出力振幅Ｖs は、
Ｖs ＝（Ｒ１／Ｒ２）・（ＶCS−ＶF ）［第５の式とす
る］なる関係で表わされる。
【０００６】ところで、基準定電圧ＶCSをバンドギャッ
プリファレンス回路で発生すれば、ＶCS−ＶF の値は温
度変化や電源電圧変動等に対して常に一定となる。ここ
で、抵抗素子Ｒ１，Ｒ２を所望の抵抗値にするため、基
準抵抗を組み合わせて合成抵抗値で実現する所謂ディジ
タル抵抗で実現すれば、それらの抵抗値の比はプロセス
のばらつき等によって抵抗値の絶対値が変動しても一定
となる。即ち、出力振幅Ｖs がＥＣＬゲート回路の場合
と同様に、抵抗素子Ｒ１，Ｒ２の抵抗比と基準定電圧Ｖ
CS及びＶF とによって決定される上述したＢｉＣＭＯＳ
論理ゲート回路は、電源電圧変動やプロセス変動に対し
て極めて安定に動作する。
プリファレンス回路で発生すれば、ＶCS−ＶF の値は温
度変化や電源電圧変動等に対して常に一定となる。ここ
で、抵抗素子Ｒ１，Ｒ２を所望の抵抗値にするため、基
準抵抗を組み合わせて合成抵抗値で実現する所謂ディジ
タル抵抗で実現すれば、それらの抵抗値の比はプロセス
のばらつき等によって抵抗値の絶対値が変動しても一定
となる。即ち、出力振幅Ｖs がＥＣＬゲート回路の場合
と同様に、抵抗素子Ｒ１，Ｒ２の抵抗比と基準定電圧Ｖ
CS及びＶF とによって決定される上述したＢｉＣＭＯＳ
論理ゲート回路は、電源電圧変動やプロセス変動に対し
て極めて安定に動作する。
【０００７】そこで、以下はこのＢｉＣＭＯＳ論理ゲー
ト回路の動作速度を決定する要因について説明する。図
９は、このＢｉＣＭＯＳ論理ゲート回路の寄生容量を示
す等価回路を示したものである。
ト回路の動作速度を決定する要因について説明する。図
９は、このＢｉＣＭＯＳ論理ゲート回路の寄生容量を示
す等価回路を示したものである。
【０００８】この等価回路において、容量Ｃ１′はゲー
ト−ドレイン間オーバーラップ容量を示し、容量Ｃ２′
はドレイン−基板間容量を示し、容量Ｃ３′はゲート−
ソース間オーバーラップ容量を示す。この等価回路で
は、第１のＮチャネルＭＯＳトランジスタ１のゲート電
位が上昇し、第１のＮチャネルＭＯＳトランジスタ１が
オンするとドレインの電位が下降する。このとき、容量
Ｃ１′，Ｃ２′，Ｃ３′の充放電が行われる。容量Ｃ
１′の両電極の電位は互いに逆相で変化するため、容量
Ｃ１′は対固定電位容量の２倍以上の容量として働く
が、ＮチャネルＭＯＳトランジスタ１においてこのゲー
ト−ドレイン間オーバーラップ容量Ｃ１′はかなり小さ
い。容量Ｃ１′，Ｃ２′，Ｃ３′の各容量値は例えばゲ
ート長０．４μｍ，ゲート幅２０μｍのＮチャネルＭＯ
Ｓトランジスタ１であれば、それぞれ４．５ｆＦ，８．
５ｆＦ，４．５ｆＦ程度となる。これらの容量Ｃ１′，
Ｃ２′，Ｃ３′の各容量値はＮチャネルＭＯＳトランジ
スタ１のゲート幅に比例する。
ト−ドレイン間オーバーラップ容量を示し、容量Ｃ２′
はドレイン−基板間容量を示し、容量Ｃ３′はゲート−
ソース間オーバーラップ容量を示す。この等価回路で
は、第１のＮチャネルＭＯＳトランジスタ１のゲート電
位が上昇し、第１のＮチャネルＭＯＳトランジスタ１が
オンするとドレインの電位が下降する。このとき、容量
Ｃ１′，Ｃ２′，Ｃ３′の充放電が行われる。容量Ｃ
１′の両電極の電位は互いに逆相で変化するため、容量
Ｃ１′は対固定電位容量の２倍以上の容量として働く
が、ＮチャネルＭＯＳトランジスタ１においてこのゲー
ト−ドレイン間オーバーラップ容量Ｃ１′はかなり小さ
い。容量Ｃ１′，Ｃ２′，Ｃ３′の各容量値は例えばゲ
ート長０．４μｍ，ゲート幅２０μｍのＮチャネルＭＯ
Ｓトランジスタ１であれば、それぞれ４．５ｆＦ，８．
５ｆＦ，４．５ｆＦ程度となる。これらの容量Ｃ１′，
Ｃ２′，Ｃ３′の各容量値はＮチャネルＭＯＳトランジ
スタ１のゲート幅に比例する。
【０００９】図１０は、このＢｉＣＭＯＳ論理ゲート回
路の入出力伝達特性を入力電圧に対する出力電圧の関係
で示したものである。このＢｉＣＭＯＳ論理ゲート回路
では、差動トランジスタにバイポーラトランジスタに比
べて相互コンダクタンスｇmの小さなＮチャネルＭＯＳ
トランジスタを使用しているため、入力ダイナミックレ
ンジと出力ダイナミックレンジとの差が小さくなってい
る。従って、入力信号の変化に対して直ちに第１のＮチ
ャネルＭＯＳトランジスタ１及び第２のＮチャネルＭＯ
Ｓトランジスタ３が応答し、各トランジスタのドレイン
端子回りの寄生容量の充放電が開始される。第１のＮチ
ャネルＭＯＳトランジスタ１及び第２のＮチャネルＭＯ
Ｓトランジスタ３のゲート幅を大きく設定すると、入力
信号の変化に対する電圧ゲインは高くなるが、入力信号
の変化に対して直ちにＮチャネルＭＯＳトランジスタが
応答できないのと同時に、入力端子容量及び容量Ｃ
１′，Ｃ２′，Ｃ３′の各トランジスタ寄生容量が大き
くなるため、動作速度が劣化する。それ故、このＢｉＣ
ＭＯＳ論理ゲート回路の入力ダイナミックレンジは出力
ダイナミックレンジの１／２以上に設定することが望ま
しい。
路の入出力伝達特性を入力電圧に対する出力電圧の関係
で示したものである。このＢｉＣＭＯＳ論理ゲート回路
では、差動トランジスタにバイポーラトランジスタに比
べて相互コンダクタンスｇmの小さなＮチャネルＭＯＳ
トランジスタを使用しているため、入力ダイナミックレ
ンジと出力ダイナミックレンジとの差が小さくなってい
る。従って、入力信号の変化に対して直ちに第１のＮチ
ャネルＭＯＳトランジスタ１及び第２のＮチャネルＭＯ
Ｓトランジスタ３が応答し、各トランジスタのドレイン
端子回りの寄生容量の充放電が開始される。第１のＮチ
ャネルＭＯＳトランジスタ１及び第２のＮチャネルＭＯ
Ｓトランジスタ３のゲート幅を大きく設定すると、入力
信号の変化に対する電圧ゲインは高くなるが、入力信号
の変化に対して直ちにＮチャネルＭＯＳトランジスタが
応答できないのと同時に、入力端子容量及び容量Ｃ
１′，Ｃ２′，Ｃ３′の各トランジスタ寄生容量が大き
くなるため、動作速度が劣化する。それ故、このＢｉＣ
ＭＯＳ論理ゲート回路の入力ダイナミックレンジは出力
ダイナミックレンジの１／２以上に設定することが望ま
しい。
【００１０】因みに、０．５μｍＢｉＣＭＯＳプロセス
のデバイスパラメータを使用し、ＳＰＩＣＥシミュレー
タによってバッファ／インバータ回路の遅延時間を測定
したところ、負荷容量のない条件下において４０ｐｓと
いう極めて良好な値が確認できた。但し、ここでは第１
のＮチャネルＭＯＳトランジスタ１及び第２のＮチャネ
ルＭＯＳトランジスタ３のゲート幅を２０μｍ，定電流
源の電流値を０．４μＡ，電源電圧を３．３Ｖとした。
のデバイスパラメータを使用し、ＳＰＩＣＥシミュレー
タによってバッファ／インバータ回路の遅延時間を測定
したところ、負荷容量のない条件下において４０ｐｓと
いう極めて良好な値が確認できた。但し、ここでは第１
のＮチャネルＭＯＳトランジスタ１及び第２のＮチャネ
ルＭＯＳトランジスタ３のゲート幅を２０μｍ，定電流
源の電流値を０．４μＡ，電源電圧を３．３Ｖとした。
【００１１】図１１は、このＢｉＣＭＯＳ論理ゲート回
路を複数使用して構成した大規模なＢｉＣＭＯＳ論理集
積回路の回路図を示したものである。即ち、このＢｉＣ
ＭＯＳ論理集積回路は、図８に示した同じバッファ／イ
ンバータ回路を複数接続して構成されている。このＢｉ
ＣＭＯＳ論理集積回路において、入力された論理信号を
各段のＢｉＣＭＯＳ論理ゲート回路を高速に、しかも電
圧振幅を減衰させずに通過させるためには、例えばＡ
点，Ｂ点，Ｃ点で示されるように、ＢｉＣＭＯＳ論理ゲ
ート回路の入力振幅と出力振幅とを等しくおくことが最
も容易である。これは半導体集積回路上で全て同じ論理
振幅を使用することを意味する。
路を複数使用して構成した大規模なＢｉＣＭＯＳ論理集
積回路の回路図を示したものである。即ち、このＢｉＣ
ＭＯＳ論理集積回路は、図８に示した同じバッファ／イ
ンバータ回路を複数接続して構成されている。このＢｉ
ＣＭＯＳ論理集積回路において、入力された論理信号を
各段のＢｉＣＭＯＳ論理ゲート回路を高速に、しかも電
圧振幅を減衰させずに通過させるためには、例えばＡ
点，Ｂ点，Ｃ点で示されるように、ＢｉＣＭＯＳ論理ゲ
ート回路の入力振幅と出力振幅とを等しくおくことが最
も容易である。これは半導体集積回路上で全て同じ論理
振幅を使用することを意味する。
【００１２】
【発明が解決しようとする課題】上述したＢｉＣＭＯＳ
論理ゲート回路の場合、負荷が軽いときには論理振幅を
大きく設定してＭＯＳトランジスタのディメンジョンを
大きくとる方が高速となるが、負荷が重いときには逆に
論理振幅を小さく設定した方が高速に動作することが判
明しているため、複数接続して大規模な半導体論理集積
回路（ＬＳＩ）を構成すると、その一つのＢｉＣＭＯＳ
論理ゲート回路における論理振幅をせいぜい平均的な負
荷状態に合わせることしかできず、様々な負荷状態が存
在する実際のＬＳＩ上では十分に高速動作しないという
欠点がある。即ち、上述したＢｉＣＭＯＳ論理集積回路
では、その論理振幅が常に一定であるため、動作速度を
極限まで追求できないという問題がある。
論理ゲート回路の場合、負荷が軽いときには論理振幅を
大きく設定してＭＯＳトランジスタのディメンジョンを
大きくとる方が高速となるが、負荷が重いときには逆に
論理振幅を小さく設定した方が高速に動作することが判
明しているため、複数接続して大規模な半導体論理集積
回路（ＬＳＩ）を構成すると、その一つのＢｉＣＭＯＳ
論理ゲート回路における論理振幅をせいぜい平均的な負
荷状態に合わせることしかできず、様々な負荷状態が存
在する実際のＬＳＩ上では十分に高速動作しないという
欠点がある。即ち、上述したＢｉＣＭＯＳ論理集積回路
では、その論理振幅が常に一定であるため、動作速度を
極限まで追求できないという問題がある。
【００１３】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、消費電力を増加さ
せずに簡易な構成で十分に高速動作する大規模な半導体
論理集積回路を提供することにある。
なされたもので、その技術的課題は、消費電力を増加さ
せずに簡易な構成で十分に高速動作する大規模な半導体
論理集積回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明によれば、ソース
を共通接続し、且つゲートに互いに相補の論理信号がそ
れぞれ入力されて差動対を成す一対の電界効果型トラン
ジスタと、一対の電界効果型トランジスタの少なくとも
一つのドレインと第１の電源との間に挿入される負荷素
子と、一対の電界効果型トランジスタのソースの共通接
続点と第２の電源との間に接続された定電流源回路とを
備え、更に、負荷素子に現われる電圧を論理信号の出力
電圧として取り出すように構成された論理ゲート回路を
複数有する半導体論理集積回路において、複数の論理ゲ
ート回路は、それぞれ負荷容量に応じて選択可能である
と共に、少なくとも同一論理に対して２種類の論理振幅
を発生する半導体論理集積回路が得られる。
を共通接続し、且つゲートに互いに相補の論理信号がそ
れぞれ入力されて差動対を成す一対の電界効果型トラン
ジスタと、一対の電界効果型トランジスタの少なくとも
一つのドレインと第１の電源との間に挿入される負荷素
子と、一対の電界効果型トランジスタのソースの共通接
続点と第２の電源との間に接続された定電流源回路とを
備え、更に、負荷素子に現われる電圧を論理信号の出力
電圧として取り出すように構成された論理ゲート回路を
複数有する半導体論理集積回路において、複数の論理ゲ
ート回路は、それぞれ負荷容量に応じて選択可能である
と共に、少なくとも同一論理に対して２種類の論理振幅
を発生する半導体論理集積回路が得られる。
【００１５】又、本発明によれば、上記半導体論理集積
回路において、複数の論理ゲート回路は、入力電圧振幅
及び出力電圧振幅が等しい少なくとも１種類のものと、
２種類の論理振幅のうちの一方の論理振幅を入力して他
方の論理振幅を出力する少なくとも２種類のものと、少
なくとも総計３種類の入出力振幅を備えたものとによる
組み合わせか、或いは入力電圧振幅及ぶ出力電圧振幅が
等しい少なくとも２種類のものと、２種類の論理振幅の
うちの一方の論理振幅を入力して他方の論理振幅を出力
する少なくとも１種類のものと、少なくとも総計３種類
の入出力振幅を備えたものとによる組み合わせを持つ半
導体論理集積回路が得られる。
回路において、複数の論理ゲート回路は、入力電圧振幅
及び出力電圧振幅が等しい少なくとも１種類のものと、
２種類の論理振幅のうちの一方の論理振幅を入力して他
方の論理振幅を出力する少なくとも２種類のものと、少
なくとも総計３種類の入出力振幅を備えたものとによる
組み合わせか、或いは入力電圧振幅及ぶ出力電圧振幅が
等しい少なくとも２種類のものと、２種類の論理振幅の
うちの一方の論理振幅を入力して他方の論理振幅を出力
する少なくとも１種類のものと、少なくとも総計３種類
の入出力振幅を備えたものとによる組み合わせを持つ半
導体論理集積回路が得られる。
【００１６】更に、本発明によれば、上記何れかの半導
体論理集積回路において、複数の論理ゲート回路は、そ
れぞれコレクタを第１の電源に接続し、且つベースを一
対の電界効果型トランジスタのドレインに接続し、エミ
ッタから出力電圧が取り出されるバイポーラトランジス
タを含むエミッタフォロア回路を有する半導体論理集積
回路が得られる。
体論理集積回路において、複数の論理ゲート回路は、そ
れぞれコレクタを第１の電源に接続し、且つベースを一
対の電界効果型トランジスタのドレインに接続し、エミ
ッタから出力電圧が取り出されるバイポーラトランジス
タを含むエミッタフォロア回路を有する半導体論理集積
回路が得られる。
【００１７】加えて、本発明によれば、上記何れかの半
導体論理集積回路において、複数の論理ゲート回路は、
それぞれドレインを第１の電源に接続し、且つゲートを
一対の電界効果型トランジスタのドレインに接続し、ソ
ースから出力電圧が取り出される別の電界効果型トラン
ジスタを含むソースフォロア回路を有する半導体論理集
積回路が得られる。
導体論理集積回路において、複数の論理ゲート回路は、
それぞれドレインを第１の電源に接続し、且つゲートを
一対の電界効果型トランジスタのドレインに接続し、ソ
ースから出力電圧が取り出される別の電界効果型トラン
ジスタを含むソースフォロア回路を有する半導体論理集
積回路が得られる。
【００１８】これらの半導体論理集積回路において、一
対の電界効果型トランジスタは一対のＭＯＳトランジス
タであることや、更に一対のＭＯＳトランジスタのゲー
ト幅は入力振幅の二乗に反比例し、負荷素子の抵抗値は
出力電圧に比例することは好ましく、更に複数の論理ゲ
ート回路における複数の論理振幅は互いに整数比である
ことや、一対のＭＯＳトランジスタ及び負荷素子はそれ
ぞれ共通の素子を直列又は並列に接続して成ることは好
ましい。
対の電界効果型トランジスタは一対のＭＯＳトランジス
タであることや、更に一対のＭＯＳトランジスタのゲー
ト幅は入力振幅の二乗に反比例し、負荷素子の抵抗値は
出力電圧に比例することは好ましく、更に複数の論理ゲ
ート回路における複数の論理振幅は互いに整数比である
ことや、一対のＭＯＳトランジスタ及び負荷素子はそれ
ぞれ共通の素子を直列又は並列に接続して成ることは好
ましい。
【００１９】
【作用】本発明の一例に係る半導体論理集積回路では、
ソースを共通接続し、ゲートに互いに相補の論理信号が
それぞれ入力されて差動対を成す一対のＭＯＳトランジ
スタ対と、一対のＭＯＳトランジスタの少なくとも一つ
のドレインと第１の電源との間に挿入される負荷素子
と、一対のＭＯＳトランジスタのソースの共通接続点と
第２の電源との間に接続されると共に、ベースに所定の
基準電圧が入力されるバイポーラトランジスタを含む定
電流源回路とを備え、更に、負荷素子に現われる電圧を
論理信号の出力電圧として取り出すように構成されたＢ
ｉＣＭＯＳ論理ゲート回路を複数用いて構成する際、複
数のＢｉＣＭＯＳ論理ゲート回路に関し、出力電圧を負
荷素子の抵抗値の調整によって複数整数比に設定し、一
対のＭＯＳトランジスタのゲート幅を入力論理振幅の二
乗に反比例して設定した上、出力負荷容量の軽い箇所に
は出力論理振幅を大きく設定したものを使用し、出力負
荷容量の重い箇所には出力論理振幅を小さく設定したも
のを使用している。
ソースを共通接続し、ゲートに互いに相補の論理信号が
それぞれ入力されて差動対を成す一対のＭＯＳトランジ
スタ対と、一対のＭＯＳトランジスタの少なくとも一つ
のドレインと第１の電源との間に挿入される負荷素子
と、一対のＭＯＳトランジスタのソースの共通接続点と
第２の電源との間に接続されると共に、ベースに所定の
基準電圧が入力されるバイポーラトランジスタを含む定
電流源回路とを備え、更に、負荷素子に現われる電圧を
論理信号の出力電圧として取り出すように構成されたＢ
ｉＣＭＯＳ論理ゲート回路を複数用いて構成する際、複
数のＢｉＣＭＯＳ論理ゲート回路に関し、出力電圧を負
荷素子の抵抗値の調整によって複数整数比に設定し、一
対のＭＯＳトランジスタのゲート幅を入力論理振幅の二
乗に反比例して設定した上、出力負荷容量の軽い箇所に
は出力論理振幅を大きく設定したものを使用し、出力負
荷容量の重い箇所には出力論理振幅を小さく設定したも
のを使用している。
【００２０】このように、出力負荷容量の軽い箇所には
出力論理振幅を大きく設定し、出力負荷容量の重い箇所
には出力論理振幅を小さく設定すれば、その論理振幅，
即ち、出力電圧を負荷素子の抵抗値の調整によって複数
整数比に設定することができるため、特定の論理振幅に
おける一対のＭＯＳトランジスタのゲート幅を最適ゲー
ト幅となるように入力論理振幅の二乗に反比例して設定
することが容易となる。この結果、半導体論理集積回路
では消費電力を増加させずに簡易な構成で十分に高速動
作するようになる。
出力論理振幅を大きく設定し、出力負荷容量の重い箇所
には出力論理振幅を小さく設定すれば、その論理振幅，
即ち、出力電圧を負荷素子の抵抗値の調整によって複数
整数比に設定することができるため、特定の論理振幅に
おける一対のＭＯＳトランジスタのゲート幅を最適ゲー
ト幅となるように入力論理振幅の二乗に反比例して設定
することが容易となる。この結果、半導体論理集積回路
では消費電力を増加させずに簡易な構成で十分に高速動
作するようになる。
【００２１】因みに、所謂ＣＭＯＳ回路等においては、
負荷状況に応じてＭＯＳトランジスタのゲート幅を負荷
容量に応じて調整することが一般的に行われているが、
これは負荷容量の充放電能力を調整してスピード・パワ
ー積を調整するものである。これに対し、本発明では負
荷充放電電力を変化させるのではなく、論理振幅を最適
化した結果としてＭＯＳトランジスタ等のゲート幅を調
整するものであり、本質的に異なっている。
負荷状況に応じてＭＯＳトランジスタのゲート幅を負荷
容量に応じて調整することが一般的に行われているが、
これは負荷容量の充放電能力を調整してスピード・パワ
ー積を調整するものである。これに対し、本発明では負
荷充放電電力を変化させるのではなく、論理振幅を最適
化した結果としてＭＯＳトランジスタ等のゲート幅を調
整するものであり、本質的に異なっている。
【００２２】
【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体論理集積回路について、図面を参照して詳細に説明
する。
導体論理集積回路について、図面を参照して詳細に説明
する。
【００２３】図１は、本発明の一実施例に係る半導体論
理集積回路に適用される電流切り替え型論理ゲート回路
の基本構成を示したものである。
理集積回路に適用される電流切り替え型論理ゲート回路
の基本構成を示したものである。
【００２４】この電流切り替え型論理ゲート回路は、ソ
ースを共通接続し、且つ入力端子ＴINとしてのゲートに
互いに相補の論理信号がそれぞれ入力されて差動対を成
す一対の電界効果型トランジスタ（ＮチャネルＭＯＳト
ランジスタ）１０，１１と、一対の電界効果型トランジ
スタ１０，１１のドレインと第１の電源との間に挿入さ
れる負荷素子としての抵抗素子ＲX ，ＲY と、一対の電
界効果型トランジスタ１０，１１のソースの共通接続点
と第２の電源との間に接続された定電流源回路１２とを
備え、更に、負荷素子としての抵抗素子ＲX ，ＲY に現
われる電圧を論理信号の出力電圧として出力端子ＴOUT
から取り出すように構成されている。半導体論理集積回
路を構成する場合、こうした電流切り替え型論理ゲート
回路を電界効果型トランジスタ１０，１１のゲート幅を
変更して負荷容量に応じて複数接続する。これにより、
複数の論理ゲート回路は、それぞれ負荷容量に応じて選
択可能であると共に、少なくとも同一論理に対して２種
類の論理振幅を発生することになる。
ースを共通接続し、且つ入力端子ＴINとしてのゲートに
互いに相補の論理信号がそれぞれ入力されて差動対を成
す一対の電界効果型トランジスタ（ＮチャネルＭＯＳト
ランジスタ）１０，１１と、一対の電界効果型トランジ
スタ１０，１１のドレインと第１の電源との間に挿入さ
れる負荷素子としての抵抗素子ＲX ，ＲY と、一対の電
界効果型トランジスタ１０，１１のソースの共通接続点
と第２の電源との間に接続された定電流源回路１２とを
備え、更に、負荷素子としての抵抗素子ＲX ，ＲY に現
われる電圧を論理信号の出力電圧として出力端子ＴOUT
から取り出すように構成されている。半導体論理集積回
路を構成する場合、こうした電流切り替え型論理ゲート
回路を電界効果型トランジスタ１０，１１のゲート幅を
変更して負荷容量に応じて複数接続する。これにより、
複数の論理ゲート回路は、それぞれ負荷容量に応じて選
択可能であると共に、少なくとも同一論理に対して２種
類の論理振幅を発生することになる。
【００２５】図２は、負荷容量に応じて回路定数の最適
化を計った異なる種類の電流切り替え型論理ゲート回路
を示したもので、同図（ａ）は第１の種類に関するも
の，同図（ｂ）は第２の種類に関するもの，同図（ｃ）
は第３の種類に関するもの，同図（ｄ）は第４の種類に
関するものである。
化を計った異なる種類の電流切り替え型論理ゲート回路
を示したもので、同図（ａ）は第１の種類に関するも
の，同図（ｂ）は第２の種類に関するもの，同図（ｃ）
は第３の種類に関するもの，同図（ｄ）は第４の種類に
関するものである。
【００２６】図２（ａ）に示される第１の種類の電流切
り替え型論理ゲート回路は、負荷容量の小さいときに使
用されるもので、ここでは電界効果型トランジスタ１
０，１１のゲート幅をＷ，抵抗素子ＲX ，ＲY の抵抗値
をＲとし、その時の入出力信号電圧振幅をＶとしてい
る。
り替え型論理ゲート回路は、負荷容量の小さいときに使
用されるもので、ここでは電界効果型トランジスタ１
０，１１のゲート幅をＷ，抵抗素子ＲX ，ＲY の抵抗値
をＲとし、その時の入出力信号電圧振幅をＶとしてい
る。
【００２７】図２（ｂ）に示される第２の種類の電流切
り替え型論理ゲート回路は、負荷容量が大きいときに使
用されるもので、ここでは抵抗素子ＲX ´，ＲY ´の抵
抗値をＲ′（Ｒ′＜Ｒ），電界効果型トランジスタ１０
´，１１´のゲート幅をＷ′（Ｗ′＞Ｗ）としている。
り替え型論理ゲート回路は、負荷容量が大きいときに使
用されるもので、ここでは抵抗素子ＲX ´，ＲY ´の抵
抗値をＲ′（Ｒ′＜Ｒ），電界効果型トランジスタ１０
´，１１´のゲート幅をＷ′（Ｗ′＞Ｗ）としている。
【００２８】図２（ｃ）に示される第３の種類の電流切
り替え型論理ゲート回路は、第１の種類の論理ゲート回
路の出力信号を入力し、第２の種類の論理ゲート回路に
論理信号を出力するもので、ここでは電界効果型トラン
ジスタ１０，１１のゲート幅をＷとし、抵抗素子Ｒ
X ´，ＲY ´の抵抗値をＲ′としている。
り替え型論理ゲート回路は、第１の種類の論理ゲート回
路の出力信号を入力し、第２の種類の論理ゲート回路に
論理信号を出力するもので、ここでは電界効果型トラン
ジスタ１０，１１のゲート幅をＷとし、抵抗素子Ｒ
X ´，ＲY ´の抵抗値をＲ′としている。
【００２９】図２（ｄ）に示される第４の種類の電流切
り替え型論理ゲート回路は、第２の種類の型論理ゲート
回路又は第３の種類の型論理ゲート回路からの出力信号
電圧振幅を入力し、第１の種類の論理ゲート回路に論理
信号を出力するもので、ここでは電界効果型トランジス
タ１０´，１１´のゲート幅をＷ′とし、抵抗素子
ＲX ，ＲY の抵抗値をＲとしている。
り替え型論理ゲート回路は、第２の種類の型論理ゲート
回路又は第３の種類の型論理ゲート回路からの出力信号
電圧振幅を入力し、第１の種類の論理ゲート回路に論理
信号を出力するもので、ここでは電界効果型トランジス
タ１０´，１１´のゲート幅をＷ′とし、抵抗素子
ＲX ，ＲY の抵抗値をＲとしている。
【００３０】図３は、図２（ａ）〜（ｄ）に示した各種
の電流切り替え型論理ゲート回路を組み合わせて用いた
場合の半導体論理集積回路の構成例を示したものであ
る。
の電流切り替え型論理ゲート回路を組み合わせて用いた
場合の半導体論理集積回路の構成例を示したものであ
る。
【００３１】この組み合わせ論理ゲート回路は、上述し
た４種類の論理ゲート回路を組み合わせたものとなって
いるが、半導体論理集積回路を構成する場合には最低３
種類の論理ゲート回路を要する。即ち、第２の種類のも
の，第４の種類のもの，及び第１の種類のものの組み合
わせか、第１の種類のもの，第３の種類のもの，及び第
２の種類のものの組み合わせ、或いは第２の種類のも
の，第４の種類のもの，第３の種類のもの，及び第２の
種類のものの組み合わせか、第１の種類のもの，第３の
種類のもの，第４の種類のもの，及び第１の種類のもの
の組み合わせの何れかである。
た４種類の論理ゲート回路を組み合わせたものとなって
いるが、半導体論理集積回路を構成する場合には最低３
種類の論理ゲート回路を要する。即ち、第２の種類のも
の，第４の種類のもの，及び第１の種類のものの組み合
わせか、第１の種類のもの，第３の種類のもの，及び第
２の種類のものの組み合わせ、或いは第２の種類のも
の，第４の種類のもの，第３の種類のもの，及び第２の
種類のものの組み合わせか、第１の種類のもの，第３の
種類のもの，第４の種類のもの，及び第１の種類のもの
の組み合わせの何れかである。
【００３２】そこで、以下は本発明の半導体論理集積回
路及びそれに適用される電流切り替え型論理ゲート回路
について、更に具体的に説明する。
路及びそれに適用される電流切り替え型論理ゲート回路
について、更に具体的に説明する。
【００３３】先ず、図８に示した従来のＢｉＣＭＯＳ論
理ゲート回路における回路定数と、このＢｉＣＭＯＳ論
理ゲート内ノードの動作速度間との関係について、Ｎチ
ャネルＭＯＳトランジスタのドレイン電流ＩD は、ＩD
＝Ｋ・（Ｗ／Ｌ）・（ＶGS−ＶT ）2 なる関係式［第６
の式とする］で与えられる。ここで、ＷはＮチャネルＭ
ＯＳトランジスタのゲート幅，ＬはＮチャネルＭＯＳト
ランジスタのゲート長，ＶGSはＮチャネルＭＯＳトラン
ジスタのゲート−ソース間電圧，ＶS はＮチャネルＭＯ
Ｓトランジスタの閾値である。
理ゲート回路における回路定数と、このＢｉＣＭＯＳ論
理ゲート内ノードの動作速度間との関係について、Ｎチ
ャネルＭＯＳトランジスタのドレイン電流ＩD は、ＩD
＝Ｋ・（Ｗ／Ｌ）・（ＶGS−ＶT ）2 なる関係式［第６
の式とする］で与えられる。ここで、ＷはＮチャネルＭ
ＯＳトランジスタのゲート幅，ＬはＮチャネルＭＯＳト
ランジスタのゲート長，ＶGSはＮチャネルＭＯＳトラン
ジスタのゲート−ソース間電圧，ＶS はＮチャネルＭＯ
Ｓトランジスタの閾値である。
【００３４】ＢｉＣＭＯＳ論理ゲート回路のＮチャネル
ＭＯＳトランジスタが完全にスイッチングする最小のゲ
ート幅（Ｗ）は、Ｗ＝ｋ・ＩCS・Ｖｐｐ-2（ＶS ＝０）
［第７の式とする］で表わされる。ここで、Ｖｐｐは論
理振幅であり、ＩCSは電流源の電流値であるが、ここで
はＶS を簡単化するために０Ｖとしている。即ち、Ｎチ
ャネルＭＯＳトランジスタの必要ゲート幅は論理振幅の
二乗に反比例する。
ＭＯＳトランジスタが完全にスイッチングする最小のゲ
ート幅（Ｗ）は、Ｗ＝ｋ・ＩCS・Ｖｐｐ-2（ＶS ＝０）
［第７の式とする］で表わされる。ここで、Ｖｐｐは論
理振幅であり、ＩCSは電流源の電流値であるが、ここで
はＶS を簡単化するために０Ｖとしている。即ち、Ｎチ
ャネルＭＯＳトランジスタの必要ゲート幅は論理振幅の
二乗に反比例する。
【００３５】次に、ＢｉＣＭＯＳ論理ゲート回路の動作
時間の中で支配的な、Ｎ１ノードの寄生容量充放電時間
は、この寄生容量がＮチャネルＭＯＳトランジスタのゲ
ート幅に比例するとして、ｔrise・ｔfall＝Ｃ・Ｖｐｐ
／ＩCS＝ｋ′・Ｗ・Ｖｐｐ／ＩCS＝ｋ″／Ｖｐｐ［第７
の式とする］で与えられる。即ち、ゲート基本遅延時間
は論理振幅に反比例する。ＮチャネルＭＯＳトランジス
タのドレイン電流がゲート電圧の二乗に比例することに
より、論理振幅を拡大すれば、特定の電流源電流を流す
ためのゲート幅を急激に小さくすることができ、結果と
して寄生容量の小さなゲート回路が具現される。
時間の中で支配的な、Ｎ１ノードの寄生容量充放電時間
は、この寄生容量がＮチャネルＭＯＳトランジスタのゲ
ート幅に比例するとして、ｔrise・ｔfall＝Ｃ・Ｖｐｐ
／ＩCS＝ｋ′・Ｗ・Ｖｐｐ／ＩCS＝ｋ″／Ｖｐｐ［第７
の式とする］で与えられる。即ち、ゲート基本遅延時間
は論理振幅に反比例する。ＮチャネルＭＯＳトランジス
タのドレイン電流がゲート電圧の二乗に比例することに
より、論理振幅を拡大すれば、特定の電流源電流を流す
ためのゲート幅を急激に小さくすることができ、結果と
して寄生容量の小さなゲート回路が具現される。
【００３６】一方、動作速度がＢｉＣＭＯＳ論理ゲート
内ノードの充放電ではなく、負荷の充放電時間で決定さ
れる場合，即ち、負荷容量が重いときには論理振幅を小
さくした方が高速となる。これは遅延時間がゲート内ノ
ードの充放電時間で決定されるのではなく、エミッタフ
ォロア回路の負荷容量充放電時間で決定されるためであ
る。特に、定電流源又は負荷素子で決定される負荷容量
放電時間は、エミッタフォロア回路において一定の場
合、論理振幅に比例するためである。
内ノードの充放電ではなく、負荷の充放電時間で決定さ
れる場合，即ち、負荷容量が重いときには論理振幅を小
さくした方が高速となる。これは遅延時間がゲート内ノ
ードの充放電時間で決定されるのではなく、エミッタフ
ォロア回路の負荷容量充放電時間で決定されるためであ
る。特に、定電流源又は負荷素子で決定される負荷容量
放電時間は、エミッタフォロア回路において一定の場
合、論理振幅に比例するためである。
【００３７】以上に説明したことより、ＢｉＣＭＯＳ論
理ゲート回路のゲート遅延時間と、差動対を構成するＮ
チャネルＭＯＳトランジスタのゲート幅との関係が負荷
容量の状態によって変化することが判る。
理ゲート回路のゲート遅延時間と、差動対を構成するＮ
チャネルＭＯＳトランジスタのゲート幅との関係が負荷
容量の状態によって変化することが判る。
【００３８】図４は、負荷容量に応じて回路定数の最適
化を計った場合の異なる種類のＢｉＣＭＯＳ論理ゲート
回路を示したもので、同図（ａ）は第１の種類に関する
もの，同図（ｂ）は第２の種類に関するもの，同図
（ｃ）は第３の種類に関するもの，同図（ｄ）は第４の
種類に関するものである。
化を計った場合の異なる種類のＢｉＣＭＯＳ論理ゲート
回路を示したもので、同図（ａ）は第１の種類に関する
もの，同図（ｂ）は第２の種類に関するもの，同図
（ｃ）は第３の種類に関するもの，同図（ｄ）は第４の
種類に関するものである。
【００３９】図４（ａ）に示される第１の種類のＢｉＣ
ＭＯＳ論理ゲート回路は、負荷容量の小さいときに使用
するもので、ここではＮチャネルＭＯＳトランジスタ２
０，２１のゲート幅をＷ，抵抗素子ＲX ，ＲY の抵抗値
をＲとし、その時の入出力信号電圧振幅をＶとしてい
る。
ＭＯＳ論理ゲート回路は、負荷容量の小さいときに使用
するもので、ここではＮチャネルＭＯＳトランジスタ２
０，２１のゲート幅をＷ，抵抗素子ＲX ，ＲY の抵抗値
をＲとし、その時の入出力信号電圧振幅をＶとしてい
る。
【００４０】図４（ｂ）に示される第２の種類のＢｉＣ
ＭＯＳ論理ゲート回路は、負荷容量が大きいときに使用
するもので、ここでは抵抗素子ＲX ´，ＲY ´の抵抗値
をＲ／２とし、論理振幅をＶ／２とすることによってＮ
チャネルＭＯＳトランジスタ２０´，２１´のゲート幅
を４Ｗとしている。
ＭＯＳ論理ゲート回路は、負荷容量が大きいときに使用
するもので、ここでは抵抗素子ＲX ´，ＲY ´の抵抗値
をＲ／２とし、論理振幅をＶ／２とすることによってＮ
チャネルＭＯＳトランジスタ２０´，２１´のゲート幅
を４Ｗとしている。
【００４１】図４（ｃ）に示される第３の種類のＢｉＣ
ＭＯＳ論理ゲート回路は、第１の種類のＢｉＣＭＯＳ論
理ゲート回路の出力信号を入力し、第２の種類のＢｉＣ
ＭＯＳ論理ゲート回路に論理信号を出力するもので、こ
こでは入力信号電圧振幅がＶであり、ＮチャネルＭＯＳ
トランジスタ２０，２１のゲート幅をＷとし、出力信号
電圧振幅をＶ／２にするために抵抗素子ＲX ´，ＲY ´
の抵抗値をＲ／２としている。
ＭＯＳ論理ゲート回路は、第１の種類のＢｉＣＭＯＳ論
理ゲート回路の出力信号を入力し、第２の種類のＢｉＣ
ＭＯＳ論理ゲート回路に論理信号を出力するもので、こ
こでは入力信号電圧振幅がＶであり、ＮチャネルＭＯＳ
トランジスタ２０，２１のゲート幅をＷとし、出力信号
電圧振幅をＶ／２にするために抵抗素子ＲX ´，ＲY ´
の抵抗値をＲ／２としている。
【００４２】図４（ｄ）に示される第４の種類のＢｉＣ
ＭＯＳ論理ゲート回路は、第２の種類のＢｉＣＭＯＳ論
理ゲート回路又は第３の種類のＢｉＣＭＯＳ論理ゲート
回路からの出力信号電圧振幅を入力し、第１の種類のＢ
ｉＣＭＯＳ論理ゲート回路に論理信号を出力するもの
で、ここでは入力振幅電圧がＶ／２であるので、Ｎチャ
ネルＭＯＳトランジスタ２０´，２１´のゲート幅を４
Ｗ，出力振幅電圧をＶとするために抵抗素子ＲX ，ＲY
の抵抗値をＲとしている。
ＭＯＳ論理ゲート回路は、第２の種類のＢｉＣＭＯＳ論
理ゲート回路又は第３の種類のＢｉＣＭＯＳ論理ゲート
回路からの出力信号電圧振幅を入力し、第１の種類のＢ
ｉＣＭＯＳ論理ゲート回路に論理信号を出力するもの
で、ここでは入力振幅電圧がＶ／２であるので、Ｎチャ
ネルＭＯＳトランジスタ２０´，２１´のゲート幅を４
Ｗ，出力振幅電圧をＶとするために抵抗素子ＲX ，ＲY
の抵抗値をＲとしている。
【００４３】図５は、図４（ａ）〜（ｄ）に示した各種
のＢｉＣＭＯＳ論理ゲート回路を組み合わせて用いた場
合の半導体論理集積回路（バッファ／インバータ回路と
して構成されるもの）の構成例を示したものである。
のＢｉＣＭＯＳ論理ゲート回路を組み合わせて用いた場
合の半導体論理集積回路（バッファ／インバータ回路と
して構成されるもの）の構成例を示したものである。
【００４４】この組み合わせＢｉＣＭＯＳ論理ゲート回
路では、一般的な大規模論理集積回路のレイアウト設計
を行う場合のように、全体の機能を部分機能に分割し、
各部分機能をマクロ３１，３２として具現し、これらの
マクロ３１，３２を階層的に接続して全体機能を具現し
ている。
路では、一般的な大規模論理集積回路のレイアウト設計
を行う場合のように、全体の機能を部分機能に分割し、
各部分機能をマクロ３１，３２として具現し、これらの
マクロ３１，３２を階層的に接続して全体機能を具現し
ている。
【００４５】ここでのマクロ３１，３２内の配線長は比
較的短いため、負荷容量は小さくなっている。従って、
このような条件下のマクロ３１，３２におけるゲート回
路３４，３８には高速な第１の種類のＢｉＣＭＯＳ論理
ゲート回路（その回路定数）を使用している。
較的短いため、負荷容量は小さくなっている。従って、
このような条件下のマクロ３１，３２におけるゲート回
路３４，３８には高速な第１の種類のＢｉＣＭＯＳ論理
ゲート回路（その回路定数）を使用している。
【００４６】又、マクロ３１，３２間を接続する論理パ
ス中のゲート回路３６には、比較的大きな負荷容量を駆
動する必要があるため、このような条件下で高速な第１
の種類のＢｉＣＭＯＳ論理ゲート回路（その回路定数）
を使用している。更に、マクロ３１，３２におけるゲー
ト回路３３，３７には、論理振幅が小さな論理信号を入
力し、論理振幅が大きな論理信号を出力しなければなら
ないため、第３の種類のＢｉＣＭＯＳ論理ゲート回路
（その回路定数）を使用している。加えて、マクロ３
１，３２におけるゲート回路３５，３９には、論理振幅
が大きい論理信号を入力し、論理振幅が小さな論理信号
を出力しなければならないため、第４の種類のＢｉＣＭ
ＯＳ論理ゲート回路（その回路定数）を使用している。
ス中のゲート回路３６には、比較的大きな負荷容量を駆
動する必要があるため、このような条件下で高速な第１
の種類のＢｉＣＭＯＳ論理ゲート回路（その回路定数）
を使用している。更に、マクロ３１，３２におけるゲー
ト回路３３，３７には、論理振幅が小さな論理信号を入
力し、論理振幅が大きな論理信号を出力しなければなら
ないため、第３の種類のＢｉＣＭＯＳ論理ゲート回路
（その回路定数）を使用している。加えて、マクロ３
１，３２におけるゲート回路３５，３９には、論理振幅
が大きい論理信号を入力し、論理振幅が小さな論理信号
を出力しなければならないため、第４の種類のＢｉＣＭ
ＯＳ論理ゲート回路（その回路定数）を使用している。
【００４７】このように半導体論理集積回路を構成する
ことによって、回路定数の決定に関して明確な方針に基
づき、容易に高速な回路設計を行うことが可能となる。
ことによって、回路定数の決定に関して明確な方針に基
づき、容易に高速な回路設計を行うことが可能となる。
【００４８】因みに、図４（ａ）〜（ｄ）に示した各種
のＢｉＣＭＯＳ論理ゲート回路において、エミッタフォ
ロア回路ＥＦは論理レベルを高電位側電源電位よりも低
く設定するため、共通ソース端子の電圧を低下させる効
果がある。これにより抵抗素子ＲX ，ＲY ，ＲX ´，Ｒ
Y ´で発生する論理振幅を大きく取ってもＮチャネルＭ
ＯＳトランジスタ２０，２１，２０´，２１´のＶ
DS（ドレイン−ソース電圧）を大きく取れるので、Ｎチ
ャネルＭＯＳトランジスタ２０，２１，２０´，２１´
のゲート幅を比較的小さく設定してもＮチャネルＭＯＳ
トランジスタ２０，２１，２０´，２１´が飽和領域で
動作する。従って、このように負荷条件によって種々論
理振幅を変更するときの自由度が増えるという利点があ
るため、エミッタフォロア回路ＥＦはＮチャネルＭＯＳ
トランジスタ等によるソースフォロア回路に置き換えて
も良い。
のＢｉＣＭＯＳ論理ゲート回路において、エミッタフォ
ロア回路ＥＦは論理レベルを高電位側電源電位よりも低
く設定するため、共通ソース端子の電圧を低下させる効
果がある。これにより抵抗素子ＲX ，ＲY ，ＲX ´，Ｒ
Y ´で発生する論理振幅を大きく取ってもＮチャネルＭ
ＯＳトランジスタ２０，２１，２０´，２１´のＶ
DS（ドレイン−ソース電圧）を大きく取れるので、Ｎチ
ャネルＭＯＳトランジスタ２０，２１，２０´，２１´
のゲート幅を比較的小さく設定してもＮチャネルＭＯＳ
トランジスタ２０，２１，２０´，２１´が飽和領域で
動作する。従って、このように負荷条件によって種々論
理振幅を変更するときの自由度が増えるという利点があ
るため、エミッタフォロア回路ＥＦはＮチャネルＭＯＳ
トランジスタ等によるソースフォロア回路に置き換えて
も良い。
【００４９】図６は、上述した図４（ａ）〜（ｄ）に示
した各種のＢｉＣＭＯＳ論理ゲート回路を組み合わせて
用いた場合のレイアウト図の一例を示したものである。
した各種のＢｉＣＭＯＳ論理ゲート回路を組み合わせて
用いた場合のレイアウト図の一例を示したものである。
【００５０】ここでは、種類の論理振幅を互いに整数比
に設定し、ＮチャネルＭＯＳトランジスタ２０，２１の
ゲート幅をＷ，ＮチャネルＭＯＳトランジスタ２０´，
２１´のゲート幅を４Ｗ，抵抗素子ＲX ，ＲY の抵抗値
をＲとし、抵抗素子ＲX ´，ＲY ´の抵抗値をＲ／２と
している。又、図８に示したものと同様に、終端電源Ｖ
T や抵抗素子６，７の他、基準定電圧ＶCSが印加される
第１のＮＰＮトランジスタ２，第１の出力端子Ｔ
１OUT ，第２の出力端子Ｔ２OUT ，高電位側電源ＧＮ
Ｄ，及び低電位側電源ＶEEが具備されている。
に設定し、ＮチャネルＭＯＳトランジスタ２０，２１の
ゲート幅をＷ，ＮチャネルＭＯＳトランジスタ２０´，
２１´のゲート幅を４Ｗ，抵抗素子ＲX ，ＲY の抵抗値
をＲとし、抵抗素子ＲX ´，ＲY ´の抵抗値をＲ／２と
している。又、図８に示したものと同様に、終端電源Ｖ
T や抵抗素子６，７の他、基準定電圧ＶCSが印加される
第１のＮＰＮトランジスタ２，第１の出力端子Ｔ
１OUT ，第２の出力端子Ｔ２OUT ，高電位側電源ＧＮ
Ｄ，及び低電位側電源ＶEEが具備されている。
【００５１】図７は、上述した図４（ａ）〜（ｄ）に示
した各種のＢｉＣＭＯＳ論理ゲート回路を組み合わせて
用いた場合のレイアウト図の他例を示したものである。
した各種のＢｉＣＭＯＳ論理ゲート回路を組み合わせて
用いた場合のレイアウト図の他例を示したものである。
【００５２】ここでは、上述したように２種類の論理振
幅を互いに整数比に設定し、基本ＮチャネルＭＯＳトラ
ンジスタ４１のゲート幅をＷ，基本抵抗素子４２の抵抗
値をＲ／２としている。又、抵抗値Ｒの抵抗素子ＲX ，
ＲY は基本抵抗素子４２を直列に２ケ接続して構成し、
ゲート幅４ＷのＮチャネルＭＯＳトランジスタ２０´，
２１´は基本ＮチャネルＭＯＳトランジスタ４１を４ケ
並列に接続して構成している。更に、ここでも図８に示
したものと同様に、終端電源ＶT や抵抗素子６，７の
他、基準定電圧ＶCSが印加される第１のＮＰＮトランジ
スタ２，第１の出力端子Ｔ１OUT ，第２の出力端子Ｔ２
OUT ，高電位側電源ＧＮＤ，及び低電位側電源ＶEEが具
備されている。この場合、上述した整数比のＮチャネル
ＭＯＳトランジスタゲート幅，抵抗値を有する図４
（ａ）〜（ｄ）に示したゲート回路をＭＯＳトランジス
タ，抵抗素子を配線工程のみで組み合わせ，所望の回路
定数を容易に実現できるため、ゲートアレイ方式やスタ
ンダードセル方式と呼ばれるＡＳＩＣ（Ａｐｐｌｉｃａ
ｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）に最適なレイアウ
トとなる。
幅を互いに整数比に設定し、基本ＮチャネルＭＯＳトラ
ンジスタ４１のゲート幅をＷ，基本抵抗素子４２の抵抗
値をＲ／２としている。又、抵抗値Ｒの抵抗素子ＲX ，
ＲY は基本抵抗素子４２を直列に２ケ接続して構成し、
ゲート幅４ＷのＮチャネルＭＯＳトランジスタ２０´，
２１´は基本ＮチャネルＭＯＳトランジスタ４１を４ケ
並列に接続して構成している。更に、ここでも図８に示
したものと同様に、終端電源ＶT や抵抗素子６，７の
他、基準定電圧ＶCSが印加される第１のＮＰＮトランジ
スタ２，第１の出力端子Ｔ１OUT ，第２の出力端子Ｔ２
OUT ，高電位側電源ＧＮＤ，及び低電位側電源ＶEEが具
備されている。この場合、上述した整数比のＮチャネル
ＭＯＳトランジスタゲート幅，抵抗値を有する図４
（ａ）〜（ｄ）に示したゲート回路をＭＯＳトランジス
タ，抵抗素子を配線工程のみで組み合わせ，所望の回路
定数を容易に実現できるため、ゲートアレイ方式やスタ
ンダードセル方式と呼ばれるＡＳＩＣ（Ａｐｐｌｉｃａ
ｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）に最適なレイアウ
トとなる。
【００５３】尚、上述した半導体論理集積回路では、一
般的に相互コンダクタンスｇm の比較的小さな電界効果
型トランジスタを差動スイッチング回路に使用した電流
切り換え型論理ゲート回路を使用した構成のものの全て
に適用できるもので、ＢｉＣＭＯＳ論理ゲート回路に限
定されない。又、上述した半導体論理集積回路ではバッ
ファ／インバータ回路を構成可能なものとして説明した
が、その他の論理を実現する論理ゲート回路に対しても
全く同様に適用できる。
般的に相互コンダクタンスｇm の比較的小さな電界効果
型トランジスタを差動スイッチング回路に使用した電流
切り換え型論理ゲート回路を使用した構成のものの全て
に適用できるもので、ＢｉＣＭＯＳ論理ゲート回路に限
定されない。又、上述した半導体論理集積回路ではバッ
ファ／インバータ回路を構成可能なものとして説明した
が、その他の論理を実現する論理ゲート回路に対しても
全く同様に適用できる。
【００５４】
【発明の効果】以上に述べた通り、本発明の半導体論理
集積回路によれば、論理ゲート回路内にソース同士を接
続した２つのＮチャネルＭＯＳトランジスタから成るト
ランジスタ対を１以上備え、それらのＮチャネルＭＯＳ
トランジスタのゲートに相補信号を入力させてＮＰＮト
ランジスタ及び抵抗素子から成る電流源に流れる電流パ
スを切り換えることによって、ＮチャネルＭＯＳトラン
ジスタのドレイン及び高電位側電源間に接続された出力
振幅決定用の抵抗素子に出力信号電圧振幅を与え、必要
に応じてＮＰＮトランジスタ及び電流放電手段を備えた
エミッタフォロア回路を有するＢｉＣＭＯＳ論理ゲート
回路を使用するようにした上、負荷容量に応じて論理ゲ
ート内のＮチャネルＭＯＳトランジスタのゲート幅及び
抵抗素子の抵抗値を整数比で調整したものを使用してい
るので、高速動作が具現されるようになる。特に、複数
使用する論理振幅を互いに整数比に設定することによ
り、ＭＯＳトランジスタのゲート幅及び負荷素子の抵抗
値を整数比に設定でき、基本素子を組み合わせることで
それぞれの論理振幅に対応した論理ゲート回路を見通し
良く構成できるため、消費電力を増加させずに簡易な構
成で十分に高速動作する大規模な半導体論理集積回路が
得られるようになる。
集積回路によれば、論理ゲート回路内にソース同士を接
続した２つのＮチャネルＭＯＳトランジスタから成るト
ランジスタ対を１以上備え、それらのＮチャネルＭＯＳ
トランジスタのゲートに相補信号を入力させてＮＰＮト
ランジスタ及び抵抗素子から成る電流源に流れる電流パ
スを切り換えることによって、ＮチャネルＭＯＳトラン
ジスタのドレイン及び高電位側電源間に接続された出力
振幅決定用の抵抗素子に出力信号電圧振幅を与え、必要
に応じてＮＰＮトランジスタ及び電流放電手段を備えた
エミッタフォロア回路を有するＢｉＣＭＯＳ論理ゲート
回路を使用するようにした上、負荷容量に応じて論理ゲ
ート内のＮチャネルＭＯＳトランジスタのゲート幅及び
抵抗素子の抵抗値を整数比で調整したものを使用してい
るので、高速動作が具現されるようになる。特に、複数
使用する論理振幅を互いに整数比に設定することによ
り、ＭＯＳトランジスタのゲート幅及び負荷素子の抵抗
値を整数比に設定でき、基本素子を組み合わせることで
それぞれの論理振幅に対応した論理ゲート回路を見通し
良く構成できるため、消費電力を増加させずに簡易な構
成で十分に高速動作する大規模な半導体論理集積回路が
得られるようになる。
【図１】本発明の一実施例に係る半導体論理集積回路に
適用される電流切り替え型論理ゲート回路の基本構成を
示したものである。
適用される電流切り替え型論理ゲート回路の基本構成を
示したものである。
【図２】図１に示す電流切り替え型論理ゲート回路に対
して負荷容量に応じて回路定数の最適化を計った場合の
異なる種類のものを示したもので、（ａ）は第１の種類
に関するもの，（ｂ）は第２の種類に関するもの，
（ｃ）は第３の種類に関するもの，（ｄ）は第４の種類
に関するものである。
して負荷容量に応じて回路定数の最適化を計った場合の
異なる種類のものを示したもので、（ａ）は第１の種類
に関するもの，（ｂ）は第２の種類に関するもの，
（ｃ）は第３の種類に関するもの，（ｄ）は第４の種類
に関するものである。
【図３】図２（ａ）〜（ｄ）に示した各種の電流切り替
え型論理ゲート回路を組み合わせて用いた場合の半導体
論理集積回路の構成例を示したものである。
え型論理ゲート回路を組み合わせて用いた場合の半導体
論理集積回路の構成例を示したものである。
【図４】本発明の一実施例に係る半導体論理集積回路に
適用される負荷容量に応じて回路定数の最適化を計った
場合の異なる種類のＢｉＣＭＯＳ論理ゲート回路を示し
たもので、（ａ）は第１の種類に関するもの，（ｂ）は
第２の種類に関するもの，（ｃ）は第３の種類に関する
もの，（ｄ）は第４の種類に関するものである。
適用される負荷容量に応じて回路定数の最適化を計った
場合の異なる種類のＢｉＣＭＯＳ論理ゲート回路を示し
たもので、（ａ）は第１の種類に関するもの，（ｂ）は
第２の種類に関するもの，（ｃ）は第３の種類に関する
もの，（ｄ）は第４の種類に関するものである。
【図５】図４（ａ）〜（ｄ）に示した各種のＢｉＣＭＯ
Ｓ論理ゲート回路を組み合わせて用いた場合の半導体論
理集積回路（バッファ／インバータ回路として構成され
るもの）の構成例を示したものである。
Ｓ論理ゲート回路を組み合わせて用いた場合の半導体論
理集積回路（バッファ／インバータ回路として構成され
るもの）の構成例を示したものである。
【図６】図４（ａ）〜（ｄ）に示した各種のＢｉＣＭＯ
Ｓ論理ゲート回路を組み合わせて用いた場合のレイアウ
ト図の一例を示したものである。
Ｓ論理ゲート回路を組み合わせて用いた場合のレイアウ
ト図の一例を示したものである。
【図７】図４（ａ）〜（ｄ）に示した各種のＢｉＣＭＯ
Ｓ論理ゲート回路を組み合わせて用いた場合のレイアウ
ト図の他例を示したものである。
Ｓ論理ゲート回路を組み合わせて用いた場合のレイアウ
ト図の他例を示したものである。
【図８】従来のＢｉＣＭＯＳ論理ゲート回路をバッファ
／インバータ回路として構成した場合の回路図を示した
ものである。
／インバータ回路として構成した場合の回路図を示した
ものである。
【図９】図８に示すＢｉＣＭＯＳ論理ゲート回路の寄生
容量を示す等価回路を示したものである。
容量を示す等価回路を示したものである。
【図１０】図８に示すＢｉＣＭＯＳ論理ゲート回路の入
出力伝達特性を入力電圧に対する出力電圧の関係で示し
たものである。
出力伝達特性を入力電圧に対する出力電圧の関係で示し
たものである。
【図１１】図８に示すＢｉＣＭＯＳ論理ゲート回路を複
数使用して構成した大規模な論理集積回路の回路図を示
したものである。
数使用して構成した大規模な論理集積回路の回路図を示
したものである。
１，３，１０，１１，１０´，１１´，２０，２１，２
０´，２１´ ＮチャンネルＭＯＳトランジスタ ２，４，５ ＮＰＮトランジスタ ６，７，Ｒ１，Ｒ２，ＲX ，ＲY ，ＲX ´，ＲY ´ 抵
抗素子 ３１，３２ マクロ ３３〜３９ ゲート回路 ４１ 基本ＮチャンネルＭＯＳトランジスタ ４２ 基本抵抗素子 Ｔ１IN 第１の入力端子 Ｔ２IN 第２の入力端子 Ｔ１OUT 第１の出力端子 Ｔ２OUT 第２の出力端子 ＧＮＤ 高電位側電源 ＶEE 低電位側電源 ＶT 終端電源 ＥＦ エミッタフォロア回路
０´，２１´ ＮチャンネルＭＯＳトランジスタ ２，４，５ ＮＰＮトランジスタ ６，７，Ｒ１，Ｒ２，ＲX ，ＲY ，ＲX ´，ＲY ´ 抵
抗素子 ３１，３２ マクロ ３３〜３９ ゲート回路 ４１ 基本ＮチャンネルＭＯＳトランジスタ ４２ 基本抵抗素子 Ｔ１IN 第１の入力端子 Ｔ２IN 第２の入力端子 Ｔ１OUT 第１の出力端子 Ｔ２OUT 第２の出力端子 ＧＮＤ 高電位側電源 ＶEE 低電位側電源 ＶT 終端電源 ＥＦ エミッタフォロア回路
Claims (8)
- 【請求項１】 ソースを共通接続し、且つゲートに互い
に相補の論理信号がそれぞれ入力されて差動対を成す一
対の電界効果型トランジスタと、前記一対の電界効果型
トランジスタの少なくとも一つのドレインと第１の電源
との間に挿入される負荷素子と、前記一対の電界効果型
トランジスタのソースの共通接続点と第２の電源との間
に接続された定電流源回路とを備え、更に、前記負荷素
子に現われる電圧を前記論理信号の出力電圧として取り
出すように構成された論理ゲート回路を複数有する半導
体論理集積回路において、前記複数の論理ゲート回路
は、それぞれ前記負荷容量に応じて選択可能であると共
に、少なくとも同一論理に対して２種類の論理振幅を発
生することを特徴とする半導体論理集積回路。 - 【請求項２】 請求項１記載の半導体論理集積回路にお
いて、前記複数の論理ゲート回路は、入力電圧振幅及び
出力電圧振幅が等しい少なくとも１種類のものと、前記
２種類の論理振幅のうちの一方の論理振幅を入力して他
方の論理振幅を出力する少なくとも２種類のものと、少
なくとも総計３種類の入出力振幅を備えたものとによる
組み合わせか、或いは入力電圧振幅及ぶ出力電圧振幅が
等しい少なくとも２種類のものと、前記２種類の論理振
幅のうちの一方の論理振幅を入力して他方の論理振幅を
出力する少なくとも１種類のものと、少なくとも総計３
種類の入出力振幅を備えたものとによる組み合わせを持
つことを特徴とする半導体論理集積回路。 - 【請求項３】 請求項１又は２記載の半導体論理集積回
路において、前記複数の論理ゲート回路は、それぞれコ
レクタを前記第１の電源に接続し、且つベースを前記一
対の電界効果型トランジスタのドレインに接続し、エミ
ッタから出力電圧が取り出されるバイポーラトランジス
タを含むエミッタフォロア回路を有することを特徴とす
る半導体論理集積回路。 - 【請求項４】 請求項１又は２記載の半導体論理集積回
路において、前記複数の論理ゲート回路は、それぞれド
レインを前記第１の電源に接続し、且つゲートを前記一
対の電界効果型トランジスタのドレインに接続し、ソー
スから出力電圧が取り出される別の電界効果型トランジ
スタを含むソースフォロア回路を有することを特徴とす
る半導体論理集積回路。 - 【請求項５】 請求項１〜４の何れか一つに記載の半導
体論理集積回路において、前記一対の電界効果型トラン
ジスタは、一対のＭＯＳトランジスタであることを特徴
とする半導体論理集積回路。 - 【請求項６】 請求項５記載の半導体論理集積回路にお
いて、前記一対のＭＯＳトランジスタのゲート幅は入力
振幅の二乗に反比例し、前記負荷素子の抵抗値は出力電
圧に比例することを特徴とする半導体論理集積回路。 - 【請求項７】 請求項６記載の半導体論理集積回路にお
いて、前記複数の論理ゲート回路における複数の論理振
幅は互いに整数比であることを特徴とする半導体論理集
積回路。 - 【請求項８】 請求項７記載の半導体論理集積回路にお
いて、前記一対のＭＯＳトランジスタ及び前記負荷素子
はそれぞれ共通の素子を直列又は並列に接続して成るこ
とを特徴とする半導体論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9062954A JP2947339B2 (ja) | 1997-03-17 | 1997-03-17 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9062954A JP2947339B2 (ja) | 1997-03-17 | 1997-03-17 | 半導体論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261947A JPH10261947A (ja) | 1998-09-29 |
| JP2947339B2 true JP2947339B2 (ja) | 1999-09-13 |
Family
ID=13215233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9062954A Expired - Fee Related JP2947339B2 (ja) | 1997-03-17 | 1997-03-17 | 半導体論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947339B2 (ja) |
-
1997
- 1997-03-17 JP JP9062954A patent/JP2947339B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10261947A (ja) | 1998-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990602 |
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