JPH04246912A - Ｅｃｌゲート回路 - Google Patents
Ｅｃｌゲート回路Info
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- JPH04246912A JPH04246912A JP1174191A JP1174191A JPH04246912A JP H04246912 A JPH04246912 A JP H04246912A JP 1174191 A JP1174191 A JP 1174191A JP 1174191 A JP1174191 A JP 1174191A JP H04246912 A JPH04246912 A JP H04246912A
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- emitter
- current
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- gate circuit
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- 230000007704 transition Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬゲート回路に関し
、特に出力部分に用いられるエミッタフォロア回路を有
するＥＣＬゲート回路に関する。
、特に出力部分に用いられるエミッタフォロア回路を有
するＥＣＬゲート回路に関する。
【０００２】
【従来の技術】従来、ＥＣＬゲート回路の差動ゲートに
付随するエミッタフォロア回路は図３に示すように、エ
ミッタフォロアトランジスタＱ１２のエミッタでエミッ
タ抵抗ＲＥＦを介して電源ＶＥＥに接続している。この
とき、エミッタフォロアトランジスタＱ１２を流れる電
流Ｉ１２は差動ゲートの出力電圧を高レベルＶＯＨ，低
レベルＶＯＬおよびＶＦ をトランジスタのエミッタ＝
ベース順方向電圧とすると、Ｉ１２（Ｈ）＝（ＶＯＨ−
ＶＦ ）／ＲＥＦ，Ｉ１２（Ｌ）＝（ＶＯＬ−ＶＦ ）
／ＲＥＦとなる。
付随するエミッタフォロア回路は図３に示すように、エ
ミッタフォロアトランジスタＱ１２のエミッタでエミッ
タ抵抗ＲＥＦを介して電源ＶＥＥに接続している。この
とき、エミッタフォロアトランジスタＱ１２を流れる電
流Ｉ１２は差動ゲートの出力電圧を高レベルＶＯＨ，低
レベルＶＯＬおよびＶＦ をトランジスタのエミッタ＝
ベース順方向電圧とすると、Ｉ１２（Ｈ）＝（ＶＯＨ−
ＶＦ ）／ＲＥＦ，Ｉ１２（Ｌ）＝（ＶＯＬ−ＶＦ ）
／ＲＥＦとなる。
【０００３】例えばＶＯＨ＝４．４Ｖ，ＶＯＬ＝３．４
Ｖ，ＶＦ ＝０．８Ｖ，ＲＥＦ＝５ＫΩとすると、Ｉ１
２（Ｈ）＝０．７２ｍＡ，Ｉ１２（Ｌ）＝０．５２ｍＡ
となる。一方、出力端子ＯＵＴに負荷容量ＣＬ が存在
するときは出力電圧の時間的変化に対し、当該容量ＣＬ
を充電（出力電圧が低→高レベルに変化）又は放電（
出力電圧が高→低レベルに変化）する必要がある。
Ｖ，ＶＦ ＝０．８Ｖ，ＲＥＦ＝５ＫΩとすると、Ｉ１
２（Ｈ）＝０．７２ｍＡ，Ｉ１２（Ｌ）＝０．５２ｍＡ
となる。一方、出力端子ＯＵＴに負荷容量ＣＬ が存在
するときは出力電圧の時間的変化に対し、当該容量ＣＬ
を充電（出力電圧が低→高レベルに変化）又は放電（
出力電圧が高→低レベルに変化）する必要がある。
【０００４】この時、充電時にはエミッタフォロアトラ
ンジスタＱ１２を通して比較的低インピーダンスで駆動
するためその遷移時間は短いが、放電時には先の抵抗Ｒ
ＥＦをインピーダンスとするＩ１２（Ｌ）＝０．５２ｍ
Ａの能力で駆動されるためその遷移時間は長くなる。
ンジスタＱ１２を通して比較的低インピーダンスで駆動
するためその遷移時間は短いが、放電時には先の抵抗Ｒ
ＥＦをインピーダンスとするＩ１２（Ｌ）＝０．５２ｍ
Ａの能力で駆動されるためその遷移時間は長くなる。
【０００５】この出力電圧の高→低レベル遷移時間を短
くするためには、エミッタフォロア電流Ｉ１２の低レベ
ル出力状態での値Ｉ１２（Ｌ）を大きく、即ち、抵抗Ｒ
ＥＦを小さくすることでインピーダンスを低くする方法
があるが、エミッタフォロアでの消費電力が上昇するた
め好ましくない。このため、従来から出力電圧が低レベ
ルの時のみエミッタフォロア電流を上昇させるいくつか
の方法が提案されている。
くするためには、エミッタフォロア電流Ｉ１２の低レベ
ル出力状態での値Ｉ１２（Ｌ）を大きく、即ち、抵抗Ｒ
ＥＦを小さくすることでインピーダンスを低くする方法
があるが、エミッタフォロアでの消費電力が上昇するた
め好ましくない。このため、従来から出力電圧が低レベ
ルの時のみエミッタフォロア電流を上昇させるいくつか
の方法が提案されている。
【０００６】図４（ａ）はその一例で、トランジスタＱ
１５，ダイオードＤｉ ， 抵抗Ｒ１ によるＰＮＰト
ランジスタＱ１７のベース駆動回路により、出力端子Ｏ
ＵＴが低レベル出力状態の時のみトランジスタＱ１７に
流れる電流Ｉ１７を上昇させている。この回路の動作は
、エミッタフォロアトランジスタＱ１６のベース電位が
上昇、即ち高レベル出力状態では抵抗Ｒ１ の端子電圧
Ｖ１ がＶＯＨ−２ＶＦ と高くなっているため、ＰＮ
ＰトランジスタＱ１７のベース電圧が高く、従って、ト
ランジスタＱ１７を流れる電流Ｉ１７は少ない。
１５，ダイオードＤｉ ， 抵抗Ｒ１ によるＰＮＰト
ランジスタＱ１７のベース駆動回路により、出力端子Ｏ
ＵＴが低レベル出力状態の時のみトランジスタＱ１７に
流れる電流Ｉ１７を上昇させている。この回路の動作は
、エミッタフォロアトランジスタＱ１６のベース電位が
上昇、即ち高レベル出力状態では抵抗Ｒ１ の端子電圧
Ｖ１ がＶＯＨ−２ＶＦ と高くなっているため、ＰＮ
ＰトランジスタＱ１７のベース電圧が高く、従って、ト
ランジスタＱ１７を流れる電流Ｉ１７は少ない。
【０００７】差動ゲート出力が低下するとＰＮＰトラン
ジスタＱ１７のベース電位も下降しトランジスタ電流Ｉ
１７が上昇するため、出力端子ＯＵＴに負荷容量が存在
する場合でもトランジスタＱ１７に流れる増強された電
流により放電インピーダンスを低くく保ち、その結果出
力電圧の高→低レベル遷移時間を短くすることができる
。
ジスタＱ１７のベース電位も下降しトランジスタ電流Ｉ
１７が上昇するため、出力端子ＯＵＴに負荷容量が存在
する場合でもトランジスタＱ１７に流れる増強された電
流により放電インピーダンスを低くく保ち、その結果出
力電圧の高→低レベル遷移時間を短くすることができる
。
【０００８】図４（ｂ）は他の従来回路例を示す。同図
では、エミッタフォロアトランジスタＱ２０の電流Ｉ２
０は、トンジスタＱ１９と抵抗Ｒ２ による駆動回路に
より駆動されるトランジスタＱ２１により決定される。 ここで、トランジスタＱ１９のベースは第２の基準電圧
ＶＲａに接続されるためトランジスタＱ２１のベース電
圧も一定で、従って、当該トランジスタには基準電圧Ｖ
Ｒａの値によって決まる一定電流が流れている。
では、エミッタフォロアトランジスタＱ２０の電流Ｉ２
０は、トンジスタＱ１９と抵抗Ｒ２ による駆動回路に
より駆動されるトランジスタＱ２１により決定される。 ここで、トランジスタＱ１９のベースは第２の基準電圧
ＶＲａに接続されるためトランジスタＱ２１のベース電
圧も一定で、従って、当該トランジスタには基準電圧Ｖ
Ｒａの値によって決まる一定電流が流れている。
【０００９】一方、トランジスタＱ２１のベースは、容
量Ｃにより差動ゲートの一方の出力即ち、トランジスタ
Ｑ１８のコレクタに交流的に結合されている。
量Ｃにより差動ゲートの一方の出力即ち、トランジスタ
Ｑ１８のコレクタに交流的に結合されている。
【００１０】このため、エミッタフォロア出力ＯＵＴが
高→低レベルに遷移する間のみ、その反転出力電圧によ
りトランジスタＱ２１のベース電圧を瞬間的に上昇させ
、従って出力端子ＯＵＴの負荷容量を放電する初期段階
のトランジスタＱ２１の電流Ｉ２１を上昇させ、負荷容
量の放電中の駆動インピーダンスを下降させ、その結果
として出力電圧の高→低レベル遷移時間を短かくするこ
とができる。
高→低レベルに遷移する間のみ、その反転出力電圧によ
りトランジスタＱ２１のベース電圧を瞬間的に上昇させ
、従って出力端子ＯＵＴの負荷容量を放電する初期段階
のトランジスタＱ２１の電流Ｉ２１を上昇させ、負荷容
量の放電中の駆動インピーダンスを下降させ、その結果
として出力電圧の高→低レベル遷移時間を短かくするこ
とができる。
【００１１】
【発明が解決しようとする課題】上述の従来のＥＣＬゲ
ート回路のエミッタフォロア回路では、出力電圧の高→
低レベル遷移時間の短縮を行うためには、消費電力の上
昇，面積の増大およびプロセス追加（ＰＮＰトランジス
タ，容量）によるコストの上昇等の問題があった。例え
ば、図３の回路では、エミッタフォロア抵抗ＲＥＦを小
さくすることが必要のため、消費電力が大きくなる。
ート回路のエミッタフォロア回路では、出力電圧の高→
低レベル遷移時間の短縮を行うためには、消費電力の上
昇，面積の増大およびプロセス追加（ＰＮＰトランジス
タ，容量）によるコストの上昇等の問題があった。例え
ば、図３の回路では、エミッタフォロア抵抗ＲＥＦを小
さくすることが必要のため、消費電力が大きくなる。
【００１２】図４（ａ）の回路では、エミッタフォロア
回路に一般の集積回路では搭載の困難なＰＮＰトランジ
スタを要する。このトランジスタの駆動のための駆動回
路が必要となるため、大きさ，消費電力の上昇を招く。
回路に一般の集積回路では搭載の困難なＰＮＰトランジ
スタを要する。このトランジスタの駆動のための駆動回
路が必要となるため、大きさ，消費電力の上昇を招く。
【００１３】図４（ｂ）の回路では、エミッタフォロア
回路のトランジスタを駆動する別の回路 による消費
電力の上昇と、この駆動回路を動作させるために差動ゲ
ートの基準電圧とは別個の第２の基準電圧を設ける必要
がる。又、集積回路では大面積を占有する容量を必要と
する。
回路のトランジスタを駆動する別の回路 による消費
電力の上昇と、この駆動回路を動作させるために差動ゲ
ートの基準電圧とは別個の第２の基準電圧を設ける必要
がる。又、集積回路では大面積を占有する容量を必要と
する。
【００１４】本発明の目的は、回路構成が簡単で消費電
力の少なく、低レベルの時にエミッタ電流を増強できる
ＥＣＬゲート回路を提供することにある。
力の少なく、低レベルの時にエミッタ電流を増強できる
ＥＣＬゲート回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明のＥＣＬゲート回
路は、共通エミッタ節点とエミッタ電源間に定電流源を
有する差動ゲート回路と、ベースに該差動ゲート回路の
出力する差動出力を入力すコレクタがコレクタ電源に接
続しエミッタが出力端子に接続するとともにエミッタ抵
抗部を介して前記エミッタ電源に接続するエミッタフォ
ロアトランジスタとを有するＥＣＬゲート回路において
、前記エミッタ抵抗部は、ベースが前記共通エミッタ節
点に接続しコレクタ抵抗が前記出力端子に接続しエミッ
タが抵抗を介して前記エミッタ電源に接続するトランジ
スタ低抗体を有して構成されている。
路は、共通エミッタ節点とエミッタ電源間に定電流源を
有する差動ゲート回路と、ベースに該差動ゲート回路の
出力する差動出力を入力すコレクタがコレクタ電源に接
続しエミッタが出力端子に接続するとともにエミッタ抵
抗部を介して前記エミッタ電源に接続するエミッタフォ
ロアトランジスタとを有するＥＣＬゲート回路において
、前記エミッタ抵抗部は、ベースが前記共通エミッタ節
点に接続しコレクタ抵抗が前記出力端子に接続しエミッ
タが抵抗を介して前記エミッタ電源に接続するトランジ
スタ低抗体を有して構成されている。
【００１６】
【実施例】図１は本発明の第１の実施例を示す回路図で
ある。トランジスタＱ１ ，Ｑ２ による差動ゲート回
路と、トランジスタＱ３ のエミッタフォロアにより構
成され、差動ゲートの共通エミッタ節点ＣＥにベースを
接続し、エミッタを抵抗ＲＥＦを介して電源ＶＥＥに接
続したトランジスタＱ４ を備え、トランジスタＱ４
のコレクタは前記エミッタフォロアトランジスタＱ３
のエミッタ即ち出力端子ＯＵＴに接続されている。
ある。トランジスタＱ１ ，Ｑ２ による差動ゲート回
路と、トランジスタＱ３ のエミッタフォロアにより構
成され、差動ゲートの共通エミッタ節点ＣＥにベースを
接続し、エミッタを抵抗ＲＥＦを介して電源ＶＥＥに接
続したトランジスタＱ４ を備え、トランジスタＱ４
のコレクタは前記エミッタフォロアトランジスタＱ３
のエミッタ即ち出力端子ＯＵＴに接続されている。
【００１７】エミッタフォロアトランジスタＱ３ のベ
ース入力が低レベルの場合、差動ゲートのトランジスタ
Ｑ１ がＯＮ，Ｑ２ がＯＦＦとなっている。この時、
共通エミッタ節点ＣＥの電位はＯＮしているトランジス
タＱ１ のベース入力をＶＩＨとすると（ＶＩＨ−ＶＦ
）となる。従ってトランジスタＱ４ のエミッタ電圧
は（ＶＩＨ−２ＶＦ ）となるから、同トランジスタＱ
４ を流れる電流Ｉ４ は（ＶＩＨ−２ＶＩ ）／ＲＥ
Ｆとなる。
ース入力が低レベルの場合、差動ゲートのトランジスタ
Ｑ１ がＯＮ，Ｑ２ がＯＦＦとなっている。この時、
共通エミッタ節点ＣＥの電位はＯＮしているトランジス
タＱ１ のベース入力をＶＩＨとすると（ＶＩＨ−ＶＦ
）となる。従ってトランジスタＱ４ のエミッタ電圧
は（ＶＩＨ−２ＶＦ ）となるから、同トランジスタＱ
４ を流れる電流Ｉ４ は（ＶＩＨ−２ＶＩ ）／ＲＥ
Ｆとなる。
【００１８】一方、差動ゲートのトランジスタＱ１ が
ＯＦＦ，Ｑ２ がＯＮとなっている場合は、エミッタフ
ォロアトランジスタＱ３ の入力は高レベルとなる他、
共通エミッタ節点ＣＥの電位ＶＣＥはトランジスタＱ２
がＯＮしていることより（ＶＲ −ＶＦ ）となる。 従ってトランジスタＱ４ を流れる電流Ｉ４ は（ＶＲ
−２ＶＦ ）／ＲＥＦとなる。
ＯＦＦ，Ｑ２ がＯＮとなっている場合は、エミッタフ
ォロアトランジスタＱ３ の入力は高レベルとなる他、
共通エミッタ節点ＣＥの電位ＶＣＥはトランジスタＱ２
がＯＮしていることより（ＶＲ −ＶＦ ）となる。 従ってトランジスタＱ４ を流れる電流Ｉ４ は（ＶＲ
−２ＶＦ ）／ＲＥＦとなる。
【００１９】以上を整理すると、（１） エミッタフォ
ロア入力＝高レベル→出力端子ＯＵＴも高レベル→トラ
ンジスタＱ４ の電流は（ＶＲ−２ＶＦ ）／ＲＥＦ、
（２） エミッタフォロア入力＝低レベル→出力端子Ｏ
ＵＴも低レベル→トランジスタＱ４ の電流は（ＶＩＨ
−２ＶＦ ）／ＲＥＦ。 ここでトランジスタＱ４ の電流は即ちエミッタフォロ
ア回路の電流であり、ＶＩＨ〉ＶＲ であるから、出力
端子ＯＵＴが低レベルでそこに接続される負荷容量を放
電する場合のエミッタフォロア電流の方が大きい。
ロア入力＝高レベル→出力端子ＯＵＴも高レベル→トラ
ンジスタＱ４ の電流は（ＶＲ−２ＶＦ ）／ＲＥＦ、
（２） エミッタフォロア入力＝低レベル→出力端子Ｏ
ＵＴも低レベル→トランジスタＱ４ の電流は（ＶＩＨ
−２ＶＦ ）／ＲＥＦ。 ここでトランジスタＱ４ の電流は即ちエミッタフォロ
ア回路の電流であり、ＶＩＨ〉ＶＲ であるから、出力
端子ＯＵＴが低レベルでそこに接続される負荷容量を放
電する場合のエミッタフォロア電流の方が大きい。
【００２０】従って負荷容量の充電時にはエミッタフォ
ロア電流を小さく、放電時には大きく制御することがで
きる。例えばＶＩＨ＝４．４Ｖ，ＶＲ ＝３．９Ｖ，Ｒ
ＥＦ＝５ＫΩ，ＶＦ ＝０．８Ｖとすると、トランジス
タＱ４ の電流Ｉ４ は、出力高レベル時Ｉ４ （Ｈ）
＝（３．９−２×０．８）／５＝０．４６ｍＡ、出力低
レベル時Ｉ４ （Ｌ）＝（４．４−２×０．８）／５＝
０．５６ｍＡ、即ち、負荷容量充電時には０．４６ｍＡ
のエミッタフォロア電流であるのに対し、放電時は０．
５６ｍＡと２２％電流が増大し、より速かな放電を行う
ことができる。
ロア電流を小さく、放電時には大きく制御することがで
きる。例えばＶＩＨ＝４．４Ｖ，ＶＲ ＝３．９Ｖ，Ｒ
ＥＦ＝５ＫΩ，ＶＦ ＝０．８Ｖとすると、トランジス
タＱ４ の電流Ｉ４ は、出力高レベル時Ｉ４ （Ｈ）
＝（３．９−２×０．８）／５＝０．４６ｍＡ、出力低
レベル時Ｉ４ （Ｌ）＝（４．４−２×０．８）／５＝
０．５６ｍＡ、即ち、負荷容量充電時には０．４６ｍＡ
のエミッタフォロア電流であるのに対し、放電時は０．
５６ｍＡと２２％電流が増大し、より速かな放電を行う
ことができる。
【００２１】図２は本発明の第２の実施例を示す回路図
である。図１の実施例でのトランジスタＱ４ をトラン
ジスタＱ８ ，Ｑ９ によるダーリントン接続のトラン
ジスタとすることにより、抵抗ＲＥＦの両端電圧の出力
高レベル時と低レベル時での差をより大きくすることに
よって負荷容量の充電時，放電時の電流比を構造させる
ことができる。
である。図１の実施例でのトランジスタＱ４ をトラン
ジスタＱ８ ，Ｑ９ によるダーリントン接続のトラン
ジスタとすることにより、抵抗ＲＥＦの両端電圧の出力
高レベル時と低レベル時での差をより大きくすることに
よって負荷容量の充電時，放電時の電流比を構造させる
ことができる。
【００２２】即ち、平均消費電力が同一であればより大
きな放電時電流が得られる。ＲＥＦ＝３．４ＫΩとする
と、トランジスタＱ９ を消費する電流Ｉ９ は、出力
高レベルＩ９ （Ｈ）＝（ＶＲ −３ＶＦ ）／ＲＥＦ
＝０４４ｍＡ、出力低レベルＩ９ （Ｌ）＝（ＶＩＨ−
３ＶＦ ）／ＲＥＦ＝０．５９ｍＡとなり、全体電流は
第１の実施例とほぼ同一であり、従って、消費電流は同
じ状態で、エミッタフォロア電流比として３４％増が得
られている。
きな放電時電流が得られる。ＲＥＦ＝３．４ＫΩとする
と、トランジスタＱ９ を消費する電流Ｉ９ は、出力
高レベルＩ９ （Ｈ）＝（ＶＲ −３ＶＦ ）／ＲＥＦ
＝０４４ｍＡ、出力低レベルＩ９ （Ｌ）＝（ＶＩＨ−
３ＶＦ ）／ＲＥＦ＝０．５９ｍＡとなり、全体電流は
第１の実施例とほぼ同一であり、従って、消費電流は同
じ状態で、エミッタフォロア電流比として３４％増が得
られている。
【００２３】
【発明の効果】以上説明したように本発明では差動ゲー
トの共通エミッタ節点からエミッタフォロアトランジス
タの状態を検出し、エミッタフォロアトランジスタの電
流を直接制御することにより、従来別個の駆動回路を要
していた部分がなく、従って回路サイズ，消費電力を削
減できる。
トの共通エミッタ節点からエミッタフォロアトランジス
タの状態を検出し、エミッタフォロアトランジスタの電
流を直接制御することにより、従来別個の駆動回路を要
していた部分がなく、従って回路サイズ，消費電力を削
減できる。
【００２４】また、ＰＮＰトランジスタや容量といった
通常の集積回路では構成困難な素子を含まないため製造
コストよ上昇しない効果がある。
通常の集積回路では構成困難な素子を含まないため製造
コストよ上昇しない効果がある。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の抵抗負荷型のエミッタフォロアの一例の
回路図である。
回路図である。
【図４】（ａ）及び（ｂ）はそれぞれ態動負荷型の第１
及び第２の例の回路図である。
及び第２の例の回路図である。
【符号の説明】
ＩＮ 入力端子
ＯＵＴ 出力端子
ＶＣＣ 高電位電源
ＶＥＥ 低電位電源
ＶＲ ，ＶＲａ 第１，第２の基準電圧ＲＬ
負荷抵抗 Ｉ０ 定電流源 ＲＥＦ エミッタフォロア抵抗 Ｒ１ ，Ｒ２ 抵抗 ＣＬ 負荷容量 Ｃ 容量 Ｄ１ ダイオード Ｑ１ 〜Ｑ２１ トランジスタ
負荷抵抗 Ｉ０ 定電流源 ＲＥＦ エミッタフォロア抵抗 Ｒ１ ，Ｒ２ 抵抗 ＣＬ 負荷容量 Ｃ 容量 Ｄ１ ダイオード Ｑ１ 〜Ｑ２１ トランジスタ
Claims (2)
- 【請求項１】 共通エミッタ節点とエミッタ電源間に
定電流源を有する差動ゲート回路と、ベースに該差動ゲ
ート回路の出力する差動出力を入力しコレクタがコレク
タ電源に接続しエミッタが出力端子に接続するとともに
エミッタ抵抗部を介して前記エミッタ電源に接続するエ
ミッタフォロアトランジスタとを有するＥＣＬゲート回
路において、前記エミッタ抵抗部は、ベースが前記共通
エミッタ節点に接続しコレクタが前記出力端子に接続し
エミッタが抵抗を介して前記エミッタ電源に接続するト
ランジスタ抵抗体を有することを特徴とするＥＣＬゲー
ト回路。 - 【請求項２】 前記トランジスタ抵抗体がダーリント
ン構成からなることを特徴とする請求項１記載のＥＣＬ
ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174191A JPH04246912A (ja) | 1991-02-01 | 1991-02-01 | Ｅｃｌゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174191A JPH04246912A (ja) | 1991-02-01 | 1991-02-01 | Ｅｃｌゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04246912A true JPH04246912A (ja) | 1992-09-02 |
Family
ID=11786453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174191A Pending JPH04246912A (ja) | 1991-02-01 | 1991-02-01 | Ｅｃｌゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04246912A (ja) |
-
1991
- 1991-02-01 JP JP1174191A patent/JPH04246912A/ja active Pending
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