JPH037419A - 周波数判別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、少なくとも２つの異なる周波数の信号の一方
からなる入力信号が、そのいずれであるかを判別する周
波数判別回路に関する。

〔従来の技術〕

例えば、ワークステーション等において、２つの異なる
周波数のクロックが選択的に用いられることがある。こ
のような場合、現在使用されているのが、いずれの周波
数のクロックであるのかを判別する必要がある。

第３図は、このような場合において、いずれの周波数の
信号であるのかを判別する、従来の周波数判別回路の一
例の構成を示すブロック図である。

同図において、１はゲート回路であり、基本タイムベー
ス回路２により制御される時間だけ入力信号をカウンタ
３に通過させる。４はコンパレータであり、カウンタ３
の出力と、基準値設定回路５が出力する基準値とを比較
する。

基本タイムベース回路２は、周波数を判別するのに必要
な所定時間だけゲート回路１をオープンさせる制御信号
を発生する。カウンタ３は、ゲート回路１がオープンさ
れている期間、入力される信号のエツジ（パルス数）を
カウントする６所定時間が経過したとき、基本タイムベ
ース回路２は、コンパレータ４に制御信号を出力し、カ
ウンタ３の出力と、基準値設定回路５で設定した基準値
とを比較させる。基準値は、通常２つの周波数の中間の
値に設定されている。

従って、コンパレータ４は、カウンタ３の出力が基準値
より大きいとき、例えば論理Ｈを、また小さいとき論理
りを、各々出力する。このコンパレータ４の出力から、
いずれの周波数の信号であるのかが判別される。

〔発明が解決しようとする課題〕

従来の周波数判別回路はこのように、入力信号のパルス
数をカウントし、そのカウント値を所定の基準値と比較
するように構成されているため。

構成が複雑となり、コスト高となる欠点があった。

本発明は、このような状況に鑑みてなされたもので、簡
単な構成で、安価な周波数判別回路を実現するものであ
る。

〔課題を解決するための手段〕

本発明の周波数判別回路は、第１の周波数の信号、又は
第１の周波数とは異なる第２の周波数の信号からなる入
力信号が、そのデータ端子に入力されるＤ型フリップフ
ロップ回路と、入力信号を。

第１と第２の周波数の信号の周期の一方より長く。

かつ他方より短い時間だけ遅延して、Ｄ型フリップフロ
ップ回路のクロック端子に供給する遅延回路とを備える
ように構成した。

〔作用〕

第１の周波数又は第２の周波数の信号からなる入力信号
は、Ｄ型フリップフロップ回路のデータ端子に入力され
る。Ｄ型フリップフロップ回路のクロック端子には、入
力信号を、遅延回路により所定時間だけ遅延した信号が
入力される。

この遅延時間は、第１の周波数と第２の周波数の周期の
中間の値に設定されている。従って、Ｄ型フリップフロ
ップ回路は、入力信号が第１の周波数の信号のとき例え
ば論理１（を、第２の周波数の信号のとき論理りを、各
々出力する。

このように、簡単な構成で周波数の判別ができ、コスト
も低減することが可能になる。

〔実施例〕

第１図は、本発明の周波数判別回路の一実施例の構成を
示すブロック図である。

同図において、１１はＤ型フリップフロップ回路であり
、そのクロック端子ｃｋに入力されるパルスのタイミン
グにおし・て、データ端子りに入力される信号のレベル
に対応する信号を端子Ｑから出力する。１２は遅延回路
であり、Ｄ型フリップフロップ回路１１のデータ端子り
に入力される信号を所定時間だけ遅延して、クロック端
子ｃｋに供給する。

次に第２図のタイミングチャートを参照して、その動作
を説明する。

いま、Ｄ型フリップフロップ回路１１のデータ端子りに
は、８　Ｍ　Ｈｚ　（第２図Ａ）又は１０ＭＨｚ（第２
図Ｂ）の周波数の信号が入力されるものとする。８ＭＨ
ｚと１０　Ｍ　Ｈｚの周波数の信号の周期は、各々１２
５ｎＳと１００ｎＳとなる。遅延回路１２の遅延時間は
、１００ｎＳより長く、１２５ｎＳより短い時間。

例えば１１２．５ｎＳ（＝（１２５＋１００）／２）に
設定されている。

これにより、第２図Ａ、Ｂに示す周期１２５ｎＳと１０
０ｎＳの信号は、遅延回路１２により１１２．５ｎＳだ
け遅延され、同図Ｃ，Ｄに各々示す位相の信号になる。

すなわち、第２図Ｃに示す信号の立ち上がりエツジのタ
イミングにおいて、同図Ａに示す信号のレベルは常に論
理りどなる。これに対して第２図りに示す信号の立ち上
がりエツジのタイミングにおいて、同図Ｂに示す信号の
レベルは常に論理ＩＩとなる。

従って、Ｄ型フリップフロップ回路１１の端子Ｑは、デ
ータ端子りに入力されているのが８ＭＩｒＺの信号のと
き論理り、１０ＭＨｚのとき論理Ｔ−Ｔを、各々出力す
るので、この出力より周波数を判別することができる。

〔発明の効果〕

以上のように、本発明の周波数判別回路によれば、Ｄ型
フリップフロップ回路のデータ端子に入力される入力信
号を、遅延回路により所定時間だけ遅延して、Ｄ型フリ
ップフロップ回路のクロック端子に供給するようにした
ので、構成を複雑にすることなく、入力信号の周波数の
判別が可能になり、またコストも安くすることができる
。

【図面の簡単な説明】

第１図は本発明の周波数判別回路の一実施例の構成を示
すブロック図、第２図は第１図の実施例におけるタイミ
ングチャート、第３図は従来の周波数判別回路の一例の
右！！成を示すブロック図である。 １・・・ゲート回路、２・・・基本タイムベース回路、
３・・・カウンタ、４・・・コンパレータ、５・・・基
準値設定回路、１１・・・Ｄ型フリップフロップ回路、
１２・遅延回路。

Claims (1)

【特許請求の範囲】
1. 第１の周波数の信号、又は前記第１の周波数とは異なる
   第２の周波数の信号からなる入力信号が、そのデータ端
   子に入力されるＤ型フリップフロップ回路と、前記入力
   信号を、前記第１と第２の周波数の信号の周期の一方よ
   り長く、かつ他方より短い時間だけ遅延して、前記Ｄ型
   フリップフロップ回路のクロック端子に供給する遅延回
   路とを備える周波数判別回路。