JPWO2007097465A1 - 信号比較回路および電力変換装置 - Google Patents
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Abstract
電圧検出用第１積分回路２１と電圧検出用第２積分回路２２により電圧偏差を時間量に変換するとともに、設定電流値相当の電圧値が入力される電流制御用第１積分回路３１と、リアクトル電流値相当の電圧値が入力される電流制御用第２積分回路３２により、電流設定値、電流測定値も時間量に変換して制御する。そして操作量信号発生回路２５により、電流制御用第１積分回路３１のスタートを電流制御用第１積分回路３２のスタートよりも高分解能で電圧偏差に相当する時間だけ遅らせる。これにより、電源からリアクトルに向けて流れる電流を高精度でオンオフ制御することができ、かつ制御演算回路をデジタル化できる。
Description
本発明は、アナログ量とデジタル量とから目的信号を生成する信号比較回路、および出力電圧検出回路と電流制御回路とを備え、前記出力電圧検出回路が検出した出力電圧値と目標出力電圧値との偏差に基づき、前記電流制御回路により、直流電源からリアクトルに向けて流れる電流を高精度でオンオフ制御することができ、かつ制御演算回路をデジタル化することができる信号比較回路を搭載した電力変換装置に関する。
従来、図１９に示すような電流インジェクト型の電力変換装置９（ＤＣ／ＤＣコンバータ）が知られている。
この電力変換装置９は、制御回路９１と、駆動回路９２と、コンバータ回路９３とからなる。コンバータ回路９３は、電源Ｅｉと、トランジスタスイッチＴｒと、電流検出用抵抗Ｒｓと、リアクトルＬと、フライホイールダイオードＦＤと、出力キャパシタＣとからなる。
制御回路９１は、出力電圧ｅｏとリアクトルＬを流れる電流を抵抗Ｒｓの電圧降下ｅｓとして検出し、ｅｏがｅｏ ＊近づくように（偏差がゼロとなるように）、電圧降下ｅｓの値を参照して、トランジスタスイッチＴｒをオンオフすることにより入力電流ｉｉを制御している。
この電力変換装置９では、図１９に示すように、ｅｏとｅｏ ＊との偏差に所定のゲインＫＰをかけた値と、バイアスｅＣに補償信号Ｓｈを加えた値とを加算することによりピーク電圧ｅＰを作成する。
ピーク電圧ｅｐと、電圧Ｖｓ（電圧降下ｅｓに所定のゲインＡｃｃをかけることにより生成される）とを比較器により比較しその比較結果を、駆動信号Ｓｓ（サンプル周期Ｔｓ）で動作するＦＦ回路に入力する。これにより、ピーク電圧ｅｐに達するまでの時間をデューティとする制御信号Ｓｃが生成される。駆動回路９２は、この制御信号Ｓｃに基づき、トランジスタスイッチＴｒをオンオフ制御する。
ところで、図１９の電力変換回路９の応答精度（制御精度）は、図２０に示したように制御信号ＳＣの分解能に依存する。現在、電力変換回路９に使用される実用的な発振器の周波数はせいぜい１００ＭＨｚであるため、電力変換回路９の応答精度もこの域を出ない。
この電力変換装置９は、制御回路９１と、駆動回路９２と、コンバータ回路９３とからなる。コンバータ回路９３は、電源Ｅｉと、トランジスタスイッチＴｒと、電流検出用抵抗Ｒｓと、リアクトルＬと、フライホイールダイオードＦＤと、出力キャパシタＣとからなる。
制御回路９１は、出力電圧ｅｏとリアクトルＬを流れる電流を抵抗Ｒｓの電圧降下ｅｓとして検出し、ｅｏがｅｏ ＊近づくように（偏差がゼロとなるように）、電圧降下ｅｓの値を参照して、トランジスタスイッチＴｒをオンオフすることにより入力電流ｉｉを制御している。
この電力変換装置９では、図１９に示すように、ｅｏとｅｏ ＊との偏差に所定のゲインＫＰをかけた値と、バイアスｅＣに補償信号Ｓｈを加えた値とを加算することによりピーク電圧ｅＰを作成する。
ピーク電圧ｅｐと、電圧Ｖｓ（電圧降下ｅｓに所定のゲインＡｃｃをかけることにより生成される）とを比較器により比較しその比較結果を、駆動信号Ｓｓ（サンプル周期Ｔｓ）で動作するＦＦ回路に入力する。これにより、ピーク電圧ｅｐに達するまでの時間をデューティとする制御信号Ｓｃが生成される。駆動回路９２は、この制御信号Ｓｃに基づき、トランジスタスイッチＴｒをオンオフ制御する。
ところで、図１９の電力変換回路９の応答精度（制御精度）は、図２０に示したように制御信号ＳＣの分解能に依存する。現在、電力変換回路９に使用される実用的な発振器の周波数はせいぜい１００ＭＨｚであるため、電力変換回路９の応答精度もこの域を出ない。
本発明は、電源からリアクトルに向けて流れる電流を高精度でオンオフ制御することができ、かつ制御演算回路をデジタル化できる信号比較回路および電力変換装置を提供することを目的とする。
発明の概要
本発明の信号比較回路は（１）または（２）を要旨とする。
（１）アナログ量とデジタル量とから目的信号を生成する信号比較回路であって、
参照信号を入力して積分値を出力する第１積分回路と、
アナログ量を入力して積分値を出力する第２積分回路と、
前記デジタル量を時間量に変換して、前記第１積分回路の動作開始タイミングを、前記第２積分回路の動作開始タイミングに対してシフトさせる操作信号発生回路と、
第１積分回路と第２積分回路とがそれぞれしきい値に達するまでの時間を比較し前記目的信号を生成する目的信号生成回路と、を備えたことを特徴とする信号比較回路。
（２）前記アナログ量が第２アナログ量であり、前記デジタル量が第１アナログ量から生成されることを特徴とする（１）に記載の信号比較回路。
本発明の電力変換装置は（３）から（６）を要旨とする。
（３）出力電圧検出回路と電流制御回路とを備え、前記出力電圧検出回路が検出した前記第１アナログ量である出力電圧値と目標出力電圧値との偏差に基づき、前記電流制御回路により、前記第２アナログ量である直流電源からリアクトルに向けて流れる電流をオンオフ制御する前記信号比較回路を搭載した電力変換装置において、
前記出力電圧検出回路は、
前記出力電圧値と前記目標出力電圧値との偏差に相当する前記デジタル量であるデジタル数値に応じた時間だけ基準クロック信号の立ち上がりのタイミングを前記基準クロックの周波数よりも高い分解能で時間変化させた操作量信号を生成する前記操作信号発生回路としての操作量信号発生回路を備え、
前記電流制御回路は、
前記参照信号である前記リアクトルを流れる電流のピーク値により定められる電圧を、前記操作量信号の立ち上がりのタイミングで入力し電流制御用第１積分値を出力する前記第１積分回路としての電流制御用第１積分回路と、
前記リアクトルを流れる電流に相当する電圧を、前記基準クロック信号の立ち上がりに同期したタイミングで１回または複数回繰り返して入力し電流制御用第２積分値を出力する前記第２積分回路としての電流制御用第２積分回路と、
前記電流制御用第１積分値が第１所定値に達するまでの時間と前記電流制御用第２積分値が第２所定値に達するまでの時間とを比較し、前記電流制御用第１積分値が第１所定値に達するまでの時間が、
前記電流制御用第２積分値が第２所定値に達するまでの時間以下または同等以下のときに（未満）、または、
前記電流制御用第２積分値が第２所定値に達するまでの時間以上または同等以上（同等以上）のときに、前記直流電源から前記リアクトルに向けて流れる電流をオフする前記目的信号である電流制御信号を発生する前記目的信号生成回路としての電流制御信号発生回路と、
を備えたことを特徴とする電力変換装置。
（４）前記出力電圧検出回路は、
さらに前記出力電圧値を所定のクロックのタイミングで入力し電圧検出用第１積分値を出力する電圧検出用第１積分回路と、
前記目標出力電圧値を前記所定のクロックのタイミングで入力し電圧検出用第２積分値を出力する電圧検出用第２積分回路と、
前記電圧検出用第１積分値が第１所定値に達するまでの時間と前記電圧検出用第２積分値が第２所定値に達するまでの時間との差を電圧偏差検出用クロックのパルス数により計数し、当該計数値を前記出力電圧値と前記目標出力電圧値との偏差を表すデジタル偏差値として出力する出力偏差検出回路と、
前記デジタル偏差値を入力し、前記デジタル偏差値に基づき、前記電流制御回路を制御するためのデジタル数値を発生する制御演算回路と、
を備え、
前記操作量信号発生回路は、前記デジタル数値と、前記電流制御回路における動作の時間基準となる基準クロック信号とを入力し、前記デジタル数値に応じた時間だけ前記基準クロック信号のタイミングを時間変化させた操作量信号を生成する、
ことを特徴とする（３）に記載の電力変換装置。
（５）前記操作量信号発生回路は、
前記電流制御回路を制御するためのデジタル数値を入力し、複数ビット信号を出力するデコーダと、
前記複数ビット信号と、前記（電流制御回路における動作の時間基準となる）基準クロック信号とを入力するディレイ回路と、
からなることを特徴とする（３）または（４）に記載の電力変換装置。
（６）前記操作量信号発生回路は、
前記電流制御回路を制御するためのデジタル数値を入力し、アナログスレショルド電圧を出力するＤＡ変換器と、
前記（電流制御回路における動作の時間基準となる）基準クロック信号を入力してその積分値電圧を出力する積分回路と、
前記積分値電圧と前記アナログスレショルド電圧との比較値を出力する比較器と、
からなることを特徴とする（３）または（４）に記載の電力変換装置。
発明の概要
本発明の信号比較回路は（１）または（２）を要旨とする。
（１）アナログ量とデジタル量とから目的信号を生成する信号比較回路であって、
参照信号を入力して積分値を出力する第１積分回路と、
アナログ量を入力して積分値を出力する第２積分回路と、
前記デジタル量を時間量に変換して、前記第１積分回路の動作開始タイミングを、前記第２積分回路の動作開始タイミングに対してシフトさせる操作信号発生回路と、
第１積分回路と第２積分回路とがそれぞれしきい値に達するまでの時間を比較し前記目的信号を生成する目的信号生成回路と、を備えたことを特徴とする信号比較回路。
（２）前記アナログ量が第２アナログ量であり、前記デジタル量が第１アナログ量から生成されることを特徴とする（１）に記載の信号比較回路。
本発明の電力変換装置は（３）から（６）を要旨とする。
（３）出力電圧検出回路と電流制御回路とを備え、前記出力電圧検出回路が検出した前記第１アナログ量である出力電圧値と目標出力電圧値との偏差に基づき、前記電流制御回路により、前記第２アナログ量である直流電源からリアクトルに向けて流れる電流をオンオフ制御する前記信号比較回路を搭載した電力変換装置において、
前記出力電圧検出回路は、
前記出力電圧値と前記目標出力電圧値との偏差に相当する前記デジタル量であるデジタル数値に応じた時間だけ基準クロック信号の立ち上がりのタイミングを前記基準クロックの周波数よりも高い分解能で時間変化させた操作量信号を生成する前記操作信号発生回路としての操作量信号発生回路を備え、
前記電流制御回路は、
前記参照信号である前記リアクトルを流れる電流のピーク値により定められる電圧を、前記操作量信号の立ち上がりのタイミングで入力し電流制御用第１積分値を出力する前記第１積分回路としての電流制御用第１積分回路と、
前記リアクトルを流れる電流に相当する電圧を、前記基準クロック信号の立ち上がりに同期したタイミングで１回または複数回繰り返して入力し電流制御用第２積分値を出力する前記第２積分回路としての電流制御用第２積分回路と、
前記電流制御用第１積分値が第１所定値に達するまでの時間と前記電流制御用第２積分値が第２所定値に達するまでの時間とを比較し、前記電流制御用第１積分値が第１所定値に達するまでの時間が、
前記電流制御用第２積分値が第２所定値に達するまでの時間以下または同等以下のときに（未満）、または、
前記電流制御用第２積分値が第２所定値に達するまでの時間以上または同等以上（同等以上）のときに、前記直流電源から前記リアクトルに向けて流れる電流をオフする前記目的信号である電流制御信号を発生する前記目的信号生成回路としての電流制御信号発生回路と、
を備えたことを特徴とする電力変換装置。
（４）前記出力電圧検出回路は、
さらに前記出力電圧値を所定のクロックのタイミングで入力し電圧検出用第１積分値を出力する電圧検出用第１積分回路と、
前記目標出力電圧値を前記所定のクロックのタイミングで入力し電圧検出用第２積分値を出力する電圧検出用第２積分回路と、
前記電圧検出用第１積分値が第１所定値に達するまでの時間と前記電圧検出用第２積分値が第２所定値に達するまでの時間との差を電圧偏差検出用クロックのパルス数により計数し、当該計数値を前記出力電圧値と前記目標出力電圧値との偏差を表すデジタル偏差値として出力する出力偏差検出回路と、
前記デジタル偏差値を入力し、前記デジタル偏差値に基づき、前記電流制御回路を制御するためのデジタル数値を発生する制御演算回路と、
を備え、
前記操作量信号発生回路は、前記デジタル数値と、前記電流制御回路における動作の時間基準となる基準クロック信号とを入力し、前記デジタル数値に応じた時間だけ前記基準クロック信号のタイミングを時間変化させた操作量信号を生成する、
ことを特徴とする（３）に記載の電力変換装置。
（５）前記操作量信号発生回路は、
前記電流制御回路を制御するためのデジタル数値を入力し、複数ビット信号を出力するデコーダと、
前記複数ビット信号と、前記（電流制御回路における動作の時間基準となる）基準クロック信号とを入力するディレイ回路と、
からなることを特徴とする（３）または（４）に記載の電力変換装置。
（６）前記操作量信号発生回路は、
前記電流制御回路を制御するためのデジタル数値を入力し、アナログスレショルド電圧を出力するＤＡ変換器と、
前記（電流制御回路における動作の時間基準となる）基準クロック信号を入力してその積分値電圧を出力する積分回路と、
前記積分値電圧と前記アナログスレショルド電圧との比較値を出力する比較器と、
からなることを特徴とする（３）または（４）に記載の電力変換装置。
発明の効果
本発明の電力変換装置では、電圧検出回路をデジタル化したので、多様な操作量信号を生成することができる。これとともに、本発明では、電流制御系に使用する２つの積分回路のうち一方を積分スタート時間を偏差相当分だけ時間的に高い分解能でシフトするように構成することで、高精度の制御を実現することができる。
本発明の電力変換装置は、高精度でピーク電流を抑えることができるので、直流電源の入力（Ｅｉ）が不安定な場合に好適に使用できる。
本発明の電力変換装置では、電圧検出回路をデジタル化したので、多様な操作量信号を生成することができる。これとともに、本発明では、電流制御系に使用する２つの積分回路のうち一方を積分スタート時間を偏差相当分だけ時間的に高い分解能でシフトするように構成することで、高精度の制御を実現することができる。
本発明の電力変換装置は、高精度でピーク電流を抑えることができるので、直流電源の入力（Ｅｉ）が不安定な場合に好適に使用できる。
図１（Ａ）は本発明の信号比較回路の一実施形態を示す構成図である。図１（Ａ）において、信号比較回路８は、アナログ量／デジタル量変換回路８１と、操作信号発生回路８２と、第１積分回路８３と、第２積分回路８４と、目的信号出力回路８５とからなる。
アナログ量／デジタル量変換回路８１は、第１アナログ量Ａ１（アナログ信号）からデジタル量Ｄ（デジタル信号）を生成する。アナログ量／デジタル量変換回路８１は、デジタル量Ｄにデジタルフィルタ処理等の演算処理を施すように構成することができる。
時間操作信号発生回路８２は、デジタル量を時間量に変換して第１積分回路の動作開始タイミングを第２積分回路の動作開始タイミングに対してシフトさせる。
第１積分回路８３は、参照信号Ｒを入力してその積分値Ｓ１を出力する。第２積分回路８４は、第２アナログ量Ａ２を入力してその積分値Ｓ２を出力する。信号比較回路８５は、１積分回路８３と第２積分回路８４とがそれぞれしきい値に達するまでの時間を比較し目的信号Ｓｔｇｔを生成する。
アナログ量／デジタル量変換回路８１、時間操作信号発生回路８２、第１積分回路８３および第２積分回路８４では、基準クロックｃｌｋをマルチフェーズ処理することにより、実質上、クロックｃｌｋの整数倍のクロックで動作するように構成できる。すなわち、基準クロックｃｌｋから、これと同一周波数のＮ個のクロックｃｌｋを作り、これらにＴＰ／Ｎ，２ＴＰ／Ｎ，・・・，（Ｎ−１）ＴＰ／Ｎ遅れのディレイ処理を施し、これらを合成した信号を新たなクロックとして採用することで、高速な動作を行うように構成できる。
図１（Ｂ）に、参照信号Ｒ（しきい値をＴＨＲで示す）、積分値Ｓ１、高速化されたクロックｃｌｋＲ、第２アナログ量Ａ２（しきい値をＴＨＡ２で示す）、積分値Ｓ２、高速化されたクロックｃｌｋＡ２を示す。
図１（Ｂ）では、積分値Ｓ１，Ｓ２の値は、クロックｃｌｋＲ，ｃｌｋＡ２の個数で置き換えられ、第１積分回路８３および第２積分回路８４の各積分値の差分はこれらの個数の差として表される。なお、クロックｃｌｋＲ，ｃｌｋＡ２は、図１（Ｂ）では同一としてあるが、何れか一方が他方に対して高速であってもよい。
図１および図２は本発明の電力変換装置を示す説明図である。電力変換装置１は、出力電圧検出回路２と電流制御回路３とＤＣ／ＤＣ変換回路４とを備えている。電流制御回路３は、出力電圧検出回路２が検出した出力電圧ｅｏと目標出力電圧ｅｏ ＊との偏差に基づき、ＤＣ／ＤＣ変換回路４の回路電流（直流電源ＥｉからリアクトルＬに向けて流れる電流ｉｉ）をオンオフ制御する。
図１に示すように、ＤＣ／ＤＣ変換回路４は、直流電源Ｅｉと、トランジスタスイッチＴｒと、電流検出抵抗Ｒｓと、リアクトルＬと、フライホイールダイオードＦＤと出力キャパシタＣとを備えている。電源Ｅｉから供給される電流（電力）は、電流検出抵抗ＲｓとリアクトルＬを介して負荷Ｒに供給される。フライホイールダイオードＦＤは、トランジスタスイッチＴｒがオフしたときにオン状態となり、リアクトルＬに蓄積したエネルギーを負荷Ｒに供給する。出力コンデンサＣは平滑コンデンサである。
図２に示すように、出力電圧検出回路２は、電圧検出用第１積分回路２１と、電圧制御用第２積分回路２２と、出力偏差検出回路２３と、制御演算回路２４と、操作量信号発生回路２５を備えている。
図６のタイミング図に参照されるように、電圧検出用第１積分回路２１は、出力電圧ｅｏを第１クロックＳｓのタイミングで入力し電圧検出用第１積分値Ｓｅｏを出力する。電圧検出用第２積分回路２２は目標出力電圧ｅｏ ＊を第１クロックＳｓのタイミングで入力し電圧制御用第２積分値Ｓｅｏ ＊を出力する。電圧検出用第１積分回路２１および電圧検出用第２積分回路はコンデンサと抵抗とにより構成することができる。
電圧検出用第１積分回路２１および電圧検出用第２積分回路２２では、第１クロックＳｓを図４（Ａ），（Ｂ）に示すように、基準クロックＰを、ＴＰ／Ｎ（ＴＰはＰの周期、Ｎは整数（図４（Ａ）では「４」））ずつシフトさせることで、高速化してある。
また、図５（Ａ）に示すように、Ｎ（ここではＮ＝２）の電圧検出用第１積分回路２１１，２１２を用い、これらの動作タイミングを、ディレイｘによりＴＰ／Ｎだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。また、図５（Ｂ）に示すように、Ｎ（ここではＮ＝２）の電圧検出用第２積分回路２２１，２２２を用い、これらの動作タイミングを、ディレイｘによりＴＰ／Ｎだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。さらに、図５（Ｃ）に示すように、Ｎ（ここではＮ＝２）組の電圧検出用第１積分回路２１１，２１２と電圧検出用第２積分回路２２１，２２２を用い、これらの動作タイミングを、ディレイｘによりＴＰ／Ｎだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。
出力偏差検出回路２３は、比較器２３１と計数器２３２と減算器２３３とからなる。比較器２３１は、電圧検出用第１積分値Ｓｅｏが第１所定値Ｖｔｈｖ１に達するまでの時間と電圧制御用第２積分値Ｓｅｏ ＊が第２所定値Ｖｔｈｖ２に達するまでの時間とを比較する。本実施形態では、第１所定値Ｖｔｈｖ１および第２所定値Ｖｔｈｖ２を同一のしきい値Ｖｔｈｖとしてある。計数器２３２は、図６に参照されるように、電圧検出用第１積分値Ｓｅｏがしきい値Ｖｔｈｖに達するまでの時間Ｎｅｏと、電圧検出用第２積分値ｅｏ ＊がしきい値Ｖｔｈｖに達するまでの時間Ｎｅｏ ＊とを電圧偏差検出用クロックＳｓｍｐ１のパルス数により計数している。
減算器２３３はこの計数値の差ΔＮＲを電圧偏差検出用クロックＳｓｍｐ１のパルス数により計数し、当該計数値ΔＮＲを、出力電圧値ｅｏと目標出力電圧値ｅｅｏ ＊との偏差を表すデジタル偏差値として出力する。
制御演算回路２４はデジタル偏差値ΔＮＲを入力し、この値ΔＮＲに基づき、電流制御回路３を制御するためのデジタル数値ＮＲＭを発生する。
なお、図６では、第１クロックＳｅの１周期Ｔｅ（トランジスタスイッチＴｒのオンオフの１周期）あたり１回、電圧偏差検出用クロックＳｓｍｐ１を１回としている（電流制御回路３を制御するためのデジタル数値ＮＲＭを１回検出）が、図７に示すように、第１クロックＳｅの１周期Ｔｅあたり、デジタル数値ＮＲＭを複数回検出するようにしてもよい。図７では、第１クロックＳｅの１周期Ｔｅあたり、上記した係数値の差ΔＮＲを複数回（ここでは４回であり、計測値をΔＮＲ１，ΔＮＲ２，ΔＮＲ３，ΔＮＲ４で示す）検出した様子が示されている。
また、図８に示すように、複数のパルスＰ１，Ｐ２，Ｐ３，Ｐ４を基準パルスＰ０の周期に対して、１／Ｎずつ（ここでの例では１／４ずつ）シフトさせて、実質上の駆動周期Ｐを基準パルスＴＰの周期のＮ倍（ここでの例では４倍）とすることができる。
操作量信号発生回路２５は、出力電圧ｅｏと目標出力電圧ｅｏ ＊との偏差に相当するデジタル数値に応じた時間だけ基準クロック信号（基準信号Ｓｓｍｐ２）のタイミングを基準クロックの周波数よりも高い分解能で時間変化させた操作量信号を生成する。すなわち、操作量信号発生回路２５は、デジタル数値ＮＲＭと、電流制御回路３における動作の時間基準となる信号（基準信号Ｓｓｍｐ２）とを入力し、図９に示すように、デジタル数値ＮＲＭに応じた時間だけ信号Ｓｓｍｐ２の立ち上がりを時間変化させた操作量信号Ｓｓｍｐ３を生成する。たとえば、Ｓｓｍｐ２の周波数を２５ＭＨｚとし、時間変化分Δｔの分解能を２５ＧＨｚとすることができる。
図１０に示すように、操作量信号発生回路２５は、電流制御回路３を制御するためのデジタル数値ＮＲＭを入力し複数ビット信号ＳＲＭを出力するデコーダ２５１と、複数ビット信号ＳＲＭと基準信号Ｓｓｍｐ２とを入力するディレイ回路２５２とから構成できる。
図１１（Ａ）に図１０の操作量信号発生回路２５を具体化した回路を示し、図１１（Ｂ）にこの回路のタイミング図を示す。図１１（Ａ）は複数個のバッファを用いたディレイ回路であり、信号Ｓ０が通過するバッファ数に応じた遅れ時間を持つ信号（Ｓ１，Ｓ２，・・・）を生成できる。たとえば、デジタル数値ＮＲＭがＱビットの場合、クロックＳｓｍｐ２を遅延させた２Ｑ種類の遅延信号を用意する。デジタル数値ＮＲＭは、デコーダ２５１によって信号ＳＲＭに変換される。このＳＲＭに対応するバッファを選択することにより、任意の遅延を生成することができる。バッファ数は１０００程度とすることもでき、これによりクロックＳｓｍｐ２を２５ＭＨｚとした場合、１０００倍の分解精度（２５ＧＨｚ）をもつ操作量信号Ｓｓｍｐ３を生成できる。
操作量信号発生回路２５の他の構成例を図１２（Ａ）に示す。図１２（Ａ）の操作量信号発生回路２５は、電流制御回路３を制御するためのデジタル数値を入力しアナログスレショルド電圧を出力するＤＡ変換器２５５と、基準信号Ｓｓｍｐ２を入力してその積分値電圧ＳＬを出力する積分回路２５６と、積分値電圧とアナログスレショルド電圧との比較値を出力する比較器２５７とから構成されている。デジタル数値ＮＲＭをＤ／Ａ変換することで、しきい値Ｖｔｈを設定する。基準信号Ｓｓｍｐ２が入力されると、積分回路２５６により積分が開始される。積分回路の出力ＳＬがしきい値に達するまでの時間は、しきい値により決定されるため、デジタル数値ＮＲＭに応じた遅延を生成することができる。図１２（Ｂ）にこの回路のタイミング図を示す。
なお、２５ＧＨｚ程度の高周波信号が使用できる場合（たとえば外部回路から取得できる場合）には、操作量信号発生回路２５をカウンタにより構成することもできる。
以上に述べた出力電圧検出回路２の出力は、図２に示すように、電流制御回路３に与えられる。
電流制御回路３は、電流制御用第１積分回路３１と、電流制御用第２積分回路３２と、電流制御信号発生回路３３とを備えている。
電流制御用第１積分回路３１は、所定の設定値ｅｃを、操作量信号Ｓｓｍｐ３の立ち上がりのタイミングで入力し電流制御用第１積分値Ｓｅｐを出力する。
電流制御用第２積分回路３２は、リアクトルＬを流れる電流に相当する電圧ｅｓに所定ゲインＡｃｃをかけた電圧Ｖｓを、基準クロック（基準信号）Ｓｓｍｐ４の立ち上がりに同期したタイミング（ここでは、Ｓｓｍｐ２のタイミング）で入力し電流制御用第２積分値ＳＶｓを出力する。
電流制御信号発生回路３３は、たとえば時間変化分Δｔの分解能レベルのクロックで、電流制御用第１積分値Ｓｅｐと電流制御用第２積分値ＳＶｓとをサンプリングして比較することもできるが、本実施形態では、電流制御用第１積分値Ｓｅｐと電流制御用第２積分値ＳＶｓとをアナログ的に比較している。
電流制御信号発生回路３３は、たとえば図１３に示すように比較回路３３１と、オフ信号発生回路３３２とから構成できる。図１４に、電流制御信号発生回路３３の動作を示すタイミング図を示す。比較回路３３１は比較器３３１１，３３１２とＡＮＤゲート３３１３とからなる。比較器３３１１は電流制御用第１積分値Ｓｅｐと第１所定値Ｖｔｈ３とを比較し比較結果Ｓｅｐ＿ｅｄｇとして出力し、比較器３３１２は電流制御用第２積分値ＳＶｓと第２所定値Ｖｔｈ４とを比較し比較結果ＳＶｓ＿ｅｄｇとして出力する。図１４では、所定値Ｖｔｈ３とＶｔｈ４とは同一のしきい値Ｖｔｈｃとしてある。
オフ信号発生回路３３２は、図１３では２つのＦＦ回路３３２１，３３２２により構成してある。ＦＦ回路３３２１は、電流制御用第１積分値Ｓｅｐが第１所定値Ｖｔｈ３（ここではＶｔｈｃ）に達するまでの時間が、電流制御用第２積分値ＳＶｓが第２所定値Ｖｔｈ４（ここではＶｔｈｃ）に達するまでの時間以下または未満のときに、直流電源ＥｉからリアクトルＬに向けて流れる電流ｉｉをオフする電流制御信号Ｓｏｆｆを発生する。
すなわち、クロックＳｓｓｍｐ２（またはＳｓｍｐ３）、基準クロックＳｓｍｐ４の各周期において、設定値ｅｃは電流制御用第１積分回路３１に入力され、電圧Ｖｓは電流制御用第２積分回路３２に入力される、それぞれ積分され信号ＳＶｓ，Ｓｅｐに変換される。積分は、同期したクロックＳｓｍｐ３，Ｓｓｍｐ４が入力されたときに開始される。
電流制御用第１積分回路３１の出力Ｓｅｃが比較器３３１１によりＶｔｈｃと比較され、電流制御用第２積分回路３２の出力ＳＶｃが比較器３３１２によりＶｔｈｃと比較される。クロックＳｓｍｐ３のタイミングはクロックＳｓｍｐ３のタイミングよりも遅れているので、比較器３３１１の出力パルスＳｅｃ＿ｅｄｇが、比較器３３１２の出力パルスＳＶｓ＿ｅｄｇよりも遅れて立ち上る。ＦＦ３３２１，ＦＦ３３２２では、入力Ｓが１となった場合、出力（オーバスコア付きのＱ）は０となる。この信号はＡＮＤゲート３３１３の入力に帰還されるため、パルスＳＶｓ＿ｅｄｇが同周期内において立ち上がっても、その結果はフリップ・フロップへ反映されない。この状態は、フリップ・フロップにリセット信号（基準クロックＳｓｍｐ４）が入力される次の周期の最初まで続くため、電圧Ｖｓが設定値ｅｃよりも小さい時はオフ信号Ｓｏｆｆは発生しない。電流制御信号発生回路３３は、電圧Ｖｓ（リアクトルＬを流れる電流に相当する電圧ｅｓにゲインＡｃｃをかけた電圧）が、電流制御用第１積分回路３１に入力され、この入力値が所定の設定値ｅｃの積分値に達したときに、電流制御信号Ｓｏｆｆを生成し、トランジスタスイッチＴｒがオフする（図１５のタイミング図参照）。
また、図１６（Ａ）は、操作量信号発生回路２５を複数（ここでは、符号２５１，２５２，２５３で示す３回路）とすることで、検出精度を高くし動作を高速化した構成図を示し、図１６（Ｂ）は操作量信号発生回路２５の具体的な構成を示している。図１６（Ｂ）に示すように、基準クロックＳａｍｐ２は複数に分岐し各ディレイ要素により遅れを生じた信号はセレクタＹにより選択され、Ｓａｍｐ２として出力される。
図１７（Ａ），（Ｂ），（Ｃ）は、上述した電力変換装置の設計変更例を示す図である。
図１７（Ａ）は、電流制御用第１積分回路３１を複数組（図１７（Ａ）では２組）設けることで検出精度を高くし動作を高速化した例を示している。ここでは、電流制御用第１積分回路３１１と電流制御用第１積分回路３１２に入力されるＳｓｍｐ３は、電流制御用第１積分回路３１１に入力されるＳｓｍｐ３に対して１／２周期遅れている。
図１７（Ｂ）は、電流制御用第１積分回路３１と電流制御用第２積分回路３２とを複数組（図１７（Ｂ）では２組）設けることで検出精度を高くし動作を高速化した例を示している。ここでは、電流制御用第２積分回路３２１に入力されるＳｓｍｐ４は、電流制御用第２積分回路３２２に入力されるＳｓｍｐ４に対して１／２周期遅れている。
図１７（Ｃ）は、電流制御用第１積分回路３１と電流制御用第２積分回路３２とを複数組（図１７（Ａ）では２組）設けることで検出精度を高くし動作を高速化した例を示している。ここでは、電流制御用第１積分回路３１１と電流制御用第１積分回路３１２に入力されるＳｓｍｐ３は、電流制御用第１積分回路３１１に入力されるＳｓｍｐ３に対して１／２周期遅れている。また、電流制御用第２積分回路３２１に入力されるＳｓｍｐ４は、電流制御用第２積分回路３２２に入力されるＳｓｍｐ４に対して１／２周期遅れている。
なお、図１８（Ａ）に示すように、ＮＭＲをパルス出力回路６１に入力してパルス列ＰＳを出力させ、電流制御用積分回路６２にＳｓｍｐ４および電圧Ｖｓを入力しパルス列ＳＳを出力させ、これらパルス列ＰＳ，ＳＳを制御信号発生回路３３に入力し制御信号を生成することも可能である。
また、図１８（Ｂ）に示すように、ＮＭＲをピーク値設定回路７１に入力してピーク値に相当する値を出力させる。一方、電流制御用積分回路７２にＳｓｍｐ４および電圧Ｖｓを入力しパルス列ＳＳを出力させカウンタ７３によりこれを計数する。この計数値とピーク値設定回路７１の出力（ピーク値に相当する値）とをデジタル比較器７４により比較し、比較結果を制御信号発生回路３３に送り制御信号を生成するようにもできる。
しかし、図１８（Ａ），（Ｂ）に記載の回路よりも本発明における回路の方が、信頼性・高速性等のうえから優れている。
以上説明したように、本実施形態では電圧偏差を時間量に変換するとともに、電流測定値も時間量に変換して制御するようにした。すなわち、応答精度（制御精度）は、実質上、クロックの周波数に依存するので、高性能の電力変換装置が提供できる。
アナログ量／デジタル量変換回路８１は、第１アナログ量Ａ１（アナログ信号）からデジタル量Ｄ（デジタル信号）を生成する。アナログ量／デジタル量変換回路８１は、デジタル量Ｄにデジタルフィルタ処理等の演算処理を施すように構成することができる。
時間操作信号発生回路８２は、デジタル量を時間量に変換して第１積分回路の動作開始タイミングを第２積分回路の動作開始タイミングに対してシフトさせる。
第１積分回路８３は、参照信号Ｒを入力してその積分値Ｓ１を出力する。第２積分回路８４は、第２アナログ量Ａ２を入力してその積分値Ｓ２を出力する。信号比較回路８５は、１積分回路８３と第２積分回路８４とがそれぞれしきい値に達するまでの時間を比較し目的信号Ｓｔｇｔを生成する。
アナログ量／デジタル量変換回路８１、時間操作信号発生回路８２、第１積分回路８３および第２積分回路８４では、基準クロックｃｌｋをマルチフェーズ処理することにより、実質上、クロックｃｌｋの整数倍のクロックで動作するように構成できる。すなわち、基準クロックｃｌｋから、これと同一周波数のＮ個のクロックｃｌｋを作り、これらにＴＰ／Ｎ，２ＴＰ／Ｎ，・・・，（Ｎ−１）ＴＰ／Ｎ遅れのディレイ処理を施し、これらを合成した信号を新たなクロックとして採用することで、高速な動作を行うように構成できる。
図１（Ｂ）に、参照信号Ｒ（しきい値をＴＨＲで示す）、積分値Ｓ１、高速化されたクロックｃｌｋＲ、第２アナログ量Ａ２（しきい値をＴＨＡ２で示す）、積分値Ｓ２、高速化されたクロックｃｌｋＡ２を示す。
図１（Ｂ）では、積分値Ｓ１，Ｓ２の値は、クロックｃｌｋＲ，ｃｌｋＡ２の個数で置き換えられ、第１積分回路８３および第２積分回路８４の各積分値の差分はこれらの個数の差として表される。なお、クロックｃｌｋＲ，ｃｌｋＡ２は、図１（Ｂ）では同一としてあるが、何れか一方が他方に対して高速であってもよい。
図１および図２は本発明の電力変換装置を示す説明図である。電力変換装置１は、出力電圧検出回路２と電流制御回路３とＤＣ／ＤＣ変換回路４とを備えている。電流制御回路３は、出力電圧検出回路２が検出した出力電圧ｅｏと目標出力電圧ｅｏ ＊との偏差に基づき、ＤＣ／ＤＣ変換回路４の回路電流（直流電源ＥｉからリアクトルＬに向けて流れる電流ｉｉ）をオンオフ制御する。
図１に示すように、ＤＣ／ＤＣ変換回路４は、直流電源Ｅｉと、トランジスタスイッチＴｒと、電流検出抵抗Ｒｓと、リアクトルＬと、フライホイールダイオードＦＤと出力キャパシタＣとを備えている。電源Ｅｉから供給される電流（電力）は、電流検出抵抗ＲｓとリアクトルＬを介して負荷Ｒに供給される。フライホイールダイオードＦＤは、トランジスタスイッチＴｒがオフしたときにオン状態となり、リアクトルＬに蓄積したエネルギーを負荷Ｒに供給する。出力コンデンサＣは平滑コンデンサである。
図２に示すように、出力電圧検出回路２は、電圧検出用第１積分回路２１と、電圧制御用第２積分回路２２と、出力偏差検出回路２３と、制御演算回路２４と、操作量信号発生回路２５を備えている。
図６のタイミング図に参照されるように、電圧検出用第１積分回路２１は、出力電圧ｅｏを第１クロックＳｓのタイミングで入力し電圧検出用第１積分値Ｓｅｏを出力する。電圧検出用第２積分回路２２は目標出力電圧ｅｏ ＊を第１クロックＳｓのタイミングで入力し電圧制御用第２積分値Ｓｅｏ ＊を出力する。電圧検出用第１積分回路２１および電圧検出用第２積分回路はコンデンサと抵抗とにより構成することができる。
電圧検出用第１積分回路２１および電圧検出用第２積分回路２２では、第１クロックＳｓを図４（Ａ），（Ｂ）に示すように、基準クロックＰを、ＴＰ／Ｎ（ＴＰはＰの周期、Ｎは整数（図４（Ａ）では「４」））ずつシフトさせることで、高速化してある。
また、図５（Ａ）に示すように、Ｎ（ここではＮ＝２）の電圧検出用第１積分回路２１１，２１２を用い、これらの動作タイミングを、ディレイｘによりＴＰ／Ｎだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。また、図５（Ｂ）に示すように、Ｎ（ここではＮ＝２）の電圧検出用第２積分回路２２１，２２２を用い、これらの動作タイミングを、ディレイｘによりＴＰ／Ｎだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。さらに、図５（Ｃ）に示すように、Ｎ（ここではＮ＝２）組の電圧検出用第１積分回路２１１，２１２と電圧検出用第２積分回路２２１，２２２を用い、これらの動作タイミングを、ディレイｘによりＴＰ／Ｎだけシフトさせることで、電圧検出の精度を高くし動作を高速化することもできる。
出力偏差検出回路２３は、比較器２３１と計数器２３２と減算器２３３とからなる。比較器２３１は、電圧検出用第１積分値Ｓｅｏが第１所定値Ｖｔｈｖ１に達するまでの時間と電圧制御用第２積分値Ｓｅｏ ＊が第２所定値Ｖｔｈｖ２に達するまでの時間とを比較する。本実施形態では、第１所定値Ｖｔｈｖ１および第２所定値Ｖｔｈｖ２を同一のしきい値Ｖｔｈｖとしてある。計数器２３２は、図６に参照されるように、電圧検出用第１積分値Ｓｅｏがしきい値Ｖｔｈｖに達するまでの時間Ｎｅｏと、電圧検出用第２積分値ｅｏ ＊がしきい値Ｖｔｈｖに達するまでの時間Ｎｅｏ ＊とを電圧偏差検出用クロックＳｓｍｐ１のパルス数により計数している。
減算器２３３はこの計数値の差ΔＮＲを電圧偏差検出用クロックＳｓｍｐ１のパルス数により計数し、当該計数値ΔＮＲを、出力電圧値ｅｏと目標出力電圧値ｅｅｏ ＊との偏差を表すデジタル偏差値として出力する。
制御演算回路２４はデジタル偏差値ΔＮＲを入力し、この値ΔＮＲに基づき、電流制御回路３を制御するためのデジタル数値ＮＲＭを発生する。
なお、図６では、第１クロックＳｅの１周期Ｔｅ（トランジスタスイッチＴｒのオンオフの１周期）あたり１回、電圧偏差検出用クロックＳｓｍｐ１を１回としている（電流制御回路３を制御するためのデジタル数値ＮＲＭを１回検出）が、図７に示すように、第１クロックＳｅの１周期Ｔｅあたり、デジタル数値ＮＲＭを複数回検出するようにしてもよい。図７では、第１クロックＳｅの１周期Ｔｅあたり、上記した係数値の差ΔＮＲを複数回（ここでは４回であり、計測値をΔＮＲ１，ΔＮＲ２，ΔＮＲ３，ΔＮＲ４で示す）検出した様子が示されている。
また、図８に示すように、複数のパルスＰ１，Ｐ２，Ｐ３，Ｐ４を基準パルスＰ０の周期に対して、１／Ｎずつ（ここでの例では１／４ずつ）シフトさせて、実質上の駆動周期Ｐを基準パルスＴＰの周期のＮ倍（ここでの例では４倍）とすることができる。
操作量信号発生回路２５は、出力電圧ｅｏと目標出力電圧ｅｏ ＊との偏差に相当するデジタル数値に応じた時間だけ基準クロック信号（基準信号Ｓｓｍｐ２）のタイミングを基準クロックの周波数よりも高い分解能で時間変化させた操作量信号を生成する。すなわち、操作量信号発生回路２５は、デジタル数値ＮＲＭと、電流制御回路３における動作の時間基準となる信号（基準信号Ｓｓｍｐ２）とを入力し、図９に示すように、デジタル数値ＮＲＭに応じた時間だけ信号Ｓｓｍｐ２の立ち上がりを時間変化させた操作量信号Ｓｓｍｐ３を生成する。たとえば、Ｓｓｍｐ２の周波数を２５ＭＨｚとし、時間変化分Δｔの分解能を２５ＧＨｚとすることができる。
図１０に示すように、操作量信号発生回路２５は、電流制御回路３を制御するためのデジタル数値ＮＲＭを入力し複数ビット信号ＳＲＭを出力するデコーダ２５１と、複数ビット信号ＳＲＭと基準信号Ｓｓｍｐ２とを入力するディレイ回路２５２とから構成できる。
図１１（Ａ）に図１０の操作量信号発生回路２５を具体化した回路を示し、図１１（Ｂ）にこの回路のタイミング図を示す。図１１（Ａ）は複数個のバッファを用いたディレイ回路であり、信号Ｓ０が通過するバッファ数に応じた遅れ時間を持つ信号（Ｓ１，Ｓ２，・・・）を生成できる。たとえば、デジタル数値ＮＲＭがＱビットの場合、クロックＳｓｍｐ２を遅延させた２Ｑ種類の遅延信号を用意する。デジタル数値ＮＲＭは、デコーダ２５１によって信号ＳＲＭに変換される。このＳＲＭに対応するバッファを選択することにより、任意の遅延を生成することができる。バッファ数は１０００程度とすることもでき、これによりクロックＳｓｍｐ２を２５ＭＨｚとした場合、１０００倍の分解精度（２５ＧＨｚ）をもつ操作量信号Ｓｓｍｐ３を生成できる。
操作量信号発生回路２５の他の構成例を図１２（Ａ）に示す。図１２（Ａ）の操作量信号発生回路２５は、電流制御回路３を制御するためのデジタル数値を入力しアナログスレショルド電圧を出力するＤＡ変換器２５５と、基準信号Ｓｓｍｐ２を入力してその積分値電圧ＳＬを出力する積分回路２５６と、積分値電圧とアナログスレショルド電圧との比較値を出力する比較器２５７とから構成されている。デジタル数値ＮＲＭをＤ／Ａ変換することで、しきい値Ｖｔｈを設定する。基準信号Ｓｓｍｐ２が入力されると、積分回路２５６により積分が開始される。積分回路の出力ＳＬがしきい値に達するまでの時間は、しきい値により決定されるため、デジタル数値ＮＲＭに応じた遅延を生成することができる。図１２（Ｂ）にこの回路のタイミング図を示す。
なお、２５ＧＨｚ程度の高周波信号が使用できる場合（たとえば外部回路から取得できる場合）には、操作量信号発生回路２５をカウンタにより構成することもできる。
以上に述べた出力電圧検出回路２の出力は、図２に示すように、電流制御回路３に与えられる。
電流制御回路３は、電流制御用第１積分回路３１と、電流制御用第２積分回路３２と、電流制御信号発生回路３３とを備えている。
電流制御用第１積分回路３１は、所定の設定値ｅｃを、操作量信号Ｓｓｍｐ３の立ち上がりのタイミングで入力し電流制御用第１積分値Ｓｅｐを出力する。
電流制御用第２積分回路３２は、リアクトルＬを流れる電流に相当する電圧ｅｓに所定ゲインＡｃｃをかけた電圧Ｖｓを、基準クロック（基準信号）Ｓｓｍｐ４の立ち上がりに同期したタイミング（ここでは、Ｓｓｍｐ２のタイミング）で入力し電流制御用第２積分値ＳＶｓを出力する。
電流制御信号発生回路３３は、たとえば時間変化分Δｔの分解能レベルのクロックで、電流制御用第１積分値Ｓｅｐと電流制御用第２積分値ＳＶｓとをサンプリングして比較することもできるが、本実施形態では、電流制御用第１積分値Ｓｅｐと電流制御用第２積分値ＳＶｓとをアナログ的に比較している。
電流制御信号発生回路３３は、たとえば図１３に示すように比較回路３３１と、オフ信号発生回路３３２とから構成できる。図１４に、電流制御信号発生回路３３の動作を示すタイミング図を示す。比較回路３３１は比較器３３１１，３３１２とＡＮＤゲート３３１３とからなる。比較器３３１１は電流制御用第１積分値Ｓｅｐと第１所定値Ｖｔｈ３とを比較し比較結果Ｓｅｐ＿ｅｄｇとして出力し、比較器３３１２は電流制御用第２積分値ＳＶｓと第２所定値Ｖｔｈ４とを比較し比較結果ＳＶｓ＿ｅｄｇとして出力する。図１４では、所定値Ｖｔｈ３とＶｔｈ４とは同一のしきい値Ｖｔｈｃとしてある。
オフ信号発生回路３３２は、図１３では２つのＦＦ回路３３２１，３３２２により構成してある。ＦＦ回路３３２１は、電流制御用第１積分値Ｓｅｐが第１所定値Ｖｔｈ３（ここではＶｔｈｃ）に達するまでの時間が、電流制御用第２積分値ＳＶｓが第２所定値Ｖｔｈ４（ここではＶｔｈｃ）に達するまでの時間以下または未満のときに、直流電源ＥｉからリアクトルＬに向けて流れる電流ｉｉをオフする電流制御信号Ｓｏｆｆを発生する。
すなわち、クロックＳｓｓｍｐ２（またはＳｓｍｐ３）、基準クロックＳｓｍｐ４の各周期において、設定値ｅｃは電流制御用第１積分回路３１に入力され、電圧Ｖｓは電流制御用第２積分回路３２に入力される、それぞれ積分され信号ＳＶｓ，Ｓｅｐに変換される。積分は、同期したクロックＳｓｍｐ３，Ｓｓｍｐ４が入力されたときに開始される。
電流制御用第１積分回路３１の出力Ｓｅｃが比較器３３１１によりＶｔｈｃと比較され、電流制御用第２積分回路３２の出力ＳＶｃが比較器３３１２によりＶｔｈｃと比較される。クロックＳｓｍｐ３のタイミングはクロックＳｓｍｐ３のタイミングよりも遅れているので、比較器３３１１の出力パルスＳｅｃ＿ｅｄｇが、比較器３３１２の出力パルスＳＶｓ＿ｅｄｇよりも遅れて立ち上る。ＦＦ３３２１，ＦＦ３３２２では、入力Ｓが１となった場合、出力（オーバスコア付きのＱ）は０となる。この信号はＡＮＤゲート３３１３の入力に帰還されるため、パルスＳＶｓ＿ｅｄｇが同周期内において立ち上がっても、その結果はフリップ・フロップへ反映されない。この状態は、フリップ・フロップにリセット信号（基準クロックＳｓｍｐ４）が入力される次の周期の最初まで続くため、電圧Ｖｓが設定値ｅｃよりも小さい時はオフ信号Ｓｏｆｆは発生しない。電流制御信号発生回路３３は、電圧Ｖｓ（リアクトルＬを流れる電流に相当する電圧ｅｓにゲインＡｃｃをかけた電圧）が、電流制御用第１積分回路３１に入力され、この入力値が所定の設定値ｅｃの積分値に達したときに、電流制御信号Ｓｏｆｆを生成し、トランジスタスイッチＴｒがオフする（図１５のタイミング図参照）。
また、図１６（Ａ）は、操作量信号発生回路２５を複数（ここでは、符号２５１，２５２，２５３で示す３回路）とすることで、検出精度を高くし動作を高速化した構成図を示し、図１６（Ｂ）は操作量信号発生回路２５の具体的な構成を示している。図１６（Ｂ）に示すように、基準クロックＳａｍｐ２は複数に分岐し各ディレイ要素により遅れを生じた信号はセレクタＹにより選択され、Ｓａｍｐ２として出力される。
図１７（Ａ），（Ｂ），（Ｃ）は、上述した電力変換装置の設計変更例を示す図である。
図１７（Ａ）は、電流制御用第１積分回路３１を複数組（図１７（Ａ）では２組）設けることで検出精度を高くし動作を高速化した例を示している。ここでは、電流制御用第１積分回路３１１と電流制御用第１積分回路３１２に入力されるＳｓｍｐ３は、電流制御用第１積分回路３１１に入力されるＳｓｍｐ３に対して１／２周期遅れている。
図１７（Ｂ）は、電流制御用第１積分回路３１と電流制御用第２積分回路３２とを複数組（図１７（Ｂ）では２組）設けることで検出精度を高くし動作を高速化した例を示している。ここでは、電流制御用第２積分回路３２１に入力されるＳｓｍｐ４は、電流制御用第２積分回路３２２に入力されるＳｓｍｐ４に対して１／２周期遅れている。
図１７（Ｃ）は、電流制御用第１積分回路３１と電流制御用第２積分回路３２とを複数組（図１７（Ａ）では２組）設けることで検出精度を高くし動作を高速化した例を示している。ここでは、電流制御用第１積分回路３１１と電流制御用第１積分回路３１２に入力されるＳｓｍｐ３は、電流制御用第１積分回路３１１に入力されるＳｓｍｐ３に対して１／２周期遅れている。また、電流制御用第２積分回路３２１に入力されるＳｓｍｐ４は、電流制御用第２積分回路３２２に入力されるＳｓｍｐ４に対して１／２周期遅れている。
なお、図１８（Ａ）に示すように、ＮＭＲをパルス出力回路６１に入力してパルス列ＰＳを出力させ、電流制御用積分回路６２にＳｓｍｐ４および電圧Ｖｓを入力しパルス列ＳＳを出力させ、これらパルス列ＰＳ，ＳＳを制御信号発生回路３３に入力し制御信号を生成することも可能である。
また、図１８（Ｂ）に示すように、ＮＭＲをピーク値設定回路７１に入力してピーク値に相当する値を出力させる。一方、電流制御用積分回路７２にＳｓｍｐ４および電圧Ｖｓを入力しパルス列ＳＳを出力させカウンタ７３によりこれを計数する。この計数値とピーク値設定回路７１の出力（ピーク値に相当する値）とをデジタル比較器７４により比較し、比較結果を制御信号発生回路３３に送り制御信号を生成するようにもできる。
しかし、図１８（Ａ），（Ｂ）に記載の回路よりも本発明における回路の方が、信頼性・高速性等のうえから優れている。
以上説明したように、本実施形態では電圧偏差を時間量に変換するとともに、電流測定値も時間量に変換して制御するようにした。すなわち、応答精度（制御精度）は、実質上、クロックの周波数に依存するので、高性能の電力変換装置が提供できる。
Claims (6)
- アナログ量とデジタル量とから目的信号を生成する信号比較回路であって、
参照信号を入力して積分値を出力する第１積分回路と、
アナログ量を入力して積分値を出力する第２積分回路と、
前記デジタル量を時間量に変換して、前記第１積分回路の動作開始タイミングを、前記第２積分回路の動作開始タイミングに対してシフトさせる操作信号発生回路と、
第１積分回路と第２積分回路とがそれぞれしきい値に達するまでの時間を比較し前記目的信号を生成する目的信号生成回路と、
を備えたことを特徴とする信号比較回路。 - 前記アナログ量が第２アナログ量であり、前記デジタル量が第１アナログ量から生成されることを特徴とする請求の範囲第１項に記載の信号比較回路。
- 出力電圧検出回路と電流制御回路とを備え、前記出力電圧検出回路が検出した前記第１アナログ量である出力電圧値と目標出力電圧値との偏差に基づき、前記電流制御回路により、前記第２アナログ量である直流電源からリアクトルに向けて流れる電流をオンオフ制御する前記信号比較回路を搭載した電力変換装置において、
前記出力電圧検出回路は、
前記出力電圧値と前記目標出力電圧値との偏差に相当する前記デジタル量であるデジタル数値に応じた時間だけ基準クロック信号の立ち上がりのタイミングを前記基準クロックの周波数よりも高い分解能で時間変化させた操作量信号を生成する前記操作信号発生回路としての操作量信号発生回路を備え、
前記電流制御回路は、
前記参照信号である前記リアクトルを流れる電流のピーク値により定められる電圧を、前記操作量信号の立ち上がりのタイミングで入力し電流制御用第１積分値を出力する前記第１積分回路としての電流制御用第１積分回路と、
前記リアクトルを流れる電流に相当する電圧を、前記基準クロック信号の立ち上がりに同期したタイミングで１回または複数回繰り返して入力し電流制御用第２積分値を出力する前記第２積分回路としての電流制御用第２積分回路と、
前記電流制御用第１積分値が第１所定値に達するまでの時間と前記電流制御用第２積分値が第２所定値に達するまでの時間とを比較し、前記電流制御用第１積分値が第１所定値に達するまでの時間が、
前記電流制御用第２積分値が第２所定値に達するまでの時間以下または同等以下のときに、または、
前記電流制御用第２積分値が第２所定値に達するまでの時間以上または同等以上のときに、前記直流電源から前記リアクトルに向けて流れる電流をオフする前記目的信号である電流制御信号を発生する前記目的信号生成回路としての電流制御信号発生回路と、
を備えたことを特徴とする電力変換装置。 - 前記出力電圧検出回路は、
さらに前記出力電圧値を所定のクロックのタイミングで入力し電圧検出用第１積分値を出力する電圧検出用第１積分回路と、
前記目標出力電圧値を前記所定のクロックのタイミングで入力し電圧検出用第２積分値を出力する電圧検出用第２積分回路と、
前記電圧検出用第１積分値が第１所定値に達するまでの時間と前記電圧検出用第２積分値が第２所定値に達するまでの時間との差を電圧偏差検出用クロックのパルス数により計数し、当該計数値を前記出力電圧値と前記目標出力電圧値との偏差を表すデジタル偏差値として出力する出力偏差検出回路と、
前記デジタル偏差値を入力し、前記デジタル偏差値に基づき、前記電流制御回路を制御するためのデジタル数値を発生する制御演算回路と、
を備え、
前記操作量信号発生回路は、前記デジタル数値と、前記電流制御回路における動作の時間基準となる基準クロック信号とを入力し、前記デジタル数値に応じた時間だけ前記基準クロック信号のタイミングを時間変化させた操作量信号を生成する、
ことを特徴とする請求の範囲第３項に記載の電力変換装置。 - 前記操作量信号発生回路は、
前記電流制御回路を制御するためのデジタル数値を入力し、複数ビット信号を出力するデコーダと、
前記複数ビット信号と、前記基準クロック信号とを入力するディレイ回路と、
からなることを特徴とする請求の範囲第３項または第４項に記載の電力変換装置。 - 前記操作量信号発生回路は、
前記電流制御回路を制御するためのデジタル数値を入力し、アナログスレショルド電圧を出力するＤＡ変換器と、
前記基準クロック信号を入力してその積分値電圧を出力する積分回路と、
前記積分値電圧と前記アナログスレショルド電圧との比較値を出力する比較器と、
からなることを特徴とする請求の範囲第３項または第４項に記載の電力変換装置。
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