KR100997741B1 - 정전 용량-디지털 변환 장치 - Google Patents

Abstract

정전 용량-디지털 변환 장치는 제 1 정전 용량을 가지며, 제 1 정전 용량 및 충전 전류에 상응하는 전압을 생성하는 제 1 정전용량 센서, 제 2 정전 용량을 가지며, 제 2 정전 용량 및 충전 전류에 상응하는 전압을 생성하는 제 2 정전용량 센서, 정전용량 센서들 간의 정전 용량의 차이에 상응하는 펄스 폭(Pulse Width)을 가지는 펄스를 생성하는 펄스 생성부, 정전용량 센서들이 생성하는 전압들에 기초하여 충전 전류의 양을 조절하여 정전용량 센서들에 공급하는 전류 공급부 및 생성된 펄스의 펄스 폭에 상응하는 디지털 데이터를 생성하는 시간-디지털 변환부를 포함한다. 따라서 정전 용량-디지털 변환 장치는 정전용량 센서들이 생성하는 전압들에 따라 정전용량 센서들에 공급하는 전류의 양을 조절함으로써 높은 해상도를 가진다.

Description

정전 용량-디지털 변환 장치{CAPACITANCE TO DIGITAL CONVERTER}

개시된 기술은 정전 용량-디지털 변환 장치에 관한 것이다.

최근 MEMS(Micro Electro Mechanical System) 기술의 발전으로 정전 용량(Capacitance)의 변화량을 이용한 가속도 센서, 생체 물질 감지 센서 등의 정전 용량 센서에 대한 연구가 활발히 수행되고 있다.

이러한 정전 용량 센서들의 정전 용량 차이를 정확하게 측정하는 것이 매우 중요하다.

실시예들 중에서, 정전 용량-디지털 변환 장치는 제 1 정전 용량을 가지며, 상기 제 1 정전 용량 및 충전 전류에 상응하는 전압을 생성하는 제 1 정전용량 센서, 제 2 정전 용량을 가지며, 상기 제 2 정전 용량 및 상기 충전 전류에 상응하는 전압을 생성하는 제 2 정전용량 센서, 상기 정전용량 센서들 간의 정전 용량의 차이에 상응하는 펄스 폭(Pulse Width)을 가지는 펄스를 생성하는 펄스 생성부, 상기 정전용량 센서들이 생성하는 전압들에 기초하여 상기 충전 전류의 양을 조절하여 상기 정전용량 센서들에 공급하는 전류 공급부 및 상기 생성된 펄스의 펄스 폭에 상응하는 디지털 데이터를 생성하는 시간-디지털 변환부를 포함한다.

상기 펄스 생성부는 상기 제 1 정전용량 센서가 생성하는 전압이 미리 설정된 기준 전압에 도달하면 상승하고, 상기 제 2 정전용량 센서가 생성하는 전압이 상기 기준 전압에 도달하면 하강하는 펄스를 생성할 수 있다.

상기 전류 공급부는 상기 제 1 정전용량 센서가 생성하는 전압이 상기 기준 전압에 도달하면 상기 정전용량 센서들에 공급하는 전류를 줄일 수 있다.

상기 전류 공급부는 상기 제 2 정전용량 센서가 생성하는 전압이 상기 기준 전압에 도달하면 상기 정전용량 센서들에 공급하는 전류를 줄일 수 있다.

실시예들 중에서, 정전 용량-디지털 변환 장치는 제 1 정전 용량을 가지며, 상기 제 1 정전 용량 및 충전 전류에 상응하는 전압을 생성하는 제 1 정전용량 센서, 제 2 정전 용량을 가지며, 상기 제 2 정전 용량 및 상기 충전 전류에 상응하는 전압을 생성하는 제 2 정전용량 센서, 상기 제 1 전압이 기준 전압에 도달하면 스타트 신호(Start Signal)를 생성하고, 상기 제 2 전압이 상기 기준 전압에 도달하면 스톱 신호(Stop Signal)를 생성하는 신호 생성부, 상기 스타트 신호가 생성되는 시점부터 상기 스톱 신호가 생성되는 시점까지의 클록을 카운팅하는 클록 카운팅부, 상기 클록을 지연시켜 복수의 지연 클록들을 생성하는 DLL(Delay Locked Loop), 상기 생성된 복수의 지연 클록들을 이용하여 상기 스타트 신호의 상승 에지와 상기 스타트 신호의 바로 다음 클록의 상승 에지 사이의 시간 간격에 상응하는 시간 데이터인 제 1 시간 데이터를 생성하는 제 1 데이터 생성부, 상기 생성된 복수의 지연 클록들을 이용하여 상기 스톱 신호의 상승 에지와 상기 스톱 신호의 바 로 다음 클록의 상승 에지 사이의 시간 간격에 상응하는 시간 데이터인 제 2 시간 데이터를 생성하는 제 2 데이터 생성부, 및 상기 카운팅된 클록 수, 상기 생성된 제 1 시간 데이터 및 상기 생성된 제 2 시간 데이터를 이용하여 상기 스타트 신호의 상승 에지와 상기 스톱 신호의 상승 에지 사이의 시간 간격에 상응하는 시간 디지털 데이터를 생성하는 시간 디지털 생성부를 포함한다.

상기 제 1 데이터 생성부는 상기 스타트 신호의 상승 에지에서 상기 복수의 지연 클록들의 상태를 저장하는 제 1 레지스터 및 상기 저장된 지연 클록들의 상태를 이용하여 상기 제 1 시간 데이터를 생성하는 제 1 데이터 생성 회로를 포함할 수 있다.

상기 제 2 데이터 생성부는 상기 스톱 신호의 상승 에지에서 상기 복수의 지연 클록들의 상태를 저장하는 제 2 레지스터 및 상기 저장된 지연 클록들의 상태를 이용하여 상기 제 2 시간 데이터를 생성하는 제 2 데이터 생성 회로를 포함할 수 있다.

상기 제 2 데이터 생성부는 상기 스톱 신호의 상승 에지와 상기 스톱 신호의 바로 다음 클록의 상승 에지 사이의 시간 간격에 상응하는 시간 데이터인 제 2 시간 데이터를 생성하고, 상기 디지털 데이터 생성부는 상기 카운팅된 클록 수와 상기 생성된 제 1 시간 데이터를 가산하고, 상기 생성된 제 2 시간 데이터를 감산하여 상기 스톱 신호의 상승 에지와 상기 스톱 신호의 상승 에지 사이의 시간 간격에 상응하는 시간 디지털 데이터를 생성할 수 있다.

개시된 기술에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 개시된 기술의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 개시된 기술의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

“제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.

도 1은 개시된 기술의 일 실시예에 따른 정전 용량-디지털 변환 장치의 구성을 나타내는 블록도이다.

도 1을 참조하면, 정전 용량-디지털 변환 장치(10000)는 제 1 정전용량 센서(110), 제 2 정전용량 센서(120), 펄스 생성부(130), 시간-디지털 변환부(140) 및 전류 공급부(150)를 포함한다.

제 1 정전용량 센서(110)는 Csen의 정전 용량을 가지며, 전류 공급부(150)로부터 제 1 충전 전류(Ic1) 또는 제 2 충전 전류(Ic2)를 수신하여 충전한다. 제 1 정전용량 센서(110)는 제 1 충전 전류(Ic1) 또는 제 2 충전 전류(Ic2)를 충전하여 제 1 센싱 전압(Vs1)을 생성하고, 생성된 제 1 센싱 전압(Vs1)을 펄스 생성부(130)에 출력한다.

제 2 정전용량 센서(120)는 Cref의 정전 용량을 가지며, 전류 공급부(150)으로부터 제 1 충전 전류(Ic1) 또는 제 2 충전 전류(Ic2)를 수신하여 충전한다. 제 2 정전용량 센서(120)는 제 1 충전 전류(Ic1) 또는 제 2 충전 전류(Ic2)를 충전하여 제 2 센싱 전압(Vs2)을 생성하고, 생성된 제 2 센싱 전압(Vs2)을 펄스 생성부(130)에 출력한다.

펄스 생성부(130)는 제 1 정전용량 센서(110)의 정전 용량 Csen과 제 2 정전용량 센서(120)의 정전 용량 Cref 간의 차이에 상응하는 펄스 폭(Pulse Width)을 가지는 펄스를 생성한다. 예를 들어, 펄스 생성부(130)는 제 1 센싱 전압(Vs1)과 제 2 센싱 전압(Vs2)을 이용하여 정전 용량 Csen과 정전 용량 Cref 의 차이에 상응하는 폭을 가지는 펄스를 생성할 수 있다. 여기에서 펄스는 제 1 센싱 전압(Vs1)과 제 2 센싱 전압(Vs2) 중 어느 하나의 전압이 미리 설정된 기준 전압(Vref)에 도달하면 상승하고, 다른 하나의 전압이 기준 전압(Vref)에 도달하면 하강할 수 있다.

시간-디지털 변환부(140)는 펄스 생성부(130)에 의해 생성된 펄스의 펄스 폭에 상응하는 디지털 데이터를 생성한다.

전류 공급부(150)는 제 1 충전 전류(Ic1) 또는 제 2 충전 전류(Ic2) 중 어느 하나를 제 1 정전용량 센서(110)와 제 2 정전용량 센서(120)에 공급한다. 전류 공급부(150)는 제 1 센싱 전압(Vs1)과 제 2 센싱 전압(Vs2)이 모두 기준 전압(Vref)에 도달하기 전에는 제 1 충전 전류(Ic1)를 공급한다. 전류 공급부(150)는 제 1 센싱 전압(Vs1)과 제 2 센싱 전압(Vs2) 중 어느 하나의 전압이 기준 전압(Vref)에 도달하면 제 2 충전 전류(Ic2)를 공급한다. 여기에서, 제 2 충전 전류는 제 1 충전 전류보다 작을 수 있다.

도 2는 도 1에 도시된 펄스 생성부를 나타내는 회로도이다.

도 2를 참조하면, 펄스 생성부(130)는 2개의 비교기(210, 215), 4개의 인버터(220, 225, 230, 235), 2개의 NOR 게이트(240, 245), RS 래치(250), XOR 게이트(255), AND 게이트(260) 및 D 플립플롭(265)을 포함한다.

제 1 비교기(210)는 제 1 센싱 전압(Vs1)과 기준 전압(Vref)을 비교하고, 비 교 결과에 상응하는 제 1 전압(Vc1)을 출력한다. 여기에서, 제 1 전압(Vc1)은 제 1 센싱 전압(Vs1)이 기준 전압(Vref) 이하이면 HIGH 이고, 제 1 센싱 전압(Vs1)이 기준 전압(Vref)보다 크면 LOW 이다.

제 2 비교기(215)는 제 2 센싱 전압(Vs2)과 기준 전압(Vref)를 비교하고, 비교 결과에 상응하는 제 2 전압(Vc2)을 출력한다. 여기에서, 제 2 전압(Vc2)은 제 2 센싱 전압(Vs2)이 기준 전압(Vref) 이하이면 HIGH 이고, 제 2 센싱 전압(Vs2)이 기준 전압(Vref)보다 크면 LOW 이다.

제 1 인버터(220)는 제 1 비교기(210)로부터 제 1 전압(Vc1)을 수신하고, 수신된 제 1 전압(Vc1)을 반전시켜 반전 제 1 전압(-Vc1)을 생성한다.

제 2 인버터(225)는 제 1 인버터(220)로부터 반전 제 1 전압(-Vc1)을 수신하고, 수신된 반전 제 1 전압(-Vc1)을 반전시켜 제 1 전압(Vc1)을 생성한다.

제 3 인버터(230)는 제 2 비교기(215)로부터 제 2 전압(Vc2)을 수신하고, 수신된 제 2 전압(Vc2)을 반전시켜 반전 제 2 전압(-Vc2)을 생성한다.

제 4 인버터(235)는 제 3 인버터(230)로부터 반전 제 2 전압(-Vc2)을 수신하고, 수신된 반전 제 2 전압(-Vc2)을 반전시켜 제 2 전압(Vc2)을 생성한다.

제 1 NOR 게이트(240)는 제 2 인버터(225)로부터 제 1 전압(Vc1)을 수신하고, 제 4 인버터(235)로부터 제 2 전압(Vc2)를 수신한다. 제 1 NOR 게이트(240)는 제 1 전압(Vc1)과 제 2 전압(Vc2)를 NOR 연산하여 제 3 전압(Vc3)을 생성한다. 제 3 전압(Vc3)은 리셋 신호(RST)로 사용되어 제 1 정전용량 센서(110) 및 제 2 정전용량 센서(120)를 리셋시킬 수 있다.

제 2 NOR 게이트(245)는 제 1 인버터(220)로부터 반전 제 1 전압(-Vc1)을 수신하고, 제 3 인버터(230)로부터 반전 제 2 전압(-Vc2)을 수신한다. 제 2 NOR 게이트(245)는 반전 제 1 전압(-Vc1)과 반전 제 2 전압(-Vc2)를 NOR 연산하여 제 4 전압(Vc4)을 생성한다.

RS 래치(250)는 제 1 NOR 게이트(240)로부터 제 3 전압(Vc3)을 S 단자를 통하여 수신하고, 제 2 NOR 게이트(245)로부터 제 4 전압(Vc4)을 R 단자를 통하여 수신하며, 반전 Q 단자를 통하여 제 5 전압(Vc5)을 출력한다. 제 3 전압(Vc3)이 LOW 이고 제 4 전압(Vc4)이 HIGH 이면, 제 5 전압(Vc5)은 HIGH 이다. 제 3 전압(Vc3)이 HIGH 이고 제 4 전압(Vc4)이 LOW 이면, 제 5 전압(Vc5)은 LOW 이다.

XOR 게이트(255)는 제 2 인버터(225)로부터 제 1 전압(Vc1)을 수신하고, 제 4 인버터(235)로부터 제 2 전압(Vc2)를 수신한다. XOR 게이트(255)는 제 1 전압(Vc1)과 제 2 전압(Vc2)을 XOR 연산하여 제 6 전압(Vc6)을 출력한다.

AND 게이트(260)는 RS 래치(250)로부터 제 5 전압(Vc5)을 수신하고, XOR 게이트(255)로부터 제 6 전압(Vc6)을 수신한다. AND 게이트(260)는 제 5 전압(Vc5)과 제 6 전압(Vc6)를 AND 연산하여 출력 전압(Vo)을 생성한다.

D 플립플랍(265)은 클록 단자(CK)로 AND 게이트(260)로부터 출력 전압(Vo)을 수신하고, D 입력 단자로 제 1 인버터(220)로부터 반전 제 1 전압(-Vc1)을 수신한다. D 플립플랍(265)은 출력 전압(Vo)이 상승할 때 반전 제 1 전압(-Vc1)에 상응하는 데이터를 부호(SIGN)로 출력한다. 제 1 센싱 전압(Vs1)이 기준 전압(Vref)에 먼저 도달한 경우에 부호(SIGN)는 HIGH 이고, 제 2 센싱 전압(Vs2)이 기준 전 압(Vref)에 먼저 도달한 경우에 부호(SIGN)는 LOW 이다.

도 3은 도 1에 도시된 전류 공급부를 나타내는 회로도이다.

도 2 및 3을 참조하면, 전류 공급부(150)는 AND 게이트(310), OR 게이트(320) 및 4 개의 전류원들(330, 340, 350, 360)을 포함한다.

AND 게이트(310)는 제 2 인버터(225)로부터 제 1 전압(Vc1)을 수신하고, 제 4 인버터(235)로부터 제 2 전압(Vc2)을 수신한다. AND 게이트(310)는 제 1 전압(Vc1)과 제 2 전압(Vc2)를 AND 연산하여 제 1 스위칭 신호(S1)를 생성한다. 제 1 스위칭 신호(S1)는 제 1 센싱 전압(Vs1)과 제 2 센싱 전압(Vs2) 중 어느 하나의 전압이 기준 전압(Vref)에 도달하면 하강한다.

OR 게이트(320)는 제 1 인버터(220)로부터 반전 제 1 전압(-Vc1)을 수신하고, 제 3 인버터(230)로부터 반전 제 2 전압(-Vc2)을 수신한다. OR 게이트(320)는 반전 제 1 전압(-Vc1)과 반전 제 2 전압(-Vc2)을 OR 연산하여 제 2 스위칭 신호(S2)를 생성한다. 제 2 스위칭 신호(S2)는 제 1 센싱 전압(Vs1)과 제 2 센싱 전압(Vs2) 중 어느 하나의 전압이 기준 전압(Vref)에 도달하면 상승한다.

제 1 전류원(330)은 제 1 스위칭 신호가 HIGH 인 경우에 제 1 정전용량 센서(110)에 제 1 충전 전류(Ic1)를 공급한다.

제 2 전류원(340)은 제 1 스위칭 신호가 HIGH 인 경우에 제 2 정전용량 센서(120)에 제 1 충전 전류(Ic1)를 공급한다.

제 3 전류원(350)은 제 2 스위칭 신호가 HIGH 인 경우에 제 1 정전용량 센 서(110)에 제 2 충전 전류(Ic2)를 공급한다.

제 4 전류원(360)은 제 2 스위칭 신호가 HIGH 인 경우에 제 2 정전용량 센서(120)에 제 2 충전 전류(Ic2)를 공급한다.

도 4는 개시된 기술의 다른 일 실시예에 따른 정전 용량-디지털 변환 장치의 구성을 나타내는 블록도이다.

도 4를 참조하면, 정전 용량-디지털 변환 장치(40000)는 제 1 정전용량 센서(410), 제 2 정전용량 센서(420), 신호 생성부(430) 및 시간-디지털 변환부(440)를 포함한다.

제 1 정전용량 센서(410)는 Csen의 정전 용량을 가지며, 충전 전류(Ic)를 수신하여 충전한다. 제 1 정전용량 센서(410)는 충전 전류(Ic)에 상응하는 제 1 센싱 전압(Vs1)을 생성하여 신호 생성부(430)에 출력한다.

제 2 정전용량 센서(420)는 Cref의 정전 용량을 가지며, 충전 전류(Ic)를 수신하여 충전한다. 제 2 정전용량 센서(420)는 충전 전류(Ic)에 상응하는 제 2 센싱 전압(Vs2)을 생성하여 신호 생성부(430)에 출력한다.

신호 생성부(430)는 제 1 센싱 전압(Vs1)과 제 2 센싱 전압(Vs2)을 이용하여 스타트 신호(Start Signal) 및 스톱 신호(Stop Signal)을 생성한다. 제 1 센싱 전압(Vs1)이 제 2 센싱 전압(Vs2)보다 미리 설정된 기준 전압(Vref)에 먼저 도달한다고 가정하면, 스타트 신호는 제 1 센싱 전압(Vs1)이 기준 전압(Vref)에 도달한 때 상승하고, 스톱 신호는 제 2 센싱 전압(Vs2)이 기준 전압(Vref)에 도달한 때 상승 한다.

시간-디지털 변환부(440)는 스타트 신호(Start Signal)의 상승 에지와 스톱 신호(Stop Signal)의 상승 에지 간의 시간 간격(Time Interval)에 상응하는 디지털 데이터를 생성한다.

도 5는 시간-디지털 변환부가 디지털 신호를 생성하는 방법을 설명하기 위한 도면이다.

도 5를 참조하면, 시간-디지털 변환부(440)는 스타트 신호(Start Signal)의 바로 다음 클록의 상승 에지와 스톱 신호(Stop Signal)의 바로 다음 클록의 상승 에지 사이의 시간 간격(Time Interval)인 제 1 시간 간격(T1)을 계산한다. 시간-디지털 변환부(440)는 DLL(Delay Locked Loop)을 이용하여 스타트 신호의 상승 에지와 스타트 신호의 바로 다음 클록의 상승 에지 사이의 시간 간격인 제 2 시간 간격(T2)을 계산한다. 시간-디지털 변환부(440)는 DLL을 이용하여 스톱 신호의 상승 에지와 스톱 신호의 바로 다음 클록의 상승 에지 사이의 시간 간격인 제 3 시간 간격(T3)을 계산한다. 시간-디지털 변환부(440)는 제 1 시간 간격(T1)에 제 2 시간 간격(T2)을 가산하고 제 3 시간 간격(T3)을 감산하여 스타트 신호의 상승 에지와 스톱 신호의 상승 에지 간의 시간 간격에 상응하는 디지털 데이터를 생성한다.

도 6은 도 4에 도시된 신호 생성부를 나타내는 회로도이다.

도 6을 참조하면, 신호 생성부(430)는 2개의 비교기(610, 620), OR 게이트(630), AND 게이트(640) 및 D 플립플롭(650)을 포함한다.

제 1 비교기(610)는 제 1 센싱 전압(Vs1)과 기준 전압(Vref)을 비교하고, 비교 결과에 상응하는 제 1 전압(Vc1)을 생성한다. 여기에서, 제 1 전압(Vc1)은 제 1 센싱 전압(Vs1)이 기준 전압(Vref) 이하이면 LOW 이고, 제 1 센싱 전압(Vs1)이 기준 전압(Vref)보다 크면 HIGH 이다.

제 2 비교기(620)는 제 2 센싱 전압(Vs2)과 기준 전압(Vref)를 비교하고, 비교 결과에 상응하는 제 2 전압(Vc2)을 생성한다. 여기에서, 제 2 전압(Vc2)은 제 2 센싱 전압(Vs2)이 기준 전압(Vref) 이하이면 LOW 이고, 제 2 센싱 전압(Vs2)이 기준 전압(Vref)보다 크면 HIGH 이다.

OR 게이트(630)는 제 1 전압(Vc1)과 제 2 전압(Vc2)을 OR 연산하여 스타트 신호(Start Signal)를 생성한다. 스타트 신호는 제 1 센싱 전압(Vs1)과 제 2 센싱 전압(Vs2) 중 어느 하나가 기준 전압(Vref) 이상이면 HIGH 이다.

AND 게이트(640)는 제 1 전압(Vc1)과 제 2 전압(Vc2)을 AND 연산하여 스톱 신호(Stop Signal)를 생성한다. 스톱 신호는 제 1 센싱 전압(Vs1)과 제 2 센싱 전압(Vs2)이 모두 기준 전압(Vref) 이상이면 HIGH 이다.

D 플립플롭(650)은 클록 단자로 제 1 전압(Vc1)을 수신하고, D 입력 단자로 제 2 전압(Vc2)을 수신한다. D 플립플롭(650)은 제 1 전압(Vc1)이 상승하는 시점에서 제 2 전압(Vc2)에 상응하는 데이터를 부호(SIGN)로 출력한다. 여기에서, 부호(SIGN)는 제 1 센싱 전압(Vs1)과 제 2 센싱 전압(Vs2) 중 먼저 기준 전압(Vref)에 도달한 전압이 무엇인지를 표시할 수 있다. 제 1 센싱 전압(Vs1)이 기준 전압(Vref)에 먼저 도달한 경우에 부호(SIGN)는 LOW 이고, 제 2 센싱 전압(Vs2)이 기 준 전압(Vref)에 먼저 도달한 경우에 부호는 HIGH 이다.

도 7은 도 4에 도시된 시간-디지털 변환부를 나타내는 블록도이다.

도 7을 참조하면, 시간-디지털 변환부(440)는 클록 카운팅부(710), DLL(720), 제 1 데이터 생성부(730), 제 2 데이터 생성부(740) 및 시간 디지털 생성부(750)를 포함한다.

클록 카운팅부(710)는 스타트 신호의 바로 다음 클록의 상승 에지와 스톱 신호의 바로 다음 클록의 상승 에지 사이의 시간 간격(Time Interval)인 제 1 시간 간격(T1)에 상응하는 시간 데이터를 생성한다. 예를 들어, 클록 카운팅부(710)는 스타트 신호와 스톱 신호 사이의 클록(CLK)을 카운팅하여 제 1 시간 간격(T1)에 상응하는 시간 데이터를 생성할 수 있다.

DLL(720)은 클록(CLK)을 지연시켜 복수의 지연 클록들을 생성한다.

제 1 데이터 생성부(730)는 스타트 신호의 상승 에지와 스타트 신호의 바로 다음 클록의 상승 에지 사이의 시간 간격인 제 2 시간 간격(T2)에 상응하는 시간 데이터인 제 1 시간 데이터를 생성한다.

제 2 데이터 생성부(740)는 스톱 신호의 상승 에지와 스톱 신호의 바로 다음 클록의 상승 에지 사이의 시간 간격인 제 3 시간 간격(T3)에 상응하는 시간 데이터인 제 2 시간 데이터를 생성한다.

시간 디지털 생성부(750)는 클록 카운팅부(710)가 카운팅한 클록에 상응하는 시간 데이터에 제 1 데이터 생성부(730)가 생성한 제 1 시간 데이터를 가산하고, 제 2 데이터 생성부(740)가 생성한 제 2 시간 데이터를 감산하여, 스타트 신호의 상승 에지와 스톱 신호의 상승 에지 사이의 시간 간격(Time Interval)에 상응하는 디지털 데이터를 생성한다.

도 8은 도 7에 도시된 클록 카운팅부를 나타내는 회로도이다.

도 8을 참조하면 클록 카운팅부(710)는 인에이블 신호 생성부(810) 및 카운터(820)를 포함한다.

인에이블 신호 생성부(810)는 스타트 신호(Start Signal) 및 스톱 신호(Stop Signal)을 이용하여 카운터(820)가 카운팅 동작을 수행할 수 있도록 하는 인에이블 신호(EN)를 생성한다. 예를 들어, 인에이블 신호 생성부(810)는 인버터(812) 및 AND 게이트(814)를 포함할 수 있다. 인버터(812)는 스톱 신호를 반전시켜 AND 게이트(814)에 출력하고, AND 게이트(814)는 스타트 신호와 반전된 스톱 신호를 AND 연산하여 인에이블 신호(EN)를 출력한다.

카운터(820)는 인에이블 신호(EN)가 HIGH 상태인 동안에 클록(CLK)을 카운팅한다. 예를 들어, 카운터(820)는 4 개의 T 플립플롭들(822, 824, 826, 828)과 3개의 AND 게이트들(832, 834, 836)을 포함할 수 있다.

T 플립플롭들(822, 824, 826, 828)은 리셋 신호(RST)를 수신하여 출력 신호들(Q1, Q2, Q3, Q4)을 리셋시킨다.

제 1 플립플롭(822)은 인에이블 신호(EN)가 HIGH 이면, 클록(CLK)이 상승할 때마다 제 1 출력 신호(Q1)를 반전시킨다. 제 2 플립플롭(824)은 인에이블 신 호(EN)가 HIGH 이고 제 1 출력 신호(Q1)가 HIGH 이면, 클록(CLK)이 상승할 때마다 제 2 출력 신호(Q2)를 반전시킨다. 제 3 플립플롭(826)은 인에이블 신호(EN)가 HIGH 이고 제 2 출력 신호(Q2)가 HIGH 이면, 클록(CLK)이 상승할 때마다 제 3 출력 신호(Q3)를 반전시킨다. 제 4 플립플롭(828)은 인에이블 신호(EN)가 HIGH 이고 제 3 출력 신호(Q3)가 HIGH 이면, 클록(CLK)이 상승할 때마다 제 4 출력 신호(Q4)를 반전시킨다.

도 9는 도 8에 도시된 T 플립플롭들의 카운팅 동작을 표시하는 타이밍도이다.

도 9를 참조하면, T 플립플롭들(822, 824, 826, 828)은 인에이블 신호(EN)가 HIGH 인 동안 카운팅을 수행함을 알 수 있다.

도 10은 도 7에 도시된 DLL을 나타내는 블록도이다.

도 10을 참조하면, DLL(720)은 위상 검출기(1010), 루프 필터(1020) 및 지연선(1030)을 포함한다.

위상 검출기(Phase Detector)(1010)는 클록(CLK)과 지연선(1030)에서 출력되는 피드백 클록과의 위상차를 검출하여 위상차에 상응하는 전압 신호를 루프 필터(1020)에 출력한다.

루프 필터(Loop Filter)(1020)는 위상 검출기(1010)로부터 전압 신호에서 고주파 성분을 제거시켜서 피드백 전압 신호를 생성한다.

지연선(Delay Line)(1030)은 피드백 전압 신호에 따라 클록(CLK)을 지연시켜 복수의 지연 클록들(DL0, DL1, DL2, DL3)을 생성한다. 제 1 지연 클록(DL0)은 클록(CLK)에 비해 τ 만큼 지연된 클록이고, 제 2 지연 클록(DL1)은 클록(CLK)에 비해 2τ 만큼 지연된 클록이며, 제 3 지연 클록(DL2)은 클록(CLK)에 비해 3τ 만큼 지연된 클록이고, 제 4 지연 클록(DL3)은 클록(CLK)에 비해 4τ 만큼 지연된 클록이다. 여기에서, τ는 클록(CLK)의 1/4 주기에 상응한다. 지연선(1030)은 복수의 인버터들(미도시)을 구비할 수 있으며, 인버터의 각 지연은 피드백 전압 신호에 따라 조절될 수 있다.

도 11은 도 7에 도시된 제 1 데이터 생성부를 나타내는 회로도이다.

도 11을 참조하면, 제 1 데이터 생성부(730)는 제 1 레지스터(1110) 및 제 1 데이터 생성 회로(1120)를 포함한다.

제 1 레지스터(1110)는 스타트 신호(Start Signal)의 상승 에지에서 지연선(1030)이 생성하는 지연 클록들(DL0, DL1, DL2, DL3)의 상태를 저장한다. 제 1 레지스터(1110)에 저장되는 지연 클록들(DL0, DL1, DL2, DL3)의 상태는 스타트 신호의 상승 에지와 바로 다음 클록의 상승 에지 간의 시간 간격인 제 2 시간 간격(T2)에 상응한다.

예를 들어, 스타트 신호가 상승한 후 τ 이내에 클록이 상승하면, 지연 클록들(DL0, DL1, DL2, DL3)의 상태는 LOW HIGH HIGH LOW 이므로 제 1 레지스터(1110)는 "0110"을 저장한다. 스타트 신호가 상승한 후 τ~2τ 동안에 클록이 상승하면, 지연 클록들(DL0, DL1, DL2, DL3)의 상태는 HIGH HIGH LOW LOW 이므로 제 1 레지스 터(1110)는 "1100"을 저장한다. 스타트 신호가 상승한 후 2τ~3τ 동안에 클록이 상승하면, 지연 클록들(DL0, DL1, DL2, DL3)의 상태는 HIGH LOW LOW HIGH 이므로 제 1 레지스터(1110)는 "1001"을 저장한다. 스타트 신호가 상승한 후 3τ~4τ 동안에 클록이 상승하면, 지연 클록들(DL0, DL1, DL2, DL3)의 상태는 LOW LOW HIGH HIGH 이므로 제 1 레지스터(1110)는 "0011"을 저장한다.

제 1 데이터 생성 회로(1120)는 제 1 레지스터(1110)에 저장된 지연 클록들(DL0, DL1, DL2, DL3)의 상태를 이용하여 제 1 시간 데이터를 생성한다. 예를 들어, 제 1 데이터 생성 회로(1120)는 제 1 레지스터(1110)에 "0110"이 저장되어 있으면 "00"을 출력하고, 제 1 레지스터(1110)에 "1100"이 저장되어 있으면 "01"을 출력하며, 제 1 레지스터(1110)에 "1001"이 저장되어 있으면 "10"을 출력하고, 제 1 레지스터(1110)에 "0011"이 저장되어 있으면 "11"을 출력할 수 있다.

제 1 데이터 생성 회로(1120)는 4개의 AND 게이트들(1121, 1122, 1123, 1124)과 8개의 스위치들(1131, 1132, 1133, 1134, 1135, 1136, 1137, 1138)을 포함한다.

제 1 AND 게이트(1121)는 제 1 레지스터(1110)에 저장된 지연 클록들(D0, D3)의 상태가 "01"인 경우에 제 1 및 제 2 스위치(1131, 1132)를 온(On)시킨다. 제 2 AND 게이트(1122)는 제 1 레지스터(1110)에 저장된 지연 클록들(D1, D0)의 상태가 "01"인 경우에 제 3 및 제 4 스위치(1133, 1134)를 온(On)시킨다. 제 3 AND 게이트(1123)는 제 1 레지스터(1110)에 저장된 지연 클록들(D2, D1)의 상태가 "01"인 경우에 제 5 및 제 6 스위치(1135, 1136)를 온(On)시킨다. 제 4 AND 게이트(1124) 는 제 1 레지스터(1110)에 저장된 지연 클록들(D3, D2)의 상태가 "01"인 경우에 제 7 및 제 8 스위치(1137, 1138)를 온(On)시킨다.

제 1, 3, 5 및 7 스위치(1131, 1133, 1135, 1137)로부터 출력되는 비트는 MSB 이고, 제 2, 4, 6 및 8 스위치(1132, 1134, 1136, 1138)로부터 출력되는 비트는 LSB 이며, 이들 비트들은 제 2 시간 간격(T2)에 상응하는 시간 데이터이다.

도 12는 도 7에 도시된 제 2 데이터 생성부를 나타내는 회로도이다.

도 12를 참조하면, 제 2 데이터 생성부(740)는 제 2 레지스터(1210) 및 제 2 데이터 생성 회로(1220)를 포함한다.

제 2 레지스터(1210)는 스톱 신호(Start Signal)의 상승 에지에서 지연선(1030)이 생성하는 지연 클록들(DL0, DL1, DL2, DL3)의 상태를 저장한다. 제 2 레지스터(1210)에 저장되는 지연 클록들(DL0, DL1, DL2, DL3)의 상태는 스톱 신호의 상승 에지와 바로 다음 클록의 상승 에지 간의 시간 간격인 제 3 시간 간격(T3)에 상응한다.

제 2 데이터 생성 회로(1220)는 제 2 레지스터(1210)에 저장된 지연 클록들(DL0, DL1, DL2, DL3)의 상태를 이용하여 제 2 시간 데이터를 생성한다. 예를 들어, 제 2 데이터 생성 회로(1220)는 제 2 레지스터(1210)에 "0110"이 저장되어 있으면 "11"을 출력하고, 제 2 레지스터(1210)에 "1100"이 저장되어 있으면 "10"을 출력하며, 제 2 레지스터(1210)에 "1001"이 저장되어 있으면 "01"을 출력하고, 제 2 레지스터(1210)에 "0011"이 저장되어 있으면 "00"을 출력할 수 있다.

제 2 데이터 생성 회로(1220)는 4개의 AND 게이트들(1221, 1222, 1223, 1224)과 8개의 스위치들(1231, 1232, 1233, 1234, 1235, 1236, 1237, 1238)을 포함한다.

제 1 AND 게이트(1221)는 제 2 레지스터(1210)에 저장된 지연 클록들(D0, D3)의 상태가 "01"인 경우에 제 1 및 제 2 스위치(1231, 1232)를 온(On)시킨다. 제 2 AND 게이트(1222)는 제 2 레지스터(1210)에 저장된 지연 클록들(D1, D0)의 상태가 "01"인 경우에 제 3 및 제 4 스위치(1233, 1234)를 온(On)시킨다. 제 3 AND 게이트(1223)는 제 2 레지스터(1210)에 저장된 지연 클록들(D2, D1)의 상태가 "01"인 경우에 제 5 및 제 6 스위치(1235, 1236)를 온(On)시킨다. 제 4 AND 게이트(1224)는 제 2 레지스터(1210)에 저장된 지연 클록들(D3, D2)의 상태가 "1"인 경우에 제 7 및 제 8 스위치(1237, 1238)를 온(On)시킨다.

제 1, 3, 5, 7 스위치(1231, 1233, 1235, 1237)로부터 출력되는 비트는 MSB 이고, 제 2, 4, 6 및 8 스위치(1232, 1234, 1236, 1238)로부터 출력되는 비트는 LSB 이며, 이들 비트들은 제 3 시간 간격(T3)에 상응하는 시간 데이터이다.

도 13은 도 7에 도시된 시간 디지털 생성부의 일 예를 설명하기 위한 도면이다.

도 13을 참조하면, 시간 디지털 생성부(750)는 감산기(1310)로 구현될 수 있다.

감산기(1310)는 클록 카운팅부(710)로부터 카운팅한 클록에 상응하는 시간 데이터를 수신하고, 제 1 데이터 생성부(730)로부터 제 1 시간 데이터를 수신하며, 제 2 데이터 생성부(740)로부터 제 2 시간 데이터를 수신한다. 여기에서, 클록 카운팅부(710)로부터 수신한 시간 데이터는 스타트 신호와 스톱 신호 사이의 클록(CLK) 개수에 따른 이진 데이터에 상응하고, 제 1 시간 데이터 및 제 2 시간 데이터는 각각 복수의 Q 개의 비트들로 구성되는 이진 데이터에 상응한다.

감산기(1310)는 클록 카운팅부(710)로부터 수신한 이진 데이터에 "000…" 의 비트들을 감산하여 상위 비트들(Higher Bits)을 생성하고, 제 1 시간 데이터에 제 2 시간 데이터를 감산하여 하위 비트들(Lower Bits)을 생성함으로써, 상위 비트들과 하위 비트들로 구성된 디지털 데이터를 생성한다. 여기에서, 상위 비트들은 클록(CLK) 주기에 따른 정확성을 가지는 코어스(Coarse) 시간 간격에 상응하고, 하위 비트들은 클록(CLK) 주기 내의 정확성을 가지는 파인(Fine) 시간 간격에 상응한다. 이를 통해, 시간 디지털 생성부(750)는 단순히 카운터만 사용하는 경우보다 고 해상도(High Resolution)로 시간 간격을 측정할 수 있다.

이론적으로 설명하면, 시간 디지털 생성부(750)는 아래의 수학식 1 의 연산을 통하여 스타트 신호의 상승 에지와 스톱 신호의 상승 에지 간의 시간 간격에 상응하는 디지털 데이터를 생성할 수 있다.

TIME INTERVAL = COUNT × 2^Q + FB_B - BP_B

여기에서, TIME INTERVAL 은 스타트 신호의 상승 에지와 스톱 신호의 상승 에지 간의 시간 간격에 상응하는 디지털 데이터이고, COUNT는 스타트 신호와 스톱 신호 사이의 클록 개수이며, Q는 제 1 시간 데이터 및 제 2 시간 데이터를 구성하는 비트들의 개수이고, FB_B는 제 2 시간 간격(T2)에 상응하는 이진 데이터이며, BP_B는 제 3 시간 간격(T3)에 상응하는 이진 데이터이다

수학식 1에서 COUNT × 2^Q 는 코어스(Coarse) 시간에 해당하고, FB_B - BP_B 는 파인(Fine) 시간에 해당한다.

개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.

일 실시예에 따른 정전 용량-디지털 변환 장치는 정전용량 센서들이 생성하는 전압들에 따라 정전용량 센서들에 공급하는 전류의 양을 조절함으로써 높은 해상도를 가지는 정전 용량-디지털 변환 장치를 제공할 수 있다.

다른 일 실시예에 따른 정전 용량-디지털 변환 장치는 정전용량 센서들이 생성하는 전압들에 상응하는 스타트 신호와 스톱 신호를 생성하고, 카운터와 DLL 을 이용하여 스타트 신호와 스톱 신호간의 시간 간격을 더 정확히 계산함으로써 높은 해상도를 가지는 정전 용량-디지털 변환 장치를 제공할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 개시된 기술의 일 실시예에 따른 정전 용량-디지털 변환 장치의 구성을 나타내는 블록도이다.

도 2는 도 1에 도시된 펄스 생성부를 나타내는 회로도이다.

도 3은 도 1에 도시된 전류 공급부를 나타내는 회로도이다.

도 4는 개시된 기술의 다른 일 실시예에 따른 정전 용량-디지털 변환 장치의 구성을 나타내는 블록도이다.

도 5는 시간-디지털 변환부가 디지털 신호를 생성하는 방법을 설명하기 위한 도면이다.

도 6은 도 4에 도시된 신호 생성부를 나타내는 회로도이다.

도 7은 도 4에 도시된 시간-디지털 변환부를 나타내는 블록도이다.

도 8은 도 7에 도시된 클록 카운팅부를 나타내는 회로도이다.

도 9는 도 8에 도시된 T 플립플롭들의 카운팅 동작을 표시하는 타이밍도이다.

도 10은 도 7에 도시된 DLL을 나타내는 블록도이다.

도 11은 도 7에 도시된 제 1 데이터 생성부를 나타내는 회로도이다.

도 12는 도 7에 도시된 제 2 데이터 생성부를 나타내는 회로도이다.

도 13은 도 7에 도시된 시간 디지털 생성부의 일 예를 설명하기 위한 도면이다.

Claims (8)

1. 제 1 정전 용량을 가지며, 상기 제 1 정전 용량 및 충전 전류에 상응하는 전압을 생성하는 제 1 정전용량 센서;

   제 2 정전 용량을 가지며, 상기 제 2 정전 용량 및 상기 충전 전류에 상응하는 전압을 생성하는 제 2 정전용량 센서;

   상기 정전용량 센서들 간의 정전 용량의 차이에 상응하는 펄스 폭(Pulse Width)을 가지는 펄스를 생성하는 펄스 생성부;

   상기 정전용량 센서들이 생성하는 전압들에 기초하여 상기 충전 전류의 양을 조절하여 상기 정전용량 센서들에 공급하는 전류 공급부; 및

   상기 생성된 펄스의 펄스 폭에 상응하는 디지털 데이터를 생성하는 시간-디지털 변환부를 포함하는 정전 용량-디지털 변환 장치(Capacitance to Digital Converter).
2. 제 1 항에 있어서, 상기 펄스 생성부는

   상기 제 1 정전용량 센서가 생성하는 전압이 미리 설정된 기준 전압에 도달하면 상승하고, 상기 제 2 정전용량 센서가 생성하는 전압이 상기 기준 전압에 도달하면 하강하는 펄스를 생성하는 것을 특징으로 하는 정전 용량-디지털 변환 장치.
3. 제 2 항에 있어서, 상기 전류 공급부는

   상기 제 1 정전용량 센서가 생성하는 전압이 상기 기준 전압에 도달하면 상기 정전용량 센서들에 공급하는 전류를 줄이는 것을 특징으로 하는 정전 용량-디지털 변환 장치.
4. 제 3 항에 있어서, 상기 전류 공급부는

   상기 제 2 정전용량 센서가 생성하는 전압이 상기 기준 전압에 도달하면 상기 정전용량 센서들에 공급하는 전류를 줄이는 것을 특징으로 하는 정전 용량-디지털 변환 장치.
5. 제 1 정전 용량을 가지며, 상기 제 1 정전 용량 및 충전 전류에 상응하는 전압을 생성하는 제 1 정전용량 센서;

   제 2 정전 용량을 가지며, 상기 제 2 정전 용량 및 상기 충전 전류에 상응하는 전압을 생성하는 제 2 정전용량 센서;

   상기 제 1 전압이 기준 전압에 도달하면 스타트 신호(Start Signal)를 생성하고, 상기 제 2 전압이 상기 기준 전압에 도달하면 스톱 신호(Stop Signal)를 생성하는 신호 생성부;

   상기 스타트 신호가 생성되는 시점부터 상기 스톱 신호가 생성되는 시점까지의 클록을 카운팅하는 클록 카운팅부;

   상기 클록을 지연시켜 복수의 지연 클록들을 생성하는 DLL(Delay Locked Loop);

   상기 생성된 복수의 지연 클록들을 이용하여 상기 스타트 신호의 상승 에지와 상기 스타트 신호의 바로 다음 클록의 상승 에지 사이의 시간 간격에 상응하는 시간 데이터인 제 1 시간 데이터를 생성하는 제 1 데이터 생성부;

   상기 생성된 복수의 지연 클록들을 이용하여 상기 스톱 신호의 상승 에지와 상기 스톱 신호의 바로 다음 클록의 상승 에지 사이의 시간 간격에 상응하는 시간 데이터인 제 2 시간 데이터를 생성하는 제 2 데이터 생성부; 및

   상기 카운팅된 클록 수, 상기 생성된 제 1 시간 데이터 및 상기 생성된 제 2 시간 데이터를 이용하여 상기 스타트 신호의 상승 에지와 상기 스톱 신호의 상승 에지 사이의 시간 간격에 상응하는 시간 디지털 데이터를 생성하는 시간 디지털 생성부를 포함하는 정전 용량-디지털 변환 장치.
6. 제 5 항에 있어서, 상기 제 1 데이터 생성부는

   상기 스타트 신호의 상승 에지에서 상기 복수의 지연 클록들의 상태를 저장하는 제 1 레지스터; 및

   상기 저장된 지연 클록들의 상태를 이용하여 상기 제 1 시간 데이터를 생성하는 제 1 데이터 생성 회로를 포함하는 것을 특징으로 하는 정전 용량-디지털 변환 장치.
7. 제 5 항에 있어서, 상기 제 2 데이터 생성부는

   상기 스톱 신호의 상승 에지에서 상기 복수의 지연 클록들의 상태를 저장하는 제 2 레지스터; 및

   상기 저장된 지연 클록들의 상태를 이용하여 상기 제 2 시간 데이터를 생성하는 제 2 데이터 생성 회로를 포함하는 것을 특징으로 하는 정전 용량-디지털 변환 장치.
8. 제 5 항에 있어서,

   상기 제 2 데이터 생성부는

   상기 스톱 신호의 상승 에지와 상기 스톱 신호의 바로 다음 클록의 상승 에지 사이의 시간 간격에 상응하는 시간 데이터인 제 2 시간 데이터를 생성하고,

   상기 디지털 데이터 생성부는

   상기 카운팅된 클록 수와 상기 생성된 제 1 시간 데이터를 가산하고, 상기 생성된 제 2 시간 데이터를 감산하여 상기 스톱 신호의 상승 에지와 상기 스톱 신호의 상승 에지 사이의 시간 간격에 상응하는 시간 디지털 데이터를 생성하는 것을 특징으로 하는 정전 용량-디지털 변환 장치.

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