JPH04297131A - Ｐｗｍ方式ａ／ｄ変換器 - Google Patents
Ｐｗｍ方式ａ／ｄ変換器Info
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- JPH04297131A JPH04297131A JP6221091A JP6221091A JPH04297131A JP H04297131 A JPH04297131 A JP H04297131A JP 6221091 A JP6221091 A JP 6221091A JP 6221091 A JP6221091 A JP 6221091A JP H04297131 A JPH04297131 A JP H04297131A
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- JP
- Japan
- Prior art keywords
- time
- fractional
- clock
- signal
- pulse width
- Prior art date
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- Pending
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- 238000005259 measurement Methods 0.000 claims abstract description 14
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract description 10
- 238000000034 method Methods 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＡ／Ｄ変換器に関し、更
に詳しくはＰＷＭ（パルス幅変調）方式Ａ／Ｄ変換器の
改良に関する。
に詳しくはＰＷＭ（パルス幅変調）方式Ａ／Ｄ変換器の
改良に関する。
【０００２】
【従来の技術】Ａ／Ｄ変換方式としては、従来より種々
の方式が知られており、高速形の逐次比較方式や低速形
の積分方式がある。このうち、積分方式としては、二重
積分方式や帰還型パルス幅変調（ＰＷＭ）方式がある。 これら積分方式は、低速ではあるが、入力未知電圧の積
分時間を電源周波数の整数倍にとれば、電源に起因する
ノイズを除去できることから、高精度、高安定のＡ／Ｄ
変換方式として多用されている。特に、帰還型ＰＷＭ方
式Ａ／Ｄ変換器は、出願人の発明に係るものであり、前
記積分方式の特徴に加えて、入力未知電圧を断続する必
要がない、使用部品例えば積分コンデンサ等に高精度の
ものが必要でない等の多くの優れた特長を有している。
の方式が知られており、高速形の逐次比較方式や低速形
の積分方式がある。このうち、積分方式としては、二重
積分方式や帰還型パルス幅変調（ＰＷＭ）方式がある。 これら積分方式は、低速ではあるが、入力未知電圧の積
分時間を電源周波数の整数倍にとれば、電源に起因する
ノイズを除去できることから、高精度、高安定のＡ／Ｄ
変換方式として多用されている。特に、帰還型ＰＷＭ方
式Ａ／Ｄ変換器は、出願人の発明に係るものであり、前
記積分方式の特徴に加えて、入力未知電圧を断続する必
要がない、使用部品例えば積分コンデンサ等に高精度の
ものが必要でない等の多くの優れた特長を有している。
【０００３】第５図は従来のＰＷＭ方式Ａ／Ｄ変換器の
一例の構成を示す回路図である。
一例の構成を示す回路図である。
【０００４】この従来例では、入力信号（直流電圧）Ｖ
ｘ は加算器４を介して積分器５に入力される。この加
算器４の入力端子には測定用クロックとしてのキャリア
Ｅｃ （＋Ｅｃ ，−Ｅｃ ）及び帰還信号Ｅｓ （＋
Ｅｓ ，−Ｅｓ ）が供給されている。この測定用クロ
ックは、クロック発生回路１から発生する基準クロック
を分周器２で分周することにより得られる。
ｘ は加算器４を介して積分器５に入力される。この加
算器４の入力端子には測定用クロックとしてのキャリア
Ｅｃ （＋Ｅｃ ，−Ｅｃ ）及び帰還信号Ｅｓ （＋
Ｅｓ ，−Ｅｓ ）が供給されている。この測定用クロ
ックは、クロック発生回路１から発生する基準クロック
を分周器２で分周することにより得られる。
【０００５】積分器５の出力信号はコンパレータ６に入
力され、このコンパレータ６の出力は帰還信号発生部７
に入力される。帰還信号発生部７では、コンパレータ６
の出力により内部のスイッチが切り換えられ、これによ
り極性の異なる２つの帰還信号＋Ｅｓ ，−Ｅｓ が交
互に出力される。
力され、このコンパレータ６の出力は帰還信号発生部７
に入力される。帰還信号発生部７では、コンパレータ６
の出力により内部のスイッチが切り換えられ、これによ
り極性の異なる２つの帰還信号＋Ｅｓ ，−Ｅｓ が交
互に出力される。
【０００６】また、コンパレータ６の出力は、コントロ
ーラ８の制御信号及びクロック発生回路１からのクロッ
クと共に、アンド回路９に入力される。そして、アンド
回路９の出力がカウンタ１０の入力に供給される。
ーラ８の制御信号及びクロック発生回路１からのクロッ
クと共に、アンド回路９に入力される。そして、アンド
回路９の出力がカウンタ１０の入力に供給される。
【０００７】この従来例におけるＡ／Ｄ変換動作を図６
のタイムチャートも参照して説明する。
のタイムチャートも参照して説明する。
【０００８】加算器４の入力端子に入力信号Ｖｘ が印
加される。これに加えてデューティー５０％の測定用ク
ロックＥｃ （＋Ｅｃ ，−Ｅｃ ）が供給される（図
６■）。また、コンパレータ６の出力の極性に合わせて
、帰還信号Ｅｓ （＋Ｅｓ ，−Ｅｓ ）が供給される
（図６■）。
加される。これに加えてデューティー５０％の測定用ク
ロックＥｃ （＋Ｅｃ ，−Ｅｃ ）が供給される（図
６■）。また、コンパレータ６の出力の極性に合わせて
、帰還信号Ｅｓ （＋Ｅｓ ，−Ｅｓ ）が供給される
（図６■）。
【０００９】この動作によって１規定サイクル中に、ｔ
１ ，ｔ２ ，ｔ３ ，ｔ４ の各積分期間が発生する
。入力信号Ｖｘ が正の場合、ｔ１ 期間中は（−Ｅｃ
＋Ｅｓ ＋Ｖｘ ）で、ｔ２ 期間中は（＋Ｅｃ ＋
Ｅｓ ＋Ｖｘ ）で、ｔ３ 期間中は（＋Ｅｃ −Ｅｓ
＋Ｖｘ）で、ｔ４ 期間中は（−Ｅｃ−Ｅｓ ＋Ｖｘ
）でそれぞれ積分することになり、この積分動作は、
ｔ１ ＋ｔ４ ＝ｔ２ ＋ｔ３ を満足するように行わ
れる。この結果、次の変換式が得られる。
１ ，ｔ２ ，ｔ３ ，ｔ４ の各積分期間が発生する
。入力信号Ｖｘ が正の場合、ｔ１ 期間中は（−Ｅｃ
＋Ｅｓ ＋Ｖｘ ）で、ｔ２ 期間中は（＋Ｅｃ ＋
Ｅｓ ＋Ｖｘ ）で、ｔ３ 期間中は（＋Ｅｃ −Ｅｓ
＋Ｖｘ）で、ｔ４ 期間中は（−Ｅｃ−Ｅｓ ＋Ｖｘ
）でそれぞれ積分することになり、この積分動作は、
ｔ１ ＋ｔ４ ＝ｔ２ ＋ｔ３ を満足するように行わ
れる。この結果、次の変換式が得られる。
【００１０】
Ｖｘ ＝Ｒ１ ・Ｅｓ ・（Ｔ２ −Ｔ１ ）／（Ｔ１
＋Ｔ２ ）尚、Ｒ１ は入力抵抗である。
＋Ｔ２ ）尚、Ｒ１ は入力抵抗である。
【００１１】従って、コパレータ６の出力が反転するま
での期間をカウントすれば、そのカウント値を上記変換
式にあてはめることによりデジタル値は一意的に決まる
。そこで、アンド回路９の出力（図６■）に含まれるク
ロックのパルス数をカウンタ１０でカウントすることに
より、入力信号Ｖｘ をデジタル信号に変換することが
できる。
での期間をカウントすれば、そのカウント値を上記変換
式にあてはめることによりデジタル値は一意的に決まる
。そこで、アンド回路９の出力（図６■）に含まれるク
ロックのパルス数をカウンタ１０でカウントすることに
より、入力信号Ｖｘ をデジタル信号に変換することが
できる。
【００１２】
【発明が解決しようとする課題】ＰＷＭ方式Ａ／Ｄ変換
器の欠点は、前述したように高速化が困難なことである
。高速化を困難ならしめている原因は、積分器５を動作
させるための最小限必要な積分時間を設ける必要がある
こと、その積分時間幅内でカウントするクロックの数及
び周期等で一定の制約があることである。帰還型ＰＷＭ
方式を考えた場合、出力パルス幅の時間精度は容易に１
０−６程度までのものが得られる。
器の欠点は、前述したように高速化が困難なことである
。高速化を困難ならしめている原因は、積分器５を動作
させるための最小限必要な積分時間を設ける必要がある
こと、その積分時間幅内でカウントするクロックの数及
び周期等で一定の制約があることである。帰還型ＰＷＭ
方式を考えた場合、出力パルス幅の時間精度は容易に１
０−６程度までのものが得られる。
【００１３】しかしながら、高速化しようとすると、計
数クロックとして（変換時間）×（精度）の周期をもつ
パルスを必要とし、高精度かつ高速のＡ／Ｄ変換器を実
現することが技術的に困難になってくる。特に、Ａ／Ｄ
変換器をＩＣ化等するため小形化することを考えると、
計数クロックの周波数は数１０ＭＨｚ 以下に限定され
てしまうため、この点からも高速化が制約を受けてしま
う。また、各素子の動作スピードにも限界があり、むや
みにクロック周波数を上げることはできない。以上のよ
うな理由により、高速化には限度があった。
数クロックとして（変換時間）×（精度）の周期をもつ
パルスを必要とし、高精度かつ高速のＡ／Ｄ変換器を実
現することが技術的に困難になってくる。特に、Ａ／Ｄ
変換器をＩＣ化等するため小形化することを考えると、
計数クロックの周波数は数１０ＭＨｚ 以下に限定され
てしまうため、この点からも高速化が制約を受けてしま
う。また、各素子の動作スピードにも限界があり、むや
みにクロック周波数を上げることはできない。以上のよ
うな理由により、高速化には限度があった。
【００１４】本発明はこのような点に着目してなされた
ものであり、その目的は、クロック周波数や回路定数を
変更することなく、高分解能の計測が可能な帰還型のＰ
ＷＭ方式Ａ／Ｄ変換器を提供することにある。
ものであり、その目的は、クロック周波数や回路定数を
変更することなく、高分解能の計測が可能な帰還型のＰ
ＷＭ方式Ａ／Ｄ変換器を提供することにある。
【００１５】
【課題を解決するための手段】上記課題を解決する本発
明は、積分器の入力端にＡ／Ｄ変換すべきアナログ信号
を入力し、このアナログ信号とは別に入力端に測定用キ
ャリアを供給し、積分器の出力をコンパレータに入力し
ＰＷＭ信号を得ると共に、コンパレータの出力の極性に
合わせて極性の異なる２つの基準電圧を交互に切換えな
がら積分器の入力端に帰還し、ＰＷＭ信号のパルス幅を
カウントすることでアナログ信号をデジタル信号に変換
するＰＷＭ方式Ａ／Ｄ変換器において、ＰＷＭ信号のパ
ルス幅をクロックパルス（周期Ｔ０ ）で計数するカウ
ンタと、ＰＷＭ信号のうちクロックパルスに非同期の端
数のパルス幅Δｔ１ ，Δｔ２ を検出する端数時間検
出装置と、端数時間のそれぞれを時間的にＭ倍に拡張す
るタイムイクスパンダ手段と、時間的に拡張された端数
時間を計数する端数時間測定装置と、カウンタの計数値
ｎと端数時間測定装置の計数値ｎ１ ，ｎ２ に基づい
てＴ２ ＝ｎＴ０ ＋（Ｔ０ ／Ｍ）（ｎ１ −ｎ２
）で表される演算を行い、ＰＷＭ信号のうちクロックパ
ルスに同期した時間とＰＷＭ信号のうちクロックパルス
に非同期の端数時間との全体のパルス幅Ｔ２ を求める
演算手段とで構成されたことを特徴とするものである。
明は、積分器の入力端にＡ／Ｄ変換すべきアナログ信号
を入力し、このアナログ信号とは別に入力端に測定用キ
ャリアを供給し、積分器の出力をコンパレータに入力し
ＰＷＭ信号を得ると共に、コンパレータの出力の極性に
合わせて極性の異なる２つの基準電圧を交互に切換えな
がら積分器の入力端に帰還し、ＰＷＭ信号のパルス幅を
カウントすることでアナログ信号をデジタル信号に変換
するＰＷＭ方式Ａ／Ｄ変換器において、ＰＷＭ信号のパ
ルス幅をクロックパルス（周期Ｔ０ ）で計数するカウ
ンタと、ＰＷＭ信号のうちクロックパルスに非同期の端
数のパルス幅Δｔ１ ，Δｔ２ を検出する端数時間検
出装置と、端数時間のそれぞれを時間的にＭ倍に拡張す
るタイムイクスパンダ手段と、時間的に拡張された端数
時間を計数する端数時間測定装置と、カウンタの計数値
ｎと端数時間測定装置の計数値ｎ１ ，ｎ２ に基づい
てＴ２ ＝ｎＴ０ ＋（Ｔ０ ／Ｍ）（ｎ１ −ｎ２
）で表される演算を行い、ＰＷＭ信号のうちクロックパ
ルスに同期した時間とＰＷＭ信号のうちクロックパルス
に非同期の端数時間との全体のパルス幅Ｔ２ を求める
演算手段とで構成されたことを特徴とするものである。
【００１６】
【作用】本発明において、コンパレータの出力にはパル
ス幅Ｔ２ のＰＷＭ信号が得られ、このＰＷＭ信号をク
ロックパルスに基づいてカウントすることにより、ＰＷ
Ｍ信号のうちクロックパルスに同期した時間ｎＴ０ が
計数される。
ス幅Ｔ２ のＰＷＭ信号が得られ、このＰＷＭ信号をク
ロックパルスに基づいてカウントすることにより、ＰＷ
Ｍ信号のうちクロックパルスに同期した時間ｎＴ０ が
計数される。
【００１７】一方、タイムイクスパンダでクロックパル
スに非同期の端数時間のパルス幅がＭ倍に拡張され、こ
のようにして拡張された端数時間ｎ１ （ＭΔｔ１ ）
，ｎ２ （ＭΔｔ２ ）が端数時間測定装置により測定
される。
スに非同期の端数時間のパルス幅がＭ倍に拡張され、こ
のようにして拡張された端数時間ｎ１ （ＭΔｔ１ ）
，ｎ２ （ＭΔｔ２ ）が端数時間測定装置により測定
される。
【００１８】そして、演算装置で、ｎＴ０ ＋（Ｔ０
／Ｍ）（ｎ１−ｎ２ ）なる演算が行われ、ＰＷＭ信号
のうちクロックパルスに同期した時間とＰＷＭ信号のう
ちクロックパルスに非同期の端数時間との全体のパルス
幅Ｔ２ が求められる。
／Ｍ）（ｎ１−ｎ２ ）なる演算が行われ、ＰＷＭ信号
のうちクロックパルスに同期した時間とＰＷＭ信号のう
ちクロックパルスに非同期の端数時間との全体のパルス
幅Ｔ２ が求められる。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２０】図１は本発明の一実施例を示す構成図であ
り、図２は図１に示した構成の動作状態におけるタイム
チャート、図３は更に細かいタイムチャートである。
り、図２は図１に示した構成の動作状態におけるタイム
チャート、図３は更に細かいタイムチャートである。
【００２１】既に従来例において説明したものについて
は同一番号を付し、再度の説明は省略する。構成が異な
る点は、コンパレータ６の出力から計数クロックと非同
期な端数時間を検出する端数時間検出装置１１と、端数
時間を測定する端数時間測定装置１３と、カウンタ１０
のカウント値と端数時間とからＡ／Ｄ変換値を得る演算
装置１４とを備えていることである。
は同一番号を付し、再度の説明は省略する。構成が異な
る点は、コンパレータ６の出力から計数クロックと非同
期な端数時間を検出する端数時間検出装置１１と、端数
時間を測定する端数時間測定装置１３と、カウンタ１０
のカウント値と端数時間とからＡ／Ｄ変換値を得る演算
装置１４とを備えていることである。
【００２２】以下、図２及び図３のタイムチャートも参
照して本実施例装置の動作を詳細に説明する。
照して本実施例装置の動作を詳細に説明する。
【００２３】コンパレータ６の出力にはパルス幅Ｔ２
のＰＷＭ信号（図２■）が得られ、このＰＷＭ信号を計
数クロック（図２■）に基づいてカウントすることによ
り、カウンタ１０にＡ／Ｄ変換値が得られる。
のＰＷＭ信号（図２■）が得られ、このＰＷＭ信号を計
数クロック（図２■）に基づいてカウントすることによ
り、カウンタ１０にＡ／Ｄ変換値が得られる。
【００２４】このＰＷＭ信号と計数クロックとの関係を
図３に詳細に示す。このＰＷＭ信号（図３（２））と計
数クロック（図３（１））との間には、１クロックパル
ス（Ｔ０ ）未満の非同期成分（以下、端数時間という
。 ここでは、Δｔ１ ，Δｔ２ ）を含んでいる。このた
め、通常の方法で測定される計数時間は、ｎＴ０ （ｎ
は自然数）になる。従って、上記した端数時間も含めて
正確に計測するためには、一般的には計数クロックの周
波数を上げる必要がある。
図３に詳細に示す。このＰＷＭ信号（図３（２））と計
数クロック（図３（１））との間には、１クロックパル
ス（Ｔ０ ）未満の非同期成分（以下、端数時間という
。 ここでは、Δｔ１ ，Δｔ２ ）を含んでいる。このた
め、通常の方法で測定される計数時間は、ｎＴ０ （ｎ
は自然数）になる。従って、上記した端数時間も含めて
正確に計測するためには、一般的には計数クロックの周
波数を上げる必要がある。
【００２５】本実施例では、この端数時間を計測するた
めに、タイムイクスパンダ１２等を使用し、計数クロッ
クで計数できるように端数時間のパルス幅をＭ倍に拡張
する（図２■■）。端数時間測定装置１３は、このよう
にして拡張された端数時間ｎ１ （ＭΔｔ１ ），ｎ２
（ＭΔｔ２ ）をカウンタ１３ａ，１３ｂにより測定
する。この測定は、積分時間中のＥｃ の周期数回分を
計測蓄積することにより、安定な測定が可能になる。
めに、タイムイクスパンダ１２等を使用し、計数クロッ
クで計数できるように端数時間のパルス幅をＭ倍に拡張
する（図２■■）。端数時間測定装置１３は、このよう
にして拡張された端数時間ｎ１ （ＭΔｔ１ ），ｎ２
（ＭΔｔ２ ）をカウンタ１３ａ，１３ｂにより測定
する。この測定は、積分時間中のＥｃ の周期数回分を
計測蓄積することにより、安定な測定が可能になる。
【００２６】そして、演算装置１４で、Ｔ２ ＝ｎＴ０
＋（Δｔ１ −Δｔ２ ）＝ｎＴ０ ＋（Ｔ０ ／Ｍ
）（ｎ１ −ｎ２ ）なる演算を行い、計数クロックの
周波数を上げずに、端数時間をも含めた正確な計測を行
う。すなわち、ＰＷＭ信号のうちクロックパルスに同期
した時間とＰＷＭ信号のうちクロックパルスに非同期の
端数時間との全体のパルス幅Ｔ２ が求められる。
＋（Δｔ１ −Δｔ２ ）＝ｎＴ０ ＋（Ｔ０ ／Ｍ
）（ｎ１ −ｎ２ ）なる演算を行い、計数クロックの
周波数を上げずに、端数時間をも含めた正確な計測を行
う。すなわち、ＰＷＭ信号のうちクロックパルスに同期
した時間とＰＷＭ信号のうちクロックパルスに非同期の
端数時間との全体のパルス幅Ｔ２ が求められる。
【００２７】従って、以上のような端数時間測定を行う
ことにより、計数クロックＴ０ 未満の分解能をもつこ
とが可能になる。尚、この場合の分解能は、タイムイク
スパンダ１２の拡張係数Ｍにより決定される。
ことにより、計数クロックＴ０ 未満の分解能をもつこ
とが可能になる。尚、この場合の分解能は、タイムイク
スパンダ１２の拡張係数Ｍにより決定される。
【００２８】このように、従来は無視されていた端数時
間の計測を行うようにしたことで、積分時間を長くして
総計数値を多くする必要もなくなる。従って、Ａ／Ｄ変
換の速度も向上する。
間の計測を行うようにしたことで、積分時間を長くして
総計数値を多くする必要もなくなる。従って、Ａ／Ｄ変
換の速度も向上する。
【００２９】図４は本発明の他の実施例の構成を示す構
成図である。図１と同一物には同一番号を付してある。 この実施例では、端数時間の検出，測定のために、時間
−電圧（Ｔ−Ｖ）変換器２２、Ａ／Ｄ変換器，加算器，
ラッチを用いて構成された端数時間累積回路２３，２４
、加算器制御のためのコントローラ２５、Δｔ１ −Δ
ｔ２ なる演算を行う減算器２６を有している。
成図である。図１と同一物には同一番号を付してある。 この実施例では、端数時間の検出，測定のために、時間
−電圧（Ｔ−Ｖ）変換器２２、Ａ／Ｄ変換器，加算器，
ラッチを用いて構成された端数時間累積回路２３，２４
、加算器制御のためのコントローラ２５、Δｔ１ −Δ
ｔ２ なる演算を行う減算器２６を有している。
【００３０】この実施例では、端数時間をＴ−Ｖ変換器
２２で電圧に変換し、端数時間累積回路２３，２４でこ
の電圧をＡ／Ｄ変換し累積することで、それぞれΔｔ１
，Δｔ２ を求める。そして、減算器２６でΔｔ１
−Δｔ２ の演算を行い、その出力を演算装置１４に印
加する。演算装置１４では、Ｔ２ ＝ｎＴ０ ＋（Δｔ
１ −Δｔ２）なる演算を行う。この場合、減算器２６
で端数時間の減算をあらかじめ行っているので、演算装
置１４での負担が減少する。
２２で電圧に変換し、端数時間累積回路２３，２４でこ
の電圧をＡ／Ｄ変換し累積することで、それぞれΔｔ１
，Δｔ２ を求める。そして、減算器２６でΔｔ１
−Δｔ２ の演算を行い、その出力を演算装置１４に印
加する。演算装置１４では、Ｔ２ ＝ｎＴ０ ＋（Δｔ
１ −Δｔ２）なる演算を行う。この場合、減算器２６
で端数時間の減算をあらかじめ行っているので、演算装
置１４での負担が減少する。
【００３１】以上詳細に説明したように、従来は測定対
象になっていなかった端数時間の測定を行うようにした
ため、同一積分時間内でのＰＷＭ波の分解能は向上する
。すなわち、従来の装置より短い時間で同じ分解能が得
られるため、全体として帰還型ＰＷＭ方式Ａ／Ｄ変換器
を高速動作させることができる。
象になっていなかった端数時間の測定を行うようにした
ため、同一積分時間内でのＰＷＭ波の分解能は向上する
。すなわち、従来の装置より短い時間で同じ分解能が得
られるため、全体として帰還型ＰＷＭ方式Ａ／Ｄ変換器
を高速動作させることができる。
【００３２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、クロック周波数や回路定数を変更することなく、
短時間での計測が可能な帰還型のＰＷＭ方式Ａ／Ｄ変換
器を実現できる。
れば、クロック周波数や回路定数を変更することなく、
短時間での計測が可能な帰還型のＰＷＭ方式Ａ／Ｄ変換
器を実現できる。
【図１】本発明の一実施例の構成を示す構成図である。
【図２】図１に示した装置の動作状態での信号波形を示
すタイムチャートである。
すタイムチャートである。
【図３】図２に示したタイムチャートの細部を示すタイ
ムチャートである。
ムチャートである。
【図４】本発明の他の実施例の構成を示す構成図である
。
。
【図５】従来例の全体構成を示す構成図である。
【図６】従来例による測定状態を示すタイムチャートで
ある。
ある。
１ クロック発生回路
２ 文集器
３ キャリア発生器
４ 加算器
５ 積分器
６ コンパレータ
７ 帰還信号発生部
８ コントローラ
９ アンド回路
１０ カウンタ
１１ 端数時間検出装置
１２ タイムイクスパンダ
１３ 端数時間測定装置
１４ 演算装置
Claims (1)
- 【請求項１】 積分器の入力端にＡ／Ｄ変換すべきア
ナログ信号を入力し、このアナログ信号とは別に入力端
に測定用キャリアを供給し、積分器の出力をコンパレー
タに入力しＰＷＭ信号を得ると共に、コンパレータの出
力の極性に合わせて極性の異なる２つの基準電圧を交互
に切換えながら積分器の入力端に帰還し、ＰＷＭ信号の
パルス幅をカウントすることでアナログ信号をデジタル
信号に変換するＰＷＭ方式Ａ／Ｄ変換器において、ＰＷ
Ｍ信号のパルス幅をクロックパルス（周期Ｔ０ ）で計
数するカウンタ（１０）と、ＰＷＭ信号のうちクロック
パルスに非同期の端数のパルス幅Δｔ１ ，Δｔ２ を
検出する端数時間検出装置（１１）と、端数時間のそれ
ぞれを時間的にＭ倍に拡張するタイムイクスパンダ手段
（１２）と、時間的に拡張された端数時間を計数する端
数時間測定装置（１３）と、カウンタ（１０）の計数値
ｎと端数時間測定装置（１３）の計数値ｎ１ ，ｎ２に
基づいてＴ２ ＝ｎＴ０ ＋（Ｔ０／Ｍ）（ｎ１ −ｎ
２ ）で表される演算を行い、ＰＷＭ信号のうちクロッ
クパルスに同期した時間とＰＷＭ信号のうちクロックパ
ルスに非同期の端数時間との全体のパルス幅Ｔ２ を求
める演算手段（１４）とで構成されたことを特徴とする
ＰＷＭ方式Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221091A JPH04297131A (ja) | 1991-03-26 | 1991-03-26 | Ｐｗｍ方式ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221091A JPH04297131A (ja) | 1991-03-26 | 1991-03-26 | Ｐｗｍ方式ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04297131A true JPH04297131A (ja) | 1992-10-21 |
Family
ID=13193551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6221091A Pending JPH04297131A (ja) | 1991-03-26 | 1991-03-26 | Ｐｗｍ方式ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04297131A (ja) |
Cited By (3)
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1991
- 1991-03-26 JP JP6221091A patent/JPH04297131A/ja active Pending
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