JP2004297626A - アナログ信号入力型デジタル演算回路 - Google Patents
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Abstract
【課題】２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算する。
【解決手段】アナログ信号Ｓ１，Ｓ２を入力するＶＣＯ１１１，１１２と、ＶＣＯ１１１，１１２からのパルス信号ｐｆ１，ｐｆ２を入力し、検出クロックにより、ｐｆ１のパルス幅とｐｆ２のパルス幅との差分を検出して出力するデジタル差分検出回路を備えたことを特徴とする。
【選択図】 図１
【解決手段】アナログ信号Ｓ１，Ｓ２を入力するＶＣＯ１１１，１１２と、ＶＣＯ１１１，１１２からのパルス信号ｐｆ１，ｐｆ２を入力し、検出クロックにより、ｐｆ１のパルス幅とｐｆ２のパルス幅との差分を検出して出力するデジタル差分検出回路を備えたことを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できるアナログ信号入力型デジタル演算回路に関する。
【０００２】
【従来の技術】
図４０（Ａ），（Ｂ），（Ｃ）に、従来のアナログ信号入力型デジタル演算回路を示す。図４０（Ａ）では、２つのアナログ電圧信号Ｖ１，Ｖ２を入力とする差動増幅回路９１の出力をＡ／Ｄ変換して出力する回路の一例を示す。この差動増幅回路９１では、Ｖ１の入力端子およびＶ２の入力端子とオペアンプＡの（−）端子との間に抵抗Ｒ１がそれぞれ接続され、オペアンプＡの出力端子と（−）端子との間およびＶ２の入力端子とグランドとの間に抵抗Ｒ２が接続されている。この差動増幅回路９１の出力電圧は、Ｖｏ＝（Ｒ２／Ｒ１）×（Ｖ２−Ｖ１）となる。ＶｏはＡ／Ｄ変換器９２によりデジタル信号に変換されて出力される。
【０００３】
図４０（Ｂ）に、アナログ電圧信号Ｖｓを入力とする微分回路９３の出力をＡ／Ｄ変換して出力する回路の一例を示す。この微分回路９３では、入力端子とオペアンプＡの（−）端子との間にコンデンサＣｓが接続され、オペアンプＡの出力端子とオペアンプＡの（−）端子との間に帰還抵抗Ｒｆが接続され、オペアンプＡの（＋）端子はグランドに接続されている。この微分回路９３の入出力端子間を流れる電流Ｉ１は、Ｉ１＝Ｃｓ×（ｄＶｓ／ｄｔ）となる。Ｉ１はＡ／Ｄ変換器９４によりデジタル信号に変換されて出力される。
【０００４】
図４０（Ｃ）に、アナログ電流信号Ｉｓを入力とする積分回路９５の出力をＡ／Ｄ変換して出力する回路の一例を示す。この積分回路９５では、入力端子とオペアンプＡの（−）端子との間に抵抗Ｒｓが接続され、オペアンプＡの出力端子とオペアンプＡの（−）端子との間に帰還コンデンサＣｆが接続され、オペアンプＡの（＋）端子はグランドに接続されている。この差動増幅器９５の出力電圧Ｖｏは、Ｖｏ＝−（１／Ｃｓ）∫Ｉｓｄｔとなる。ＶｏはＡ／Ｄ変換器９６によりデジタル信号に変換されて出力される。
【０００５】
また、図示はしないが、アナログ信号を、Ａ／Ｄ変換器によりデジタル信号に変換した後に、デジタル演算回路により、デジタル処理（差動増幅処理、微分処理、積分処理等）が行われることもある。
【０００６】
【発明が解決しようとする課題】
ところで、図４０（Ａ），（Ｂ），（Ｃ）のアナログ信号入力型デジタル演算回路では、差動増幅回路９１、微分回路９３、積分回路９５からのアナログ信号をＡ／Ｄ変換器９２，９４，９６により、それぞれデジタル信号に変換しているため、回路の大きさが大きくなる。また、図４０（Ａ），（Ｂ），（Ｃ）の回路では、高速のものでも数百ｎｓ〜数μｓの応答時間の遅れが生じる。この時間遅れは、数ＭＨｚオーダのデジタル信号の１周期に相当する。このため、これらの回路は、数ＭＨｚ〜数百ＭＨｚオーダのデジタル信号の信号レベル検出には不向きである。
【０００７】
さらに、デジタル演算回路により、デジタル処理（差動増幅処理、微分処理、積分処理等）を行う回路では、処理には時間がかかり、たとえば数百ｋＨｚのオーダのデジタル信号の信号レベル検出しかできず、数ＭＨｚ〜数百ＭＨｚオーダのデジタル信号の演算には不向きである。
【０００８】
本発明の目的は、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できるアナログ信号入力型デジタル演算回路を提供することにある。
【０００９】
【課題を解決するための手段】
第１発明のアナログ信号入力型デジタル演算回路（以下、単に「デジタル演算回路」と言う）の一態様は、第１のアナログ信号を入力し当該アナログ信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの第１のパルス信号と、前記第２の発振回路からの第２のパルス信号とを入力し、所定の検出クロックにより、（ａ）前記第１の発振回路からの前記第１のパルス信号のパルス幅と前記第２の発振回路からの前記第２のパルス信号のパルス幅との差分を検出して出力し、または、（ｂ）前記第１の発振回路からの前記第１のパルス信号のパルス幅と前記第２の発振回路からの前記第２のパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１０】
第１発明の上記一の態様では、前記デジタル差分検出回路は、前記第１の発振回路からの前記第１のパルス信号の所定回数目のオン期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオン期間との差分を検出し、前記第１の発振回路からの前記第１のパルス信号の所定回数目のオフ期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオフ期間との差分を検出し、または、前記第１の発振回路からの前記第１のパルス信号の周期と前記第２の発振回路からの前記第２のパルス信号の周期との差分を検出することを特徴とすることができる。
【００１１】
第１発明の他の態様は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路の前記第１〜第ｈの発振回路要素からの信号を入力して前記第１のアナログ信号の値を示すパルス信号を特定するとともに、前記第２の発振回路の前記第１〜第ｈ′の発振回路要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、（ａ）前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を検出して出力し、または、（ｂ）前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１２】
第１発明の更に他の態様は、第１のアナログ信号に相当する所定のパルス信号を単一の発振回路要素から出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第２の発振回路の前記第１〜第ｈ′の発振回路要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、（ａ）前記第１のアナログ信号に相当するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を検出して出力し、または、（ｂ）前記第１のアナログ信号に相当するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１３】
第１発明の上記２つの他の態様では、前記デジタル差分検出回路は、前記第１のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、前記第１のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、または、前記第１のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出することができる。
【００１４】
第２発明のデジタル演算回路の一態様は、第１のアナログ信号を入力し当該アナログ入力信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの前記第１のパルス信号を入力する第１のシフトレジスタと、前記第２の発振回路からの前記第２のパルス信号を入力する第２のシフトレジスタと、前記第１のシフトレジスタの値と前記第２のシフトレジスタとの値とを入力し、（ａ）前記第１のシフトレジスタの値と前記第２のシフトレジスタの値との差分を出力し、または、（ｂ）前記第１のシフトレジスタの値と前記第１のシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１５】
第２発明の他の態様は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ（ｉは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路の前記第１〜第ｉの発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉのシフトレジスタからなる第１のシフトレジスタ群と、前記第２の発振回路の前記第１〜第ｉ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなる第２のシフトレジスタ群と、前記第１のシフトレジスタ群の第１〜第ｉのシフトレジスタの値から第１のアナログ信号の値を示すシフトレジスタを特定するとともに、前記第２のシフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、（ａ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、（ｂ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１６】
第２発明のさらに他の態様は、前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路からのパルス信号を入力するシフトレジスタと、前記第２の発振回路の前記第１〜第ｉ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなるシフトレジスタ群と、前記シフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、（ａ）前記第１の発振回路からのパルス信号を入力するシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、（ｂ）前記第１の発振回路からのパルス信号を入力するシフトレジスタの値と、前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１７】
第３発明は、第１のアナログ信号を入力し当該アナログ入力信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの前記第１のパルス信号を入力する第１のカウンタと、前記第２の発振回路からの前記第２のパルス信号を入力する第２のカウンタと、前記第１のカウンタの値と前記第２のカウンタの値とを入力し、（ａ）前記第１のカウンタの値と前記第２のカウンタの値との差分を出力し、または、（ｂ）前記第１のカウンタの値と前記第１のカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１８】
第３発明の他の態様は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ（ｊは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路の前記第１〜第ｊの発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊのカウンタからなる第１のカウンタ群と、前記第２の発振回路の前記第１〜第ｊ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなる第２のカウンタ群と、前記第１のカウンタ群の第１〜第ｊのカウンタの値から第１のアナログ信号の値を示すカウンタを特定するとともに、前記第２のカウンタ群の第１〜第ｉ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、（ａ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、（ｂ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１９】
第３発明のさらに他の態様は、第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路からのパルス信号を入力するカウンタと、前記第２の発振回路の前記第１〜第ｊ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなるカウンタ群と、前記カウンタ群の第１〜第ｊ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、（ａ）前記第１の発振回路からのパルス信号を入力するカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、（ｂ）前記第１の発振回路からのパルス信号を入力するカウンタの値と、前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００２０】
第１発明、第２発明および第３発明では、前記第１の発振回路および前記第２の発振回路を、電圧制御発振器または電流制御発振器により構成することができる。
【００２１】
第４発明は、第１のアナログ信号を入力し、当該アナログ信号を積分して第１のアナログ波形を生成する第１の波形生成回路と、第２のアナログ信号を入力し、当該アナログ信号を積分して第２のアナログ波形を生成する第２の波形生成回路と、前記第１の波形生成回路からの前記第１のアナログ波形と、前記第２の波形生成回路からの第２のアナログ波形とを入力し、所定の検出クロックにより、（ａ）前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記第２のアナログ波形が所定値に達するまでの時間との差分を検出して出力し、または、（ｂ）前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記前記第２のアナログ波形が所定値に達するまでの時間を検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００２２】
第４発明の他の態様は、第１のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ（ｋは１以上の整数）の積分回路要素からなる第１の波形生成回路と、第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分回路要素からなる第２の波形生成回路と、前記第１の波形生成回路の前記第１〜第ｋの積分回路要素の出力値から第１のアナログ信号の値を示す積分回路要素を特定するとともに、前記第２の波形生成回路の前記第１〜第ｋ′の積分回路要素の出力値から第２のアナログ信号の値を示す積分回路要素を特定し、所定の検出クロックにより、（ａ）前記第１のアナログ信号の値を示す積分回路要素の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値との差分を検出して出力し、（ｂ）前記第１のアナログ信号の値を示す積分回路要素の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００２３】
第４発明のさらに他の態様は、第１のアナログ信号を相当する信号を生成する第１の波形生成回路と、第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分回路要素からなる第２の波形生成回路と、前記第２の波形生成回路の前記第１〜第ｋ′の波形生成回路要素からの信号を入力して前記第２のアナログ信号の値を示す波形生成回路を特定し、所定の検出クロックにより、（ａ）前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値との差分を検出して出力し、
（ｂ）前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路と、を備えたことを特徴とする。
【００２４】
第１発明、第２発明、第３発明、第４発明では、外部クロック、自己を構成する要素の何れかが生成するクロックにより、回路全体が同期駆動することができる。
【００２５】
また、第１発明、第２発明、第３発明では、第１の発振回路の駆動クロックと、第２の発振回路の駆動クロックとを異ならせることができる。
【００２６】
第１発明、第２発明、第３発明、第４発明では、さらに、前記デジタル差分検出回路の後段に、入力デジタル値に定数を乗算して出力するデジタル定数乗算器、入力デジタル値を時間微分して出力するデジタル微分器、入力デジタル値を時間積分して出力するデジタル積分器のうちの１つ、またはこれらの結合回路を接続することができる。
【００２７】
第１発明、第２発明、第３発明、第４発明では、デジタル差分検出回路は、入力した信号の同士の差分演算のほか、入力した信号の一方または双方についての、所定数の加算、減算、乗算、除算、あるいは微分、積分演算、フィルタリング演算、これらを組み合わせた演算を行うことができる。
【００２８】
第１発明、第２発明、第３発明、第４発明では、３つ以上のアナログ信号のうちの１対、または１つのアナログ信号が２回以上選ばれることを許して選ばれた複数対を、前記第１のアナログ信号および前記第２のアナログ信号として、上記したデジタル演算回路を複数組み合せて構成することができる。
また、第１発明にける第１のアナログ信号の処理系を、第２発明、第３発明、第４発明における第１のアナログ信号の処理処理系に代えて用いることができ、第２発明にける第１のアナログ信号の処理系を、第１発明、第３発明、第４発明における第１のアナログ信号の処理処理系に代えて用いることができ、第３発明にける第１のアナログ信号の処理系を、第１発明、第２発明、第４発明における第１のアナログ信号の処理処理系に代えて用いることができ、第４発明にける第１のアナログ信号の処理系を、第１発明、第２発明、第３発明における第１のアナログ信号の処理処理系に代えて用いることができる。
【００２９】
以上説明したように、第１発明、第２発明、第３発明、第４発明では、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に、四則演算、微分、積分、フィルタリング処理を施した後それらの差分を高速でデジタル演算できる。
第１発明、第２発明、第３発明、第４発明では、演算増幅器（オペアンプ）とＡ／Ｄコンバータで構成される回路に代えて使用することができる。第１発明、第２発明、第３発明、第４発明のデジタル演算回路は、その構成要素の全部または一部をＩＣの一チップに内蔵することができる。
【００３０】
【発明の実施の形態】
図１（Ａ），（Ｂ）は、第１発明のデジタル演算回路の実施形態を示す機能ブロック図である。
【００３１】
図１（Ａ）において、デジタル演算回路１は、ＶＣＯ１１１（第１発明における第１の発振回路）と、ＶＣＯ１１２（第１発明における第２の発振回路）と、デジタル差分検出回路（以下、単に「差分検出回路」と言う）１２とからなる。
【００３２】
ＶＣＯ１１１は、アナログ信号Ｓ１（第１発明における第１のアナログ信号）を入力し、これをパルス信号ｐｆ１（第１発明における第１のパルス信号）に変換し、ＶＣＯ１１２はアナログ信号Ｓ２（第１発明における第２のアナログ信号）を入力しこれをパルス信号ｐｆ２（第１発明における第２のパルス信号）に変換する。
【００３３】
図１（Ａ）では、ＶＣＯ１１１、ＶＣＯ１１２および差分検出回路１２には、共通のクロックＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、ＶＣＯ１１１、ＶＣＯ１１２および差分検出回路１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ１１１はパルス信号ｐｆ１を生成し、ＶＣＯ１１２はパルス信号ｐｆ２を生成する。
【００３４】
差分検出回路１２は、本実施形態では、ＶＣＯ１１１からのパルス信号ｐｆ１と、ＶＣＯ１１２からのパルス信号ｐｆ２とを入力しこれら信号のパルス幅の差分を、検出タイミングＤＴで検出している。差分検出回路１２は、図３（Ａ），（Ｂ）、図４に示すように、パルス信号ｐｆ１の１回目のオン期間と、パルス信号ｐｆ２の１回目のオン期間との差分をクロックＣＬＣＫ２（本発明における検出クロック：ＣＬＣＫ１の逓倍クロックとしてもよい）の分解能で検出する。図１（Ａ）には示していないが、図３（Ａ），（Ｂ）に示すＳｏｕｔ１，Ｓｏｕｔ２は、差分検出回路１２の内部出力であり、パルス信号ｐｆ１，ｐｆ２の各１回目のオン期間のどちらが長いかに応じて、Ｓｏｕｔ１，Ｓｏｕｔ２の一方がハイレベル信号として出力される。
【００３５】
なお、差分検出回路１２は、各パルス信号ｐｆ１，ｐｆ２の各２回目以降の回目のオン期間の差分を検出してもよいし、各パルス信号ｐｆ１，ｐｆ２の各１回目以降の回目のオフ期間の差分を検出してもよいし、各パルス信号ｐｆ１，ｐｆ２の各１回目以降の周期の差分を検出してもよいし、パルス信号ｐｆ１，ｐｆ２の、所定回数目の立上がりまたは立下りまでの期間の差分を検出してもよい。
【００３６】
図１（Ａ）のデジタル演算回路１では、ＶＣＯ１１１，ＶＣＯ１１２，差分検出回路１２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ１１１からのクロックによりＶＣＯ１１２，差分検出回路１２を駆動するようにしてもよいし、ＶＣＯ１１２からのクロックによりＶＣＯ１１１，差分検出回路１２を駆動するようにしてもよいし、さらに差分検出回路１２が生成する所定のクロックによりＶＣＯ１１１，ＶＣＯ１１２を駆動するようにしてもよい。図２に、ＶＣＯ１１１からのクロックによりＶＣＯ１１２，差分検出回路１２を駆動するデジタル演算回路１を示す。
【００３７】
以下に、第１発明の動作を説明する。差分検出回路１２は、図４（Ａ）に示すようにパルス信号ｐｆ１とパルス信号ｐｆ２とを入力し、図４（Ｂ）に示すようにパルス信号ｐｆ１の立下りと、パルス信号ｐｆ２の立下りとの差分を、ＣＬＣＫ２（検出クロック）により検出し、出力データ「ｄｄ・・・ｄｄ」を出力する。図４（Ｂ）ではパルス信号ｐｆ１の立上りから立下りまでのＣＬＣＫ２の個数をＮａで、パルス信号ｐｆ２の立上りから立下りまでのＣＬＣＫ２の個数をＮｂで示し、ＣＬＣＫ２の周期をδｔで表してある。
【００３８】
図１（Ｂ）は、図１（Ａ）のＶＣＯ１１１に代えて、発振器（ＶＣＯと同一符号１１１で示す）を用いたデジタル演算回路１を示すブロック図である。図１（Ｂ）において、発振器１１１は、アナログ信号に相当する周波数信号（パルス信号）に変換してパルス幅比較回路１３に出力することができる。図１（Ｂ）における差分検出回路１２の出力Ｓｏｕｔは、図１（Ａ）の差分検出回路１２の出力と同様である。また、図１（Ｂ）でも、たとえば発振回路１１１からのクロックによりＶＣＯ１１２，差分検出回路１２を駆動するようにしてもよいし、ＶＣＯ１１２からのクロックにより発振回路１１１，差分検出回路１２を駆動するようにしてもよいし、さらに差分検出回路１２が生成する所定のクロックにより発振回路１１１，ＶＣＯ１１２を駆動するようにしてもよい。
【００３９】
図５は、第１の発振回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数：ただし、図５ではｈ≠１）の発振回路要素の何れかから出力し、第２の発振回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは２以上の整数）の発振回路要素の何れかから出力する実施形態を示す図である。
【００４０】
図５において、デジタル演算回路１は、ｈ個のＶＣＯ１１１（ｘ）（ｘ＝１，２，・・・，ｈ）（第１発明における第１〜第ｈの発振回路）と、ｈ′個のＶＣＯ１１２（ｘ）（ｘ＝１，２，・・・，ｈ′）（第１発明における第１〜第ｈ′の発振回路）と、差分検出回路１２とからなる。
【００４１】
ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）の動作レンジは、図７に示すように段階的に異なっている。なお、図７では、ＶＣＯ１１２（ｘ）の動作レンジのみを示す。
たとえば、ｈ＝ｈ′＝８（ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）のｘが、１，２，・・・，８）である場合において、
ＶＣＯ１１１（１），ＶＣＯ１１２（１）の動作レンジ：０〜２Ｖ
ＶＣＯ１１１（２），ＶＣＯ１１２（２）の動作レンジ：２〜４Ｖ
・・・
ＶＣＯ１１１（８），ＶＣＯ１１２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【００４２】
差分検出回路１２は、ＶＣＯ特定回路１２１１，１２１２と、差分演算回路１２２とからなり、ＶＣＯ１１１（ｘ）、ＶＣＯ１１２（ｘ）および差分検出回路１２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、ＶＣＯ１１１（ｘ）、ＶＣＯ１１２（ｘ）および差分検出回路１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ１１１（ｘ）はパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｈ）を生成し、ＶＣＯ１１２（ｘ）はパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｈ′）を生成する。
【００４３】
ＶＣＯ特定回路１２１１は、ＶＣＯ１１１（ｘ）からのパルス信号ｐｆ１（ｘ）を入力し、アナログ信号Ｓ１の値を示すパルス信号を特定し、ＶＣＯ特定回路１２１２は、ＶＣＯ１１２（ｘ）からのパルス信号ｐｆ２（ｘ）を入力し、アナログ信号Ｓ２の値を示すパルス信号を特定する。差分演算回路１２２は、これらのパルス信号のパルス幅の差分を、ＣＬＣＫ２（検出クロック）により検出している。
【００４４】
図５では、ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）の入力信号（電圧）が動作レンジをオーバしたＶＣＯのオン周期が短かく、したがってオン周期が当該レンジオーバしたときの周期よりも長いＶＣＯのうち最小のオン周期にかかるＶＣＯからのパルス信号を特定することができる。すなわち、ＶＣＯ特定回路１２１１，１２１２は、レンジオーバした次の段のＶＣＯのパルス信号を検出することで、アナログ信号Ｓ１，アナログ信号Ｓ２の値を示すＶＣＯを特定することができる。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００４５】
図６は、図５のＶＣＯ１１１（ｘ）に代えて、アナログ信号Ｓ１に相当するパルス信号を発生する発振器１１１を用いたデジタル演算回路１を示すブロック図である。図６において、発振器１１１は、アナログ信号Ｓ１の大きさに相当する周波数信号（パルス信号）を差分検出回路１２に出力する。図６における差分検出回路１２の出力Ｓｏｕｔは、図５の差分検出回路１２の出力と同様である。発振器１１１の動作レンジの値は、ＶＣＯ１１２（ｘ）の動作レンジをカバーしている。
【００４６】
なお、図５のデジタル演算回路１では、ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ），差分検出回路１２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路１２が生成するクロックによりＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）を駆動するようにしてもよい。また、図６のデジタル演算回路１では、発振器１１１，ＶＣＯ１１２（ｘ），差分検出回路１２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路１２が生成するクロックにより発振器１１１，ＶＣＯ１１２（ｘ）を駆動するようにしてもよいし、発振器１１１からのクロックによりＶＣＯ１１２（ｘ），差分検出回路１２を駆動するようにしてもよい。
【００４７】
図８は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図８では、デジタル演算回路１は、アナログ信号Ｓ１を入力するＶＣＯ１１（１）と、アナログ信号Ｓ２を入力するＶＣＯ１１（２）と、第３のアナログ信号を入力するＶＣＯ１１（３）と、ＶＣＯ１１（１），ＶＣＯ１１（２）からのパルス信号を入力する差分検出回路１２（１）と、ＶＣＯ１１（２），ＶＣＯ１１（３）からのパルス信号を入力する差分検出回路１２（２）とからなる。差分検出回路１２（１）および差分検出回路１２（２）は、図１（Ａ）に示したデジタル演算回路１と同様の動作をすることができる。なお、図１（Ｂ）、図２、図５または図６に示したデジタル演算回路１を用いて図８に示したと同様のデジタル演算回路を構成することができる。
【００４８】
本発明では、差分検出回路１２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ１アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施し、この演算後の値の差分をとることができる。
図９は、アナログ信号Ｓ１を２で除算した値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路１２を示している。図９において、差分検出回路１２は、差分演算回路１２２と、パルス幅検出回路１２３１，１２３２と、レジスタ１２４１，１２４２と、レジスタ１２５１とからなる。上述した実施形態では、差分検出回路１２は、図４（Ａ），（Ｂ）に示したようにパルス信号ｐｆ１とｐｆ２のオン期間の差を求めているが、図９では差分検出回路１２は、パルス幅検出回路１２３１，１２３２がパルス信号ｐｆ１のパルス幅とパルス信号ｐｆ２のパルス幅とをそれぞれ検出する。パルス信号ｐｆ１を入力したパルス幅検出回路１２３１は、検出値を数値化してレジスタ１２４１に格納した後、この値（ｅｎ−１，ｅｎ−２，・・・，ｅ２，ｅ１，ｅ０：Ｄ１）を右シフトした値（Ｄ１を（１／２）倍した値）をレジスタ１２５１に格納する。一方、パルス信号ｐｆ２を入力したパルス幅検出回路１２３２は、検出値を数値化してレジスタ１２４２に格納する（この値を、Ｄ２＝ｆｎ−１，ｆｎ−２，・・・，ｆ２，ｆ１，ｆ０で示す）。差分演算回路１２２は、レジスタ１２５１の値と、レジスタ１２４２の値との差分を演算して演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【００４９】
図１０（Ａ），（Ｂ）は、第２発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図１０（Ａ）において、デジタル演算回路２は、ＶＣＯ２１１（第２発明における第１の発振回路）と、ＶＣＯ２１２（第２発明における第２の発振回路）と、差分検出回路２２と、２つのシフトレジスタ２３１，２３２とからなる。
【００５０】
ＶＣＯ２１１はアナログ信号Ｓ１（第２発明における第１のアナログ信号）を入力しパルス信号ｐｆ１（第２発明における第１のパルス信号）を生成し、ＶＣＯ２１２はアナログ信号Ｓ２（第２発明における第２のアナログ信号）を入力し、これをパルス信号ｐｆ２（第２発明における第２のパルス信号）に変換する。
【００５１】
図１０（Ａ）では、ＶＣＯ２１１，ＶＣＯ２１２および差分検出回路２２には、共通のＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、ＶＣＯ２１１，ＶＣＯ２１２および差分検出回路２２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ２１１はパルス信号ｐｆ１を生成し、ＶＣＯ２１２はパルス信号ｐｆ２を生成する。
【００５２】
シフトレジスタ２３１，２３２は、ＶＣＯ２１１からのパルス信号ｐｆ１と、ＶＣＯ２１２からのパルス信号ｐｆ２とを入力し、順次ビットの値を増やす。
【００５３】
差分検出回路２２は、シフトレジスタ２３１とシフトレジスタ２３２の値の差分を、所定の検出タイミングＤＴで検出し、これを数値データ「ｄｄ・・・ｄｄ」に変換し、アナログ信号Ｓ１とアナログ信号Ｓ２との差分として出力する。
【００５４】
なお、図１０（Ａ）のデジタル演算回路２では、ＶＣＯ２１１，ＶＣＯ２１２，差分検出回路２２、シフトレジスタ２３１，２３２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ２１１からのクロックによりＶＣＯ２１２，差分検出回路２２を駆動するようにしてもよいし、ＶＣＯ２１２からのクロックによりＶＣＯ２１１，差分検出回路２２を駆動するようにしてもよいし、さらに差分検出回路２２が生成する所定のクロックによりＶＣＯ２１１，２１２を駆動するようにしてもよいし、またさらにシフトレジスタ２３１，２３２の双方または一方があふれたときのタイミングにより、ＶＣＯ２１１，ＶＣＯ２１２、差分検出回路２２、シフトレジスタ２３１，２３２を駆動するようにしてもよい。
【００５５】
図１１に、差分検出回路２２からのクロックによりＶＣＯ２１１，２１２、シフトレジスタ２３１，２３２、差分検出回路２２を駆動するデジタル演算回路２を示す。Ｋ１，Ｋ２は、シフトレジスタ２３１，２３２の最終ビットの出力であり、何れかのシフトレジスタがあふれたときは、ＯＲゲート１０１，１０２を介してパルス発生器１０３がＣＬＣＫ１を生成してＶＣＯ２１１，２１２、シフトレジスタ２３１，２３２、差分検出回路２２をリセットする。また、図１１において、差分検出回路３２の出力Ｓｏｕｔ（「「ｄｄ・・・ｄｄ」」は、シフトレジスタ２３１，２３２の差分値である。
【００５６】
図１２（Ａ），（Ｂ），（Ｃ）を参照して、図１０（Ａ）のデジタル演算回路２の動作を説明する。
図１２（Ａ）では第１のシフトレジスタ２３１のビットをａ０〜ａＮ−１で示し、第２のシフトレジスタ２３２のビットをｂ０〜ｂＮ−１で示してある。図１２（Ｂ）では、ａ０〜ａＮ−１＝１、ｂ０〜ｂｆ＝１，ｂｆ＋１〜ｂＮ−１＝０の場合を示している。図１２（Ａ）において、差分検出回路２２は、第１のシフトレジスタ２３１のビット「１」の個数と、第２のシフトレジスタ２３２のビット「１」の個数との差分を演算し、図１２（Ｃ）に示すような演算結果を数値データデータ（ｄｄ・・・ｄ）として出力する。
【００５７】
図１３は、第１の発振回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ（ｉは１以上の整数：ただし、図１３ではｉ≠１）の発振回路要素の何れかから出力し、第２の発振回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する実施形態を示す図である。
【００５８】
図１３において、デジタル演算回路２は、ｉ個のＶＣＯ２１１（ｘ）（ｘ＝１，２，・・・，ｉ）（第２発明における第１〜第ｉの発振回路）と、ｉ′個のＶＣＯ２１２（ｘ）（ｘ＝１，２，・・・，ｉ′）（第２発明における第１〜第ｉ′の発振回路）と、差分検出回路２２と、ｉ個のシフトレジスタ２３１（ｘ）（ｘ＝１，２，・・・，ｉ）（第２発明における第１〜第ｉのシフトレジスタ）と、ｉ′個のシフトレジスタ２３２（ｘ）（ｘ＝１，２，・・・，ｉ′）（第２発明における第１〜第ｉ′のシフトレジスタ）とからなる。
【００５９】
ＶＣＯ２１１（ｘ），ＶＣＯ２１２（ｘ）の動作レンジは、図７において、図５のＶＣＯ１１２（ｘ）について示したように段階的に異なっている。シフトレジスタ２３１（ｘ）はＶＣＯ２１１（ｘ）からのパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｉ）を入力してビット「１」を順次増やし、シフトレジスタ２３２（ｘ）はＶＣＯ２１２（ｘ）からのパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｉ′）を入力してビット「１」を順次増やす。そして、シフトレジスタ２３１（ｘ），２３２（ｘ）の値は差分検出回路２２に出力される。
【００６０】
図１３において、差分検出回路２２は、シフトレジスタ特定回路２２１１，２２１２と、差分演算回路２２２とからなり、ＶＣＯ２１１（ｘ）、ＶＣＯ２１２（ｘ）および差分検出回路２２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、ＶＣＯ２１１（ｘ）、ＶＣＯ２１２（ｘ）および差分検出回路２２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ２１１（ｘ）はパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｉ）を生成し、ＶＣＯ２１２（ｘ）はパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｉ′）を生成する。
【００６１】
シフトレジスタ特定回路２２１１は、シフトレジスタ２３１（ｘ）からの信号を入力し、アナログ信号Ｓ１の値を示すシフトレジスタを特定し、シフトレジスタ特定回路２２１２は、シフトレジスタ３２２（ｘ）からの信号を入力し、アナログ信号Ｓ２の値を示すシフトレジスタを特定する。
図１３では、たとえば連続する、最終ビット（あるいはそれより前の連続する複数ビット）が１のシフトレジスタを所定期間内に検出し、それらの検出したシフトレジスタの１段上のシフトレジスタを、対象とするシフトレジスタとして特定することができる。また、たとえば、連続する、最先ビット（あるいは所定ビット目以降の連続する複数ビット）が０のシフトレジスタを所定期間内に検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタ（または、前記所定の検出期間の設定によっては、それより１段下のシフトレジスタ）を、対象とするシフトレジスタとして特定することができる。もちろん、これらの検出手法を併用することもできる。
また、誤差を考慮して、複数回（たとえば２回）上記の検出を行い、アナログ信号Ｓ１，Ｓ２の値を示すシフトレジスタの値が同一のときに、当該シフトレジスタを、特定すべきシフトレジスタとして確定することができる。この場合、２回目の検出においては、１回目の検出において特定されるべきシフトレジスタとして、変化の傾向を考慮して、候補にあげられたシフトレジスタの前後段のシフトレジスタのみの検出を行えばよく、これにより電力消費量が低減される。
この特定されたシフトレジスタの値に、当該シフトレジスタが何番目の段かに応じた値が加算される。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００６２】
図１４は、図１３のＶＣＯ２１１（ｘ）に代えて、アナログ信号Ｓ１に相当するパルス信号を発生する発振器２１１を用いたデジタル演算回路２を示すブロック図である。図１４において、発振器２１１は、アナログ信号Ｓ１の大きさに相当する周波数信号（パルス信号）をシフトレジスタ２３１に出力し、シフトレジスタ２３１の値は差分検出回路２２に出力される。なお、発振器２１１の動作レンジの値は、ＶＣＯ２１２（ｘ）の動作レンジをカバーしている。
【００６３】
なお、図１３のデジタル演算回路２では、ＶＣＯ２１１（ｘ），ＶＣＯ２１２（ｘ），差分検出回路２２、シフトレジスタ２３１（ｘ），シフトレジスタ２３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路２２が生成するクロックによりＶＣＯ２１１（ｘ），ＶＣＯ２１２（ｘ）、シフトレジスタ２３１（ｘ），シフトレジスタ２３２（ｘ）を駆動するようにしてもよい。
また、図１４のデジタル演算回路２では、発振器２１１，ＶＣＯ２１２（ｘ），差分検出回路２２、シフトレジスタ２３１，シフトレジスタ２３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路２２が生成するクロックにより発振器２１１，ＶＣＯ２１２（ｘ）、シフトレジスタ２３１，シフトレジスタ２３２（ｘ）を駆動するようにしてもよいし、発振器２１１からのクロックによりＶＣＯ２１２（ｘ），差分検出回路２２、シフトレジスタ２３１，シフトレジスタ２３２（ｘ）を駆動するようにしてもよい。
【００６４】
図１５は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１０（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図１５では、デジタル演算回路２は、アナログ信号Ｓ１を入力するＶＣＯ２１（１）と、アナログ信号Ｓ２を入力するＶＣＯ２１（２）と、第３のアナログ信号を入力するＶＣＯ２１（３）と、これらＶＣＯに接続されたシフトレジスタ２３１（１），２３１（２），２３１（３）と、シフトレジスタ２３１（１），２３１（２）からの信号を入力する差分検出回路２２（１）と、シフトレジスタ２３１（２），２３１（３）からの信号を入力する差分検出回路２２（２）とからなる。差分検出回路２２（１）および差分検出回路２２（２）は、図１３（Ａ）に示したデジタル演算回路２と同様の動作をすることができる。なお、図１０（Ｂ）、図１１、図１３および図１４に示したデジタル演算回路２を用いて図１５に示したと同様のデジタル演算回路を構成することができる。
【００６５】
本発明では、差分検出回路２２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施して、この演算後の値の差分をとることができる。
図１６（Ａ）は、アナログ信号Ｓ１に所定バイアスを加えた信号値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路２２を示している。図１６（Ａ）において、差分検出回路２２は、差分演算回路２２２と、レジスタ２２３１とからなる。図１６（Ａ）では差分検出回路２２は、シフトレジスタ２１１（第２発明の第１のシフトレジスタ）の値Ｄ１に１ビット分加算したレジスタ２２３１のビット列（１，ａ０，ａ１，・・・，ａＮ−２）の「１」の個数Ｄ１＋１と、シフトレジスタ２１１のビット列（ｂ０，ｂ１，・・・，ｂＮ−２，ｂＮ−１）の「１」の個数Ｄ２との差分を演算して演算結果（（Ｄ１−１）−Ｄ２）をＳｏｕｔとして出力する。
【００６６】
図１６（Ｂ）は、アナログ信号Ｓ１に所定値を乗算した信号値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路２２を示している。図１６（Ｂ）において、差分検出回路２２は、差分演算回路２２２と、シフトレジスタ２１１（第２発明の第１のシフトレジスタ）からの値を数値化して格納するレジスタ２２４１と、シフトレジスタ２１２（第２発明の第２のシフトレジスタ）からの値を数値化して格納するレジスタ２２４２と、レジスタ２２４１からの数値を除算して格納するレジスタ２２５１とからなる。図１６（Ｂ）では差分検出回路２２は、レジスタ２２４１の値（ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０：Ｄ１）を２で除算し、除算結果（０，ｅｎ−１，・・・，ｅ２，ｅ１：（１／２）×Ｄ１）をレジスタ２２５１に格納する一方、このレジスタ２２５１の値とレジスタ２２４２の値（ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０：Ｄ２）との差分を演算し、演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【００６７】
図１７（Ａ），（Ｂ）は、第３発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図１７（Ａ）において、デジタル演算回路３は、ＶＣＯ３１１（第３発明における第１の発振回路）と、ＶＣＯ３１２（第３発明における第２の発振回路）と、差分検出回路３２と、２つのカウンタ３３１，３３２とからなる。
【００６８】
ＶＣＯ３１１はアナログ信号Ｓ１（第３発明における第１のアナログ信号）を入力しパルス信号ｐｆ１（第３発明における第１のパルス信号）を生成し、ＶＣＯ３１２はアナログ信号Ｓ２（第３発明における第２のアナログ信号）を入力し、これをパルス信号ｐｆ２（第３発明における第２のパルス信号）に変換する。
【００６９】
図１７（Ａ）では、ＶＣＯ３１１，ＶＣＯ３１２および差分検出回路３２には、共通のＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、ＶＣＯ３１１，ＶＣＯ３１２および差分検出回路３２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ３１１はパルス信号ｐｆ１を生成し、ＶＣＯ３１２はパルス信号ｐｆ２を生成する。
【００７０】
カウンタ３３１，３３２は、ＶＣＯ３１１からのパルス信号ｐｆ１と、ＶＣＯ３１２からのパルス信号ｐｆ２とを入力し、それぞれパルス個数を計数している。
差分検出回路３２は、所定の検出タイミングＤＴでカウンタ３３１とカウンタ３３１の値の差を検出タイミングＤＴで検出し、これをアナログ信号Ｓ１とアナログ信号Ｓ２との差分として出力する。
【００７１】
なお、図１７（Ａ）のデジタル演算回路３では、ＶＣＯ３１１，ＶＣＯ３１２，差分検出回路３２、カウンタ３３１，３３２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ３１１からのクロックによりＶＣＯ３１２，差分検出回路３２を駆動するようにしてもよいし、ＶＣＯ３１２からのクロックによりＶＣＯ３１１，差分検出回路３２を駆動するようにしてもよいし、さらに差分検出回路３２が生成する所定のクロックによりＶＣＯ３１１，ＶＣＯ３１２を駆動するようにしてもよいし、またさらにカウンタ３１１，３１２の双方または一方があふれたときのタイミングにより、ＶＣＯ３１１，３１２、差分検出回路２２、カウンタ３３１，３３２を駆動するようにしてもよい。図１８に、差分検出回路３２からのクロックによりＶＣＯ３１１，３１２、カウンタ３１１，３１２、差分検出回路３２を駆動するデジタル演算回路３を示す。Ｋ３は、検出タイミングＤＴでカウンタ３３１とカウンタ３３１の値の差分を検出し、この差分の検出により生成される信号Ｋ３に基づきパルス発生器１０３がＣＬＣＫ１を生成し、ＶＣＯ３１１，３１２、カウンタ３１１，３１２、差分検出回路２２をリセットする。また、図１８において、差分検出回路３２の出力Ｓｏｕｔ（「ｄｄ・・・ｄｄ」）は、カウンタ３１１，３１２の差分値である。
【００７２】
図１９は、第１の発振回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ（ｊは１以上の整数：ただし、図１９ではｉ≠１）の発振回路要素の何れかから出力し、第２の発振回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する実施形態を示す図である。
【００７３】
図１９において、デジタル演算回路３は、図１３のデジタル演算回路２において、ｊ個のＶＣＯ２１１（ｘ）に代えてｊ個のＶＣＯ３１１（ｘ）（第３発明における第１〜第ｊの発振回路）を用い、図１３のデジタル演算回路２において、ｊ′個のＶＣＯ２１２（ｘ）に代えてｊ′個のＶＣＯ３１２（ｘ）を用い（第３発明における第１〜第ｊ′の発振回路）と、図１３の差分検出回路２２に代えて差分検出回路３２を用い、図１３のｊ個のシフトレジスタ２３１（ｘ）に代えてｊ個のカウンタ３３１（ｘ）（ｘ＝１，２，・・・，ｊ）（第３発明における第１〜第ｊのカウンタ）を用い、図１３のｊ′個のシフトレジスタ２３２（ｘ）に代えてｊ′個のカウンタ３３２（ｘ）（ｘ＝１，２，・・・，ｊ′）（第３発明における第１〜第ｊ′のカウンタ）を用いている。
【００７４】
図１９において、差分検出回路３２はカウンタ特定回路３２１１，３２１２と、差分演算回路３２２とからなる。差分検出回路３２は、カウンタ３３１（ｘ）からの信号を入力し、アナログ信号Ｓ１の値を示すカウンタを特定し、カウンタ特定回路３２１２は、カウンタ３２２（ｘ）からの信号を入力し、アナログ信号Ｓ２の値を示すカウンタを特定する。
【００７５】
図１９では、たとえば連続する、最上位桁（あるいはそれより下位の連続する複数桁）が１のカウンタを所定期間内に検出し、それらの検出したカウンタの１段上のカウンタを、対象とするカウンタとして特定することができる。また、たとえば、連続する、最下位桁（あるいは所定桁より上位の連続する複数桁）が０のカウンタを所定期間内に検出し、それらの検出したカウンタのうち最下段のカウンタ（または、前記所定の検出期間の設定によっては、それより１段下のカウンタ）を、対象とするカウンタとして特定することができる。もちろん、これらの検出手法を併用することもできる。
また、誤差を考慮して、複数回（たとえば２回）上記の検出を行い、アナログ信号Ｓ１，Ｓ２の値を示すカウンタの値が同一のときに、当該カウンタを、特定すべきカウンタとして確定することができる。この場合、２回目の検出においては、１回目の検出において特定されるべきカウンタとして、変化の傾向を考慮してたとえば候補にあげられたカウンタの前後段のカウンタのみの検出を行えばよく、これにより電力消費量が低減される。
この特定されたカウンタの値に、当該カウンタが何番目の段かに応じた値が加算される。
【００７６】
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００７７】
図２０は、図１９のＶＣＯ３１１（ｘ）に代えて、アナログ信号Ｓ１に相当するパルス信号を発生する発振器３１１を用いたデジタル演算回路３を示すブロック図である。図２０において、発振器３１１は、アナログ信号Ｓ１の大きさに相当する周波数信号（パルス信号）をカウンタ３３１に出力し、カウンタ３３１の値は差分検出回路３２に出力される。なお、発振器３１１の動作レンジの値は、ＶＣＯ３１２（ｘ）の動作レンジをカバーしている。
【００７８】
なお、図１９のデジタル演算回路３では、ＶＣＯ３１１（ｘ），ＶＣＯ３１２（ｘ），差分検出回路３２、カウンタ３３１（ｘ），カウンタ３３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路３２が生成するクロックによりＶＣＯ３１１（ｘ），ＶＣＯ３１２（ｘ）、カウンタ３３１（ｘ），カウンタ３３２（ｘ）を駆動するようにしてもよい。
【００７９】
また、図２０のデジタル演算回路３では、発振器３１１，ＶＣＯ３１２（ｘ），差分検出回路３２、カウンタ３３１，カウンタ３３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路３２が生成するクロックにより発振器３１１，ＶＣＯ３１２（ｘ）、カウンタ３３１，カウンタ３３２（ｘ）を駆動するようにしてもよいし、発振器３１１からのクロックによりＶＣＯ３１２（ｘ），差分検出回路３２、カウンタ３３１，カウンタ３３２（ｘ）を駆動するようにしてもよい。
【００８０】
図２１は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１７（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図２１では、デジタル演算回路２は、アナログ信号Ｓ１を入力するＶＣＯ２１（１）と、アナログ信号Ｓ２を入力するＶＣＯ２１（２）と、第３のアナログ信号を入力するＶＣＯ２１（３）と、これらＶＣＯに接続されたカウンタ３３１（１），３３１（２），３３１（３）と、カウンタ３３１（１），３３１（２）からの信号を入力する差分検出回路３２（１）と、カウンタ３３１（２），３３１（３）からの信号を入力する差分検出回路３２（２）とからなる。差分検出回路３２（１）および差分検出回路３２（２）は、図１７（Ａ）に示したデジタル演算回路３と同様の動作をすることができる。なお、図１７（Ｂ）、図１８、図１９および図２０に示したデジタル演算回路３を用いて図２０に示したと同様のデジタル演算回路を構成することができる。
【００８１】
本発明では、差分検出回路３２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施して、この演算後の値の差分をとることができる。
図２２は、アナログ信号Ｓ１に所定値を乗算した信号値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路３２を示している。図２２において、差分検出回路３２は、差分演算回路３２２と、カウンタ３１１（第３発明の第１のカウンタ）からの値を数値化して格納するレジスタ３２３１とからなる。図２２では差分検出回路３２は、カウンタ３３１の値（ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０：Ｄ１）を２で除算し、除算結果（０，ｅｎ−１，・・・，ｅ２，ｅ１＝（１／２）×Ｄ１）をレジスタ３２３１に格納する一方、このレジスタ３２３１の値とカウンタ３３２の値（ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０：Ｄ２）との差分を演算し、演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【００８２】
図２３（Ａ），（Ｂ）は、第４発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図２３（Ａ），（Ｂ）において、デジタル演算回路４は、積分回路４１１（第４発明における第１の波形生成回路）と、積分回路４１２（第４発明における第２の波形生成回路）と、デジタル差分検出回路（以下、単に「差分検出回路」と言う）４２とからなる。
【００８３】
積分回路４１１はアナログ信号Ｓ１（第４発明における第１のアナログ信号）を入力し、これを積分して出力し、積分回路４１２はアナログ信号Ｓ２（第４発明における第２のアナログ信号）を入力しこれを積分して出力する。
【００８４】
図２３（Ａ），（Ｂ）では、積分回路４１１，積分回路４１２および差分検出回路４２には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、積分回路４１１，積分回路４１２および差分検出回路２２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、積分回路４１１は積分信号ＯＵＴ１を生成し、積分回路４１２は積分信号ＯＵＴ２を生成する。
【００８５】
差分検出回路４２は、本実施形態では、積分回路４１１からの積分信号ＯＵＴ１と、積分回路４１２からの積分信号ＯＵＴ２とを入力しこれらの信号が所定値（図２４（Ａ），（Ｂ）のＳｓ参照）に達するまでの時間の差分をＣＬＣＫ２の精度で検出している。
【００８６】
差分検出回路４２は、積分回路４１１からの積分信号ＯＵＴ１と、積分回路４１２からの積分信号ＯＵＴ２とを入力し、積分回路４１１からの積分信号ＯＵＴ１が所定値Ｓｓに達するまでの時間と積分回路４１２からの積分信号ＯＵＴ２のが所定値Ｓｓに達するまでの時間との差分を、図２４（Ａ），（Ｂ）に示すように、デジタル検出してデジタル出力（出力データ：ｄｄ・・・ｄｄ）を出力する。Ｓｏｕｔ１，Ｓｏｕｔ２は、内部出力であり、図２３（Ａ），（Ｂ）には示していない。
【００８７】
なお、図２３（Ａ）のデジタル演算回路４では、積分回路４１１，４１２，差分検出回路４２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば積分回路４１１からのクロックにより積分回路４１２，差分検出回路４２を駆動するようにしてもよいし、積分回路４１２からのクロックにより積分回路４１１，差分検出回路４２を駆動するようにしてもよいし、さらに差分検出回路４２が生成する所定のクロックにより積分回路４１１，４１２を駆動するようにしてもよい。
【００８８】
以下に、第４発明の動作を説明する。差分検出回路４２は、図２４（Ａ）に示すように積分信号ＯＵＴ１と積分信号ＯＵＴ２とを入力し、図２４（Ｂ）に示すようにＯＵＴ１が所定値に達するまでの時間と、ＯＵＴ２が所定値に達するまでの時間との差分を、ＣＬＣＫ２（検出クロック）により計算し、出力データ「ｄｄ・・・ｄｄ」を出力している。
【００８９】
すなわち、検出回路４２は、ＯＵＴ１がＯＵＴ２（二点鎖線で示す）よりも所定値Ｓｓに早く達したときは、出力端子Ｓｏｕｔ１から「１」を出力し（出力端子Ｓｏｕｔ２を「０」に維持する）、遅く達したときは出力端子Ｓｏｕｔ２から「１」を出力する（出力端子Ｓｏｕｔ１を「０」に維持する）。なお、ＯＵＴ１とＯＵＴ２とが同時に所定値Ｓｓに達したときは、出力端子Ｓｏｕｔ１，Ｓｏｕｔ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００９０】
なお、図２３（Ｂ）は、図２３（Ａ）の積分回路４１１に代えて、第１のアナログ信号に相当する信号を生成する波形生成回路を用いたデジタル演算回路４を示すブロック図である。図２３（Ｂ）において、波形生成回路４１１は、所定勾配の波形を出力することができる。図２３（Ｂ）における差分検出回路４２の出力Ｓｏｕｔは、図２３（Ａ）の差分検出回路４２の出力と同様である。また、図２３（Ｂ）でも、たとえば積分回路４１１からのクロックにより積分回路４１２，差分検出回路４２を駆動するようにしてもよいし、積分回路４１２からのクロックにより積分回路４１１，差分検出回路４２を駆動するようにしてもよいし、さらに差分検出回路４２が生成する所定のクロックにより積分回路４１１，４１２を駆動するようにしてもよい。
【００９１】
図２５は、第１の積分回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応する積分信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数：ただし、図２５ではｈ≠１）の積分回路要素の何れかから出力し、第２の積分回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応する積分信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の積分回路要素の何れかから出力する実施形態を示す図である。
【００９２】
図２５において、デジタル演算回路４は、ｈ個の積分回路要素４１１（ｘ）（ｘ＝１，２，・・・，ｈ）（第４発明における第１〜第ｋの発振回路）と、ｋ′個の積分回路要素４１２（ｘ）（ｘ＝１，２，・・・，ｋ′）（第４発明における第１〜第ｋ′の発振回路）と、差分検出回路４２とからなる。
【００９３】
積分回路要素４１１（ｘ），積分回路要素４１２（ｘ）の動作レンジは、図２７（Ａ）に示すように段階的に異なっている。なお、図２７（Ａ）では、積分回路要素４１２（ｘ）の動作レンジのみを示す。
たとえば、ｋ＝ｋ′＝８（積分回路要素４１１（ｘ），積分回路要素４１２（ｘ）のｘが、１，２，・・・，８）である場合において、
積分回路要素４１１（１），積分回路要素４１２（１）の動作レンジ：０〜２Ｖ
積分回路要素４１１（２），積分回路要素４１２（２）の動作レンジ：２〜４Ｖ
・・・
積分回路要素４１１（８），積分回路要素４１２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【００９４】
差分検出回路４２は、積分回路要素特定回路４２１１，４２１２と、差分演算回路４２２とからなり、積分回路要素４１１（ｘ）、積分回路要素４１２（ｘ）および差分検出回路４２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、積分回路要素４１１（ｘ）、積分回路要素４１２（ｘ）および差分検出回路４２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、積分回路要素４１１（ｘ）は積分信号ＯＵＴ１（ｘ）（ｘ＝１，２，・・・，ｋ）を生成し、積分回路要素４１２（ｘ）は積分信号ＯＵＴ２（ｘ）（ｘ＝１，２，・・・，ｋ′）を生成する。
【００９５】
積分回路要素特定回路４２１１は、積分回路要素４１１（ｘ）からの積分信号ＯＵＴ１（ｘ）を入力し、アナログ信号Ｓ１の値を示す積分信号を特定し、積分回路要素特定回路４２１２は、積分回路要素４１２（ｘ）からの積分信号ＯＵＴ２（ｘ）を入力し、アナログ信号Ｓ２の値を示す積分信号を特定する。差分演算回路４２２は、これらの積分信号のパルス幅の差分を、ＣＬＣＫ２（検出クロック）により検出している。
以上のように、動作範囲が狭い積分回路要素を使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００９６】
図２７（Ｂ）に、積分回路要素４２（ｋ）の例を示す。ここでは積分回路要素４１２（１）について説明する。積分回路要素４１２（１）は、充電制限回路５１とＲＣ回路５１とからなり、充電制限回路５１は、アナログ信号Ｓ２が、
Ｅ２（１）≦Ｓ２＜Ｅ２（２）
のときに積分回路要素４１２（１）に電流が流れ込む。なお、図２１（Ｂ）ではリセット時にコンデンサＣの充電電荷を放電させるためのスイッチ（Ｔｒ）が設けられている。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００９７】
図２６は、図２５の積分回路４１１に代えて、アナログ信号Ｓ１に相当する信号を発生する波形生成回路４１１を用いたデジタル演算回路４を示すブロック図である。図２６において、波形生成回路４１１は、アナログ信号Ｓ１の大きさに相当する勾配を持つ信号を差分検出回路４２の差分演算回路４２１に出力する。図２６における差分演算回路４２１の出力Ｓｏｕｔは、図２５の差分演算回路４２１の出力と同様である。波形生成回路４１１の動作レンジの値は、積分回路要素４１２（ｘ）の動作レンジをカバーしている。
【００９８】
図２８は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図２３（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図２８では、デジタル演算回路４は、アナログ信号Ｓ１を入力する積分回路４１（１）と、アナログ信号Ｓ２を入力する積分回路４１（２）と、第３のアナログ信号を入力する積分回路４１（３）と、積分回路４１（１），積分回路４１（２）からの信号ＯＵＴ（１），ＯＵＴ（２）を入力する差分検出回路４２（１）と、積分回路４１（２），積分回路４１（３）からの信号ＯＵＴ（２），ＯＵＴ（３）を入力する差分検出回路４２（２）とからなる。
差分検出回路４２（１）および差分検出回路４２（２）は、図２３（Ａ）に示したデジタル演算回路４と同様の動作をすることができる。なお、図２３（Ｂ）、図２５または図２６に示したデジタル演算回路４を用いて図２８に示したと同様のデジタル演算回路を構成することができる。
本発明では、差分検出回路４２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施し、この演算後の値の差分をとることができる。
【００９９】
図２９は、アナログ信号Ｓ１を２で除算した値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路４２を示している。図２９において、差分検出回路４２は、差分演算回路４２２と、しきい値検出回路４２３１，４２３２と、レジスタ４２４１，４２４２と、レジスタ４２５１とからなる。上述した実施形態では、差分検出回路４２は、図２４（Ａ），（Ｂ）に示したようにＯＵＴ１が所定値Ｓｓ（しきい値）に達するまでの時間と、ＯＵＴ２が所定値Ｓｓ（しきい値）に達するまでの時間の差を求めているが、図２９では差分検出回路４２は、しきい値検出回路４２３１，４２３２がＯＵＴ１，ＯＵＴ２が所定値Ｓｓ（しきい値）に達するまでの時間をそれぞれ検出する。ＯＵＴ１を入力したしきい値検出回路４２３１は、検出値を数値化してレジスタ４２４１に格納した後、この値（ｅｎ−１，ｅｎ−２，・・・，ｅ２，ｅ１，ｅ０：Ｄ１）を右シフトした値（Ｄ１を（１／２）倍した値）をレジスタ４２５１に格納する。一方、ＯＵＴ２を入力したパルス幅検出回路４２３２は、検出値を数値化してレジスタ４２４２に格納する（この値を、Ｄ２＝ｆｎ−１，ｆｎ−２，・・・，ｆ２，ｆ１，ｆ０で示す）。差分演算回路４２２は、レジスタ４２５１の値と、レジスタ４２４２の値との差分を演算して演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【０１００】
本発明では、アナログ信号Ｓ１の処理系と、アナログ信号Ｓ２の処理系とを別々のクロックにより駆動することができる。
図３０（Ａ）では、図１０（Ａ）に示したデジタル演算回路２において、第１の発振回路（ＶＣＯ２１１）とシフトレジスタ２３１とをクロックＣＬＣＫ１１により駆動し、第２の発振回路（ＶＣＯ２１２）とシフトレジスタ２３２とをクロックＣＬＣＫ１２により駆動している。なお、通常、周期が大きい側のクロックと、周期が小さい側のクロックとは同期している。
たとえば、アナログ信号Ｓ１のレンジがアナログ信号Ｓ２のレンジよりも大きい場合に、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、レンジの調整を行なうことができる。たとえば、図３１（Ａ），（Ｂ）では、ＣＬＣＫ１１：ＣＬＣＫ１２＝１：２とすることで、アナログ信号Ｓ２のレンジをアナログ信号Ｓ１のレンジの倍となるように対処できる。たとえば、差分検出回路２２は、図３１（Ａ），（Ｂ）に示すようなＣＬＣＫ１１の前半周期と、ＣＬＣＫ１２の１周期とを対応させてアナログ信号Ｓ１とアナログ信号Ｓ２との差分を演算することができる。なお、図１０（Ｂ）、図１１、図１３、図１４および図１５に示したデジタル演算回路２を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０１】
図３０（Ｂ）では、図１７（Ａ）に示したデジタル演算回路３において、第１の発振回路（ＶＣＯ３１１）とカウンタ３３１とをクロックＣＬＣＫ１１により駆動し、第２の発振回路（ＶＣＯ３１２）とカウンタ３３２とをクロックＣＬＣＫ１２により駆動している。図３０（Ｂ）でも、たとえば、アナログ信号Ｓ１のレンジがアナログ信号Ｓ２のレンジよりも大きい場合に、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、レンジの調整を行なうことができる。なお、図１７（Ｂ）、図１８、図１９、図２０および図２１に示したデジタル演算回路３を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０２】
本発明のデジタル演算回路では、アナログ信号Ｓ１の処理系と、アナログ信号Ｓ２の処理系とを別々のクロックにより駆動することで、アナログ信号Ｓ２の値を、所定形状の波形と比較することができる。
たとえば、図３０（Ａ），（Ｂ）において、アナログ信号Ｓ２の処理系のクロックＣＬＣＫ１２を、アナログ信号Ｓ１の処理系のクロックＣＬＣＫ１１よりも大きくして、アナログ信号Ｓ１とＳ２とを比較することで、アナログ信号Ｓ１の積分波形に相当する波形とアナログ信号Ｓ２の波形とを比較することができる。
【０１０３】
図３０（Ａ）の差分検出回路２２は、シフトレジスタ２３１の積算値とシフトレジスタ２３２の積算値とを比較することで、図３２（Ａ），（Ｂ）に示すように、アナログ信号Ｓ１の積分に相当する波形と、アナログ信号Ｓ２とを比較することができる。なお、図１０（Ｂ）、図１１、図１３、図１４および図１５に示したデジタル演算回路２を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０４】
図３０（Ｂ）でも、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、差分検出回路３２は、カウンタ２３１の値とカウンタ２３２の値とを比較することでアナログ信号Ｓ１の積分に相当する波形と、アナログ信号Ｓ２とを比較することができる。なお、図１７（Ｂ）、図１８、図１９、図２０および図２１に示したデジタル演算回路３を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０５】
本発明では、図３２（Ａ）に示した波形に代えて、図３３（Ａ）に示す立下り波形を持つ鋸歯波形、図３３（Ｂ）に示す三角波形，図３３（Ｃ）に示す、立上がりが緩やかで、立下りが急峻な傾斜を有する波形等、適宜の波形を生成することができる。このような波形は、図３０（Ａ），（Ｂ）においてアナログ信号Ｓ１の値を周期的に変更することにより生成することもできるし、たとえば図３３（Ａ）に示す波形や、図３３（Ｂ）の波形のうち傾斜が負の部分は、シフトレジスタの各ビットを全て１に設定しておき、これらに０を順次セットしていくことで生成することができる。
【０１０６】
図３０（Ａ），（Ｂ）のＶＣＯ２１１やＶＣＯ３１１をに代えて、プログラマブル発振器を用いることもできる。この場合、プログラマブル発振器に波形データを設定することにより、積分結果が所望波形となるような波形を発生させることで、図３３（Ａ），（Ｂ），（Ｃ）に例示したような波形を生成できる。図３０（Ａ）のシフトレジスタ２３１や，図３０（Ｂ）のカウンタ３３１に直接波形データを入力することで所望の波形を生成することができる。
【０１０７】
本発明のデジタル演算回路では、アナログ信号Ｓ１の処理系と、アナログ信号Ｓ２の処理系とを別々のクロックにより駆動し、周波数が高い側のアナログ信号のデジタル検出値の平均をとる。
図３４では、デジタル検出回路２は、差分演算回路２２１と、シフトレジスタ２３１側からの数値を入力する複数のレジスタ２２５（１），２２５（２），・・・，２２５（ｍ−１），２２５（ｍ）と、平均回路２２６とを含む。
【０１０８】
ＣＬＣＫ１１の周波数を、ＣＬＣＫ１２の周波数よりも高く設定しておき、シフトレジスタ２３１の値（１の個数）を順次、差分検出回路２２に内蔵したレジスタ２２５（１），２２５（２），・・・，２２５（ｍ）に格納し、平均回路２２６により各レジスタの値の平均をとることで、ハイパスフィルタ機能を奏することができる。
【０１０９】
図３４では、シフトレジスタ２１１の値（１の個数）を、ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０で示し、ＣＬＣＫ１１による検出データを、丸括弧付きの添え字（（１）〜（ｍ））を付して示してある。また、平均値をΣｅ（ｋ）で示してある。ｅ（ｋ）（ｋ＝１，２，・・・，ｍ）は、レジスタ２２５（１），２２５（２），・・・，２２５（ｍ）の値である。
【０１１０】
差分演算回路２２１は、平均回路２２６の演算結果と、シフトレジスタ２１２からの数値（ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０）との差分をとることでハイパスフィルタを構成できる。
【０１１１】
図３５では、デジタル検出回路２は、差分演算回路２２１と、シフトレジスタ２３２側からの数値を入力する複数のレジスタ２２５（１），２２５（２），・・・，２２５（ｍ−１），２２５（ｍ）と、平均回路２２６とを含む。
ＣＬＣＫ１２の周波数を、ＣＬＣＫ１２の周波数よりも高く設定しておき、シフトレジスタ２３２の値（１の個数）を順次、差分検出回路２２に内蔵したレジスタ２２５（１），２２５（２），・・・，２２５（ｍ）に格納し、平均回路２２６により各レジスタの値の平均をとる。
【０１１２】
図３５では、シフトレジスタ２１２の値（１の個数）を、ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０で示し、ＣＬＣＫ１１による検出データを、丸括弧付きの添え字（（１）〜（ｍ））を付して示してある。また、平均値をΣｆ（ｋ）で示してある。ｆ（ｋ）（ｋ＝１，２，・・・，ｍ）は、レジスタ２２５（１），２２５（２），・・・，２２５（ｍ）の値である。
差分演算回路２２１は、平均回路２２６の演算結果と、シフトレジスタ２１１からの数値（ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０）との差分をとることでローパスフィルタを構成できる。
【０１１３】
図３０（Ｂ）に示した回路によっても上記の機能を奏することができることは言うまでもない。もちろん、図１０（Ｂ）、図１１、図１３、図１４および図１５に示したデジタル演算回路２、図１７（Ｂ）、図１８、図１９、図２０および図２１に示したデジタル演算回路３のＣＬＣＫ１を、ＣＬＣＫ１１とＣＬＣＫ１２とにより構成してフィルタ機能を奏するデジタル演算回路を構成することができる。
なお、図２３（Ａ），（Ｂ）、図２５、図２６、図２８に示したデジタル演算回路の第１のアナログ信号の処理系側と第２のアナログ信号の処理系における所定値Ｓｓの値を異ならせることで上記と同様の動作を行わせることがでできる。
【０１１４】
以下、図３６（Ａ），（Ｂ）、図３７（Ａ），（Ｂ）、図３８（Ａ），（Ｂ）、図３９により、増幅、微分、積分機能を備えたデジタル演算回路を示す。図３６（Ａ）、図３７（Ａ）、図３８（Ａ）の差分検出回路６０は、図１（Ａ），（Ｂ）、図２，図５、図６、図８に示した差分検出回路１２、図１０（Ａ），（Ｂ）、図１１、図１３、図１４、図１５に示した差分検出回路２２、図１７（Ａ），（Ｂ）、図１８、図１９、図２０、図２１に示した差分検出回路３２、図２３（Ａ），（Ｂ）、図２５、図２６、図２８に示した差分検出回路４２が対応する。
【０１１５】
図３６（Ａ）は、差動増幅器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図３６（Ａ）において、差分検出回路６０からの出力Ｓｏｕｔは、定数乗算器６１に入力される。図３５（Ａ）では、定数乗算器６１は入力値に定数ａを乗算してＹ１として出力する。
定数ａが、２のｎ乗または（１／ｎ）乗（ｎは正の整数）であるときは、右シフトまたは左シフトにより定数演算を簡単に行うことができる。
図３６（Ａ）では、アナログ入力の増幅を、Ａ／Ｄコンバータを使用しない簡易な回路で行うことができる。
【０１１６】
図３７（Ａ）は、微分器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図３７（Ａ）において、差分検出回路６０からの出力Ｓｏｕｔは、微分器６２に入力される。図３７（Ａ）では、微分器６２は入力値を微分してＹ２として出力する。
微分器６２は、差分検出回路６０からの出力をたとえばＣＬＣＫ２の時間間隔δｔで所定のレジスタに格納し、その差分をδｔで除算する。このときの様子を図３７（Ｂ）に示す。
図３７（Ａ）では、アナログ入力の微分を、Ａ／Ｄコンバータを使用しない簡易な回路で行うことができる。
【０１１７】
図３８（Ａ）は、積分器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図３８（Ａ）において、差分検出回路６０からの出力Ｓｏｕｔは、積分器６２に入力される。図３８（Ａ）では、積分器６３は入力値を積分してＹ３として出力する。
積分器６３は、差分検出回路６０からの出力を、ＣＬＣＫ２の時間間隔δｔで所定のレジスタに格納し、その差分を演算する。このときの様子を図３８（Ｂ）に示す。図３８（Ａ）では、アナログ入力の微分を、Ａ／Ｄコンバータを使用しない簡易な回路で行うことができる。なお、積分器６３では、積分を所定の時間内で行うことができ、たとえば図３９に示すようにレジスタに格納された差分検出回路６０からの出力Ｓｏｕｔを所定個数分のみ累積することができる。
【０１１８】
【発明の効果】
本発明のデジタル演算回路によれば、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できる。
【図面の簡単な説明】
【図１】第１発明の実施形態を示す図であり、（Ａ）は第１および第２の発振回路がともにＶＣＯからなる実施形態を示す機能ブロック図、（Ｂ）は第１発明の発振回路が発振器からなり第２の発振回路がＶＣＯからなる実施形態を示す機能ブロック図である。
【図２】第１発明の実施形態を示す機能ブロック図であり、第１の発振回路からのクロックにより第２の発振回路，差分検出回路を駆動する第１発明のデジタル演算回路を示す図である。
【図３】（Ａ），（Ｂ）は図１（Ａ）のデジタル演算器の動作を示す波形図である。
【図４】（Ａ）は図１（Ａ）のデジタル演算器の動作を示す説明図、（Ｂ）は図１（Ａ）のデジタル演算器の動作を詳細に示す波形図である。
【図５】第１，第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第２発明の実施形態を示す機能ブロック図である。
【図６】第１の発振回路が周波数信号を出力する発振器により構成され、第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第２発明の実施形態を示す機能ブロック図である。
【図７】図５および図６に示す第２の発振回路を構成する複数の発振回路要素の動作説明図である。
【図８】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１（Ａ）に示したデジタル演算回路を複数組み合せて構成した第１発明の実施形態を示す図である。
【図９】第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第１発明における差分検出回路を示す図である。
【図１０】第２発明の実施形態を示す図であり、（Ａ）は第１および第２の発振回路がともにＶＣＯからなる実施形態を示す機能ブロック図、（Ｂ）は第１の発振回路が発振器からなり第２の発振回路がＶＣＯからなる実施形態を示す機能ブロック図である。
【図１１】第２発明の実施形態を示す図であり、差分検出回路からのクロックにより第１，第２の発振回路、第１，第２のシフトレジスタを駆動する第２発明のデジタル演算回路を示す機能ブロック図である。
【図１２】（Ａ），（Ｂ），（Ｃ）は、図１０（Ａ）のデジタル演算回路の動作説明図である。
【図１３】第１，第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第２発明の実施形態を示す機能ブロック図である。
【図１４】第１の発振回路が周波数信号を出力する発振器により構成され、第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第２発明の実施形態を示す機能ブロック図である。
【図１５】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１０（Ａ）に示したデジタル演算回路を複数組み合せて構成した第２発明の実施形態を示す図である。
【図１６】（Ａ）は第１のアナログ信号に所定バイアスを加えた信号値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第２発明における差分検出回路を示す機能ブロック図、（Ｂ）は第１のアナログ信号に所定値を乗算した信号値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第２発明における差分検出回路を示す機能ブロック図である。
【図１７】第３発明の実施形態を示す図であり、（Ａ）は第１および第２の発振回路がともにＶＣＯからなる実施形態を示す機能ブロック図、（Ｂ）は第１の発振回路が発振器からなり第２の発振回路がＶＣＯからなる実施形態を示す機能ブロック図である。
【図１８】第３発明の実施形態を示す図であり、差分検出回路からのクロックにより第１，第２の発振回路、第１，第２のカウンタを駆動する第３発明のデジタル演算回路を示す機能ブロック図である。
【図１９】第１，第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第３発明の実施形態を示す機能ブロック図である。
【図２０】第１の発振回路が周波数信号を出力する発振器により構成され、第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第３発明の実施形態を示す機能ブロック図である。
【図２１】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１７（Ａ）に示したデジタル演算回路を複数組み合せて構成した第３発明の実施形態を示す図である。
【図２２】第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第３発明における差分検出回路を示す機能ブロック図である。
【図２３】第４発明の実施形態を示す図であり、（Ａ）は第１および第２の波形生成回路がともに積分回路からなる実施形態を示す機能ブロック図、（Ｂ）は第１の波形生成回路が第１のアナログ信号に相当する信号を生成する波形生成回路からなり第２の波形生成回路が積分回路からなる実施形態を示す機能ブロック図である。
【図２４】（Ａ），（Ｂ）は図１７（Ａ）のデジタル演算器の動作を示す波形図である。
【図２５】第１，第２の波形生成回路が動作レンジが段階的に異なる複数の積分回路要素によりそれぞれ構成された第４発明の実施形態を示す機能ブロック図である。
【図２６】第１の発振回路が単一の波形生成回路により構成され、第２の波形生成回路が動作レンジが段階的に異なる複数の積分回路要素により構成された第４発明の実施形態を示す機能ブロック図である。
【図２７】（Ａ）は図２５および図２６に示す第２の波形生成回路を構成する複数の積分回路要素の動作説明図、（Ｂ）は図２５および図２６に示した積分回路要素の一例を示す回路図である。
【図２８】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１７（Ａ）に示したデジタル演算回路を複数組み合せて構成した第３発明の実施形態を示す図である。３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図２３（Ａ）に示したデジタル演算回路を複数組み合せて構成した第４発明の実施形態を示す図である。
【図２９】第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第４発明における差分検出回路を示す機能ブロック図である。
【図３０】（Ａ）は、図１０（Ａ）に示したデジタル演算回路において、第１の発振回路とシフトレジスタとをあるクロックにより駆動し、第２の発振回路とシフトレジスタとを他のクロックにより駆動する第２発明の実施形態を示す図であり、（Ｂ）は、図１７（Ａ）に示したデジタル演算回路３において、第１の発振回路とカウンタとをあるクロックにより駆動し、第２の発振回路とカウンタとを他のクロックにより駆動する第３発明の実施形態を示す図である。
【図３１】（Ａ），（Ｂ）は、図３０（Ａ）の差分検出回路の動作の一例を示す図であり、第１のアナログ信号のレンジが第２のアナログ信号のレンジよりも大きい場合に、第１のアナログ信号の処理系を駆動するクロックを、第２のアナログ信号の処理系を駆動するクロックよりも大きくすることで、レンジの調整を行なう場合の説明図である。
【図３２】（Ａ），（Ｂ）は、図３０（Ａ）の差分検出回路の動作の一例を示す図であり、第１のアナログ信号の積分に相当する波形と、第２のアナログ信号との比較を示す説明図である。
【図３３】（Ａ）は図３２（Ａ）に示した波形に代えて使用される鋸歯波形、（Ｂ）は同じく三角波形，（Ｃ）は同じく所定形状波形を示す図である。
【図３４】図３０（Ａ）の差分検出回路がハイパスフィルタとして動作する第２発明の実施形態を示す図である。
【図３５】図３０（Ａ）の差分検出回路がローパスフィルタとして動作する第２発明の実施形態を示す図である。
【図３６】（Ａ），（Ｂ）は第１〜第４発明における差分検出回路にデジタル定数乗算器が接続された例を示す図である。
【図３７】（Ａ），（Ｂ）は第１〜第４発明における差分検出回路にデジタル微分器が接続された例を示す図である。
【図３８】（Ａ），（Ｂ）は第１〜第４発明における差分検出回路にデジタル積分器が接続された例を示す図である。
【図３９】移動平均をとることができる図３８のデジタル積分器の例を示す図である。
【図４０】（Ａ），（Ｂ），（Ｃ）は、従来のアナログ信号入力型デジタル演算回路を示す回路図である。
【符号の説明】
１，２，３，４ デジタル演算回路
１１１，１１２，２１１，２１２，３１１，３１２ ＶＣＯ，発振器
１２，２２，３２，４２ 差分検出回路
２３１，２３２ シフトレジスタ
３３１，３３２ カウンタ
４１１，４１２ 積分回路，波形生成回路
１１，２１，３１，４１
【発明の属する技術分野】
本発明は、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できるアナログ信号入力型デジタル演算回路に関する。
【０００２】
【従来の技術】
図４０（Ａ），（Ｂ），（Ｃ）に、従来のアナログ信号入力型デジタル演算回路を示す。図４０（Ａ）では、２つのアナログ電圧信号Ｖ１，Ｖ２を入力とする差動増幅回路９１の出力をＡ／Ｄ変換して出力する回路の一例を示す。この差動増幅回路９１では、Ｖ１の入力端子およびＶ２の入力端子とオペアンプＡの（−）端子との間に抵抗Ｒ１がそれぞれ接続され、オペアンプＡの出力端子と（−）端子との間およびＶ２の入力端子とグランドとの間に抵抗Ｒ２が接続されている。この差動増幅回路９１の出力電圧は、Ｖｏ＝（Ｒ２／Ｒ１）×（Ｖ２−Ｖ１）となる。ＶｏはＡ／Ｄ変換器９２によりデジタル信号に変換されて出力される。
【０００３】
図４０（Ｂ）に、アナログ電圧信号Ｖｓを入力とする微分回路９３の出力をＡ／Ｄ変換して出力する回路の一例を示す。この微分回路９３では、入力端子とオペアンプＡの（−）端子との間にコンデンサＣｓが接続され、オペアンプＡの出力端子とオペアンプＡの（−）端子との間に帰還抵抗Ｒｆが接続され、オペアンプＡの（＋）端子はグランドに接続されている。この微分回路９３の入出力端子間を流れる電流Ｉ１は、Ｉ１＝Ｃｓ×（ｄＶｓ／ｄｔ）となる。Ｉ１はＡ／Ｄ変換器９４によりデジタル信号に変換されて出力される。
【０００４】
図４０（Ｃ）に、アナログ電流信号Ｉｓを入力とする積分回路９５の出力をＡ／Ｄ変換して出力する回路の一例を示す。この積分回路９５では、入力端子とオペアンプＡの（−）端子との間に抵抗Ｒｓが接続され、オペアンプＡの出力端子とオペアンプＡの（−）端子との間に帰還コンデンサＣｆが接続され、オペアンプＡの（＋）端子はグランドに接続されている。この差動増幅器９５の出力電圧Ｖｏは、Ｖｏ＝−（１／Ｃｓ）∫Ｉｓｄｔとなる。ＶｏはＡ／Ｄ変換器９６によりデジタル信号に変換されて出力される。
【０００５】
また、図示はしないが、アナログ信号を、Ａ／Ｄ変換器によりデジタル信号に変換した後に、デジタル演算回路により、デジタル処理（差動増幅処理、微分処理、積分処理等）が行われることもある。
【０００６】
【発明が解決しようとする課題】
ところで、図４０（Ａ），（Ｂ），（Ｃ）のアナログ信号入力型デジタル演算回路では、差動増幅回路９１、微分回路９３、積分回路９５からのアナログ信号をＡ／Ｄ変換器９２，９４，９６により、それぞれデジタル信号に変換しているため、回路の大きさが大きくなる。また、図４０（Ａ），（Ｂ），（Ｃ）の回路では、高速のものでも数百ｎｓ〜数μｓの応答時間の遅れが生じる。この時間遅れは、数ＭＨｚオーダのデジタル信号の１周期に相当する。このため、これらの回路は、数ＭＨｚ〜数百ＭＨｚオーダのデジタル信号の信号レベル検出には不向きである。
【０００７】
さらに、デジタル演算回路により、デジタル処理（差動増幅処理、微分処理、積分処理等）を行う回路では、処理には時間がかかり、たとえば数百ｋＨｚのオーダのデジタル信号の信号レベル検出しかできず、数ＭＨｚ〜数百ＭＨｚオーダのデジタル信号の演算には不向きである。
【０００８】
本発明の目的は、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できるアナログ信号入力型デジタル演算回路を提供することにある。
【０００９】
【課題を解決するための手段】
第１発明のアナログ信号入力型デジタル演算回路（以下、単に「デジタル演算回路」と言う）の一態様は、第１のアナログ信号を入力し当該アナログ信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの第１のパルス信号と、前記第２の発振回路からの第２のパルス信号とを入力し、所定の検出クロックにより、（ａ）前記第１の発振回路からの前記第１のパルス信号のパルス幅と前記第２の発振回路からの前記第２のパルス信号のパルス幅との差分を検出して出力し、または、（ｂ）前記第１の発振回路からの前記第１のパルス信号のパルス幅と前記第２の発振回路からの前記第２のパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１０】
第１発明の上記一の態様では、前記デジタル差分検出回路は、前記第１の発振回路からの前記第１のパルス信号の所定回数目のオン期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオン期間との差分を検出し、前記第１の発振回路からの前記第１のパルス信号の所定回数目のオフ期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオフ期間との差分を検出し、または、前記第１の発振回路からの前記第１のパルス信号の周期と前記第２の発振回路からの前記第２のパルス信号の周期との差分を検出することを特徴とすることができる。
【００１１】
第１発明の他の態様は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路の前記第１〜第ｈの発振回路要素からの信号を入力して前記第１のアナログ信号の値を示すパルス信号を特定するとともに、前記第２の発振回路の前記第１〜第ｈ′の発振回路要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、（ａ）前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を検出して出力し、または、（ｂ）前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１２】
第１発明の更に他の態様は、第１のアナログ信号に相当する所定のパルス信号を単一の発振回路要素から出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第２の発振回路の前記第１〜第ｈ′の発振回路要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、（ａ）前記第１のアナログ信号に相当するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を検出して出力し、または、（ｂ）前記第１のアナログ信号に相当するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１３】
第１発明の上記２つの他の態様では、前記デジタル差分検出回路は、前記第１のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、前記第１のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、または、前記第１のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出することができる。
【００１４】
第２発明のデジタル演算回路の一態様は、第１のアナログ信号を入力し当該アナログ入力信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの前記第１のパルス信号を入力する第１のシフトレジスタと、前記第２の発振回路からの前記第２のパルス信号を入力する第２のシフトレジスタと、前記第１のシフトレジスタの値と前記第２のシフトレジスタとの値とを入力し、（ａ）前記第１のシフトレジスタの値と前記第２のシフトレジスタの値との差分を出力し、または、（ｂ）前記第１のシフトレジスタの値と前記第１のシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１５】
第２発明の他の態様は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ（ｉは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路の前記第１〜第ｉの発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉのシフトレジスタからなる第１のシフトレジスタ群と、前記第２の発振回路の前記第１〜第ｉ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなる第２のシフトレジスタ群と、前記第１のシフトレジスタ群の第１〜第ｉのシフトレジスタの値から第１のアナログ信号の値を示すシフトレジスタを特定するとともに、前記第２のシフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、（ａ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、（ｂ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１６】
第２発明のさらに他の態様は、前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路からのパルス信号を入力するシフトレジスタと、前記第２の発振回路の前記第１〜第ｉ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなるシフトレジスタ群と、前記シフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、（ａ）前記第１の発振回路からのパルス信号を入力するシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、（ｂ）前記第１の発振回路からのパルス信号を入力するシフトレジスタの値と、前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１７】
第３発明は、第１のアナログ信号を入力し当該アナログ入力信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの前記第１のパルス信号を入力する第１のカウンタと、前記第２の発振回路からの前記第２のパルス信号を入力する第２のカウンタと、前記第１のカウンタの値と前記第２のカウンタの値とを入力し、（ａ）前記第１のカウンタの値と前記第２のカウンタの値との差分を出力し、または、（ｂ）前記第１のカウンタの値と前記第１のカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１８】
第３発明の他の態様は、第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ（ｊは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路の前記第１〜第ｊの発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊのカウンタからなる第１のカウンタ群と、前記第２の発振回路の前記第１〜第ｊ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなる第２のカウンタ群と、前記第１のカウンタ群の第１〜第ｊのカウンタの値から第１のアナログ信号の値を示すカウンタを特定するとともに、前記第２のカウンタ群の第１〜第ｉ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、（ａ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、（ｂ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００１９】
第３発明のさらに他の態様は、第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、前記第１の発振回路からのパルス信号を入力するカウンタと、前記第２の発振回路の前記第１〜第ｊ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなるカウンタ群と、前記カウンタ群の第１〜第ｊ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、（ａ）前記第１の発振回路からのパルス信号を入力するカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、（ｂ）前記第１の発振回路からのパルス信号を入力するカウンタの値と、前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００２０】
第１発明、第２発明および第３発明では、前記第１の発振回路および前記第２の発振回路を、電圧制御発振器または電流制御発振器により構成することができる。
【００２１】
第４発明は、第１のアナログ信号を入力し、当該アナログ信号を積分して第１のアナログ波形を生成する第１の波形生成回路と、第２のアナログ信号を入力し、当該アナログ信号を積分して第２のアナログ波形を生成する第２の波形生成回路と、前記第１の波形生成回路からの前記第１のアナログ波形と、前記第２の波形生成回路からの第２のアナログ波形とを入力し、所定の検出クロックにより、（ａ）前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記第２のアナログ波形が所定値に達するまでの時間との差分を検出して出力し、または、（ｂ）前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記前記第２のアナログ波形が所定値に達するまでの時間を検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００２２】
第４発明の他の態様は、第１のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ（ｋは１以上の整数）の積分回路要素からなる第１の波形生成回路と、第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分回路要素からなる第２の波形生成回路と、前記第１の波形生成回路の前記第１〜第ｋの積分回路要素の出力値から第１のアナログ信号の値を示す積分回路要素を特定するとともに、前記第２の波形生成回路の前記第１〜第ｋ′の積分回路要素の出力値から第２のアナログ信号の値を示す積分回路要素を特定し、所定の検出クロックにより、（ａ）前記第１のアナログ信号の値を示す積分回路要素の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値との差分を検出して出力し、（ｂ）前記第１のアナログ信号の値を示す積分回路要素の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路とを備えたことを特徴とする。
【００２３】
第４発明のさらに他の態様は、第１のアナログ信号を相当する信号を生成する第１の波形生成回路と、第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分回路要素からなる第２の波形生成回路と、前記第２の波形生成回路の前記第１〜第ｋ′の波形生成回路要素からの信号を入力して前記第２のアナログ信号の値を示す波形生成回路を特定し、所定の検出クロックにより、（ａ）前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値との差分を検出して出力し、
（ｂ）前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力するデジタル差分検出回路と、を備えたことを特徴とする。
【００２４】
第１発明、第２発明、第３発明、第４発明では、外部クロック、自己を構成する要素の何れかが生成するクロックにより、回路全体が同期駆動することができる。
【００２５】
また、第１発明、第２発明、第３発明では、第１の発振回路の駆動クロックと、第２の発振回路の駆動クロックとを異ならせることができる。
【００２６】
第１発明、第２発明、第３発明、第４発明では、さらに、前記デジタル差分検出回路の後段に、入力デジタル値に定数を乗算して出力するデジタル定数乗算器、入力デジタル値を時間微分して出力するデジタル微分器、入力デジタル値を時間積分して出力するデジタル積分器のうちの１つ、またはこれらの結合回路を接続することができる。
【００２７】
第１発明、第２発明、第３発明、第４発明では、デジタル差分検出回路は、入力した信号の同士の差分演算のほか、入力した信号の一方または双方についての、所定数の加算、減算、乗算、除算、あるいは微分、積分演算、フィルタリング演算、これらを組み合わせた演算を行うことができる。
【００２８】
第１発明、第２発明、第３発明、第４発明では、３つ以上のアナログ信号のうちの１対、または１つのアナログ信号が２回以上選ばれることを許して選ばれた複数対を、前記第１のアナログ信号および前記第２のアナログ信号として、上記したデジタル演算回路を複数組み合せて構成することができる。
また、第１発明にける第１のアナログ信号の処理系を、第２発明、第３発明、第４発明における第１のアナログ信号の処理処理系に代えて用いることができ、第２発明にける第１のアナログ信号の処理系を、第１発明、第３発明、第４発明における第１のアナログ信号の処理処理系に代えて用いることができ、第３発明にける第１のアナログ信号の処理系を、第１発明、第２発明、第４発明における第１のアナログ信号の処理処理系に代えて用いることができ、第４発明にける第１のアナログ信号の処理系を、第１発明、第２発明、第３発明における第１のアナログ信号の処理処理系に代えて用いることができる。
【００２９】
以上説明したように、第１発明、第２発明、第３発明、第４発明では、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に、四則演算、微分、積分、フィルタリング処理を施した後それらの差分を高速でデジタル演算できる。
第１発明、第２発明、第３発明、第４発明では、演算増幅器（オペアンプ）とＡ／Ｄコンバータで構成される回路に代えて使用することができる。第１発明、第２発明、第３発明、第４発明のデジタル演算回路は、その構成要素の全部または一部をＩＣの一チップに内蔵することができる。
【００３０】
【発明の実施の形態】
図１（Ａ），（Ｂ）は、第１発明のデジタル演算回路の実施形態を示す機能ブロック図である。
【００３１】
図１（Ａ）において、デジタル演算回路１は、ＶＣＯ１１１（第１発明における第１の発振回路）と、ＶＣＯ１１２（第１発明における第２の発振回路）と、デジタル差分検出回路（以下、単に「差分検出回路」と言う）１２とからなる。
【００３２】
ＶＣＯ１１１は、アナログ信号Ｓ１（第１発明における第１のアナログ信号）を入力し、これをパルス信号ｐｆ１（第１発明における第１のパルス信号）に変換し、ＶＣＯ１１２はアナログ信号Ｓ２（第１発明における第２のアナログ信号）を入力しこれをパルス信号ｐｆ２（第１発明における第２のパルス信号）に変換する。
【００３３】
図１（Ａ）では、ＶＣＯ１１１、ＶＣＯ１１２および差分検出回路１２には、共通のクロックＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、ＶＣＯ１１１、ＶＣＯ１１２および差分検出回路１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ１１１はパルス信号ｐｆ１を生成し、ＶＣＯ１１２はパルス信号ｐｆ２を生成する。
【００３４】
差分検出回路１２は、本実施形態では、ＶＣＯ１１１からのパルス信号ｐｆ１と、ＶＣＯ１１２からのパルス信号ｐｆ２とを入力しこれら信号のパルス幅の差分を、検出タイミングＤＴで検出している。差分検出回路１２は、図３（Ａ），（Ｂ）、図４に示すように、パルス信号ｐｆ１の１回目のオン期間と、パルス信号ｐｆ２の１回目のオン期間との差分をクロックＣＬＣＫ２（本発明における検出クロック：ＣＬＣＫ１の逓倍クロックとしてもよい）の分解能で検出する。図１（Ａ）には示していないが、図３（Ａ），（Ｂ）に示すＳｏｕｔ１，Ｓｏｕｔ２は、差分検出回路１２の内部出力であり、パルス信号ｐｆ１，ｐｆ２の各１回目のオン期間のどちらが長いかに応じて、Ｓｏｕｔ１，Ｓｏｕｔ２の一方がハイレベル信号として出力される。
【００３５】
なお、差分検出回路１２は、各パルス信号ｐｆ１，ｐｆ２の各２回目以降の回目のオン期間の差分を検出してもよいし、各パルス信号ｐｆ１，ｐｆ２の各１回目以降の回目のオフ期間の差分を検出してもよいし、各パルス信号ｐｆ１，ｐｆ２の各１回目以降の周期の差分を検出してもよいし、パルス信号ｐｆ１，ｐｆ２の、所定回数目の立上がりまたは立下りまでの期間の差分を検出してもよい。
【００３６】
図１（Ａ）のデジタル演算回路１では、ＶＣＯ１１１，ＶＣＯ１１２，差分検出回路１２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ１１１からのクロックによりＶＣＯ１１２，差分検出回路１２を駆動するようにしてもよいし、ＶＣＯ１１２からのクロックによりＶＣＯ１１１，差分検出回路１２を駆動するようにしてもよいし、さらに差分検出回路１２が生成する所定のクロックによりＶＣＯ１１１，ＶＣＯ１１２を駆動するようにしてもよい。図２に、ＶＣＯ１１１からのクロックによりＶＣＯ１１２，差分検出回路１２を駆動するデジタル演算回路１を示す。
【００３７】
以下に、第１発明の動作を説明する。差分検出回路１２は、図４（Ａ）に示すようにパルス信号ｐｆ１とパルス信号ｐｆ２とを入力し、図４（Ｂ）に示すようにパルス信号ｐｆ１の立下りと、パルス信号ｐｆ２の立下りとの差分を、ＣＬＣＫ２（検出クロック）により検出し、出力データ「ｄｄ・・・ｄｄ」を出力する。図４（Ｂ）ではパルス信号ｐｆ１の立上りから立下りまでのＣＬＣＫ２の個数をＮａで、パルス信号ｐｆ２の立上りから立下りまでのＣＬＣＫ２の個数をＮｂで示し、ＣＬＣＫ２の周期をδｔで表してある。
【００３８】
図１（Ｂ）は、図１（Ａ）のＶＣＯ１１１に代えて、発振器（ＶＣＯと同一符号１１１で示す）を用いたデジタル演算回路１を示すブロック図である。図１（Ｂ）において、発振器１１１は、アナログ信号に相当する周波数信号（パルス信号）に変換してパルス幅比較回路１３に出力することができる。図１（Ｂ）における差分検出回路１２の出力Ｓｏｕｔは、図１（Ａ）の差分検出回路１２の出力と同様である。また、図１（Ｂ）でも、たとえば発振回路１１１からのクロックによりＶＣＯ１１２，差分検出回路１２を駆動するようにしてもよいし、ＶＣＯ１１２からのクロックにより発振回路１１１，差分検出回路１２を駆動するようにしてもよいし、さらに差分検出回路１２が生成する所定のクロックにより発振回路１１１，ＶＣＯ１１２を駆動するようにしてもよい。
【００３９】
図５は、第１の発振回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数：ただし、図５ではｈ≠１）の発振回路要素の何れかから出力し、第２の発振回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは２以上の整数）の発振回路要素の何れかから出力する実施形態を示す図である。
【００４０】
図５において、デジタル演算回路１は、ｈ個のＶＣＯ１１１（ｘ）（ｘ＝１，２，・・・，ｈ）（第１発明における第１〜第ｈの発振回路）と、ｈ′個のＶＣＯ１１２（ｘ）（ｘ＝１，２，・・・，ｈ′）（第１発明における第１〜第ｈ′の発振回路）と、差分検出回路１２とからなる。
【００４１】
ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）の動作レンジは、図７に示すように段階的に異なっている。なお、図７では、ＶＣＯ１１２（ｘ）の動作レンジのみを示す。
たとえば、ｈ＝ｈ′＝８（ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）のｘが、１，２，・・・，８）である場合において、
ＶＣＯ１１１（１），ＶＣＯ１１２（１）の動作レンジ：０〜２Ｖ
ＶＣＯ１１１（２），ＶＣＯ１１２（２）の動作レンジ：２〜４Ｖ
・・・
ＶＣＯ１１１（８），ＶＣＯ１１２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【００４２】
差分検出回路１２は、ＶＣＯ特定回路１２１１，１２１２と、差分演算回路１２２とからなり、ＶＣＯ１１１（ｘ）、ＶＣＯ１１２（ｘ）および差分検出回路１２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、ＶＣＯ１１１（ｘ）、ＶＣＯ１１２（ｘ）および差分検出回路１２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ１１１（ｘ）はパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｈ）を生成し、ＶＣＯ１１２（ｘ）はパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｈ′）を生成する。
【００４３】
ＶＣＯ特定回路１２１１は、ＶＣＯ１１１（ｘ）からのパルス信号ｐｆ１（ｘ）を入力し、アナログ信号Ｓ１の値を示すパルス信号を特定し、ＶＣＯ特定回路１２１２は、ＶＣＯ１１２（ｘ）からのパルス信号ｐｆ２（ｘ）を入力し、アナログ信号Ｓ２の値を示すパルス信号を特定する。差分演算回路１２２は、これらのパルス信号のパルス幅の差分を、ＣＬＣＫ２（検出クロック）により検出している。
【００４４】
図５では、ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）の入力信号（電圧）が動作レンジをオーバしたＶＣＯのオン周期が短かく、したがってオン周期が当該レンジオーバしたときの周期よりも長いＶＣＯのうち最小のオン周期にかかるＶＣＯからのパルス信号を特定することができる。すなわち、ＶＣＯ特定回路１２１１，１２１２は、レンジオーバした次の段のＶＣＯのパルス信号を検出することで、アナログ信号Ｓ１，アナログ信号Ｓ２の値を示すＶＣＯを特定することができる。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００４５】
図６は、図５のＶＣＯ１１１（ｘ）に代えて、アナログ信号Ｓ１に相当するパルス信号を発生する発振器１１１を用いたデジタル演算回路１を示すブロック図である。図６において、発振器１１１は、アナログ信号Ｓ１の大きさに相当する周波数信号（パルス信号）を差分検出回路１２に出力する。図６における差分検出回路１２の出力Ｓｏｕｔは、図５の差分検出回路１２の出力と同様である。発振器１１１の動作レンジの値は、ＶＣＯ１１２（ｘ）の動作レンジをカバーしている。
【００４６】
なお、図５のデジタル演算回路１では、ＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ），差分検出回路１２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路１２が生成するクロックによりＶＣＯ１１１（ｘ），ＶＣＯ１１２（ｘ）を駆動するようにしてもよい。また、図６のデジタル演算回路１では、発振器１１１，ＶＣＯ１１２（ｘ），差分検出回路１２を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路１２が生成するクロックにより発振器１１１，ＶＣＯ１１２（ｘ）を駆動するようにしてもよいし、発振器１１１からのクロックによりＶＣＯ１１２（ｘ），差分検出回路１２を駆動するようにしてもよい。
【００４７】
図８は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図８では、デジタル演算回路１は、アナログ信号Ｓ１を入力するＶＣＯ１１（１）と、アナログ信号Ｓ２を入力するＶＣＯ１１（２）と、第３のアナログ信号を入力するＶＣＯ１１（３）と、ＶＣＯ１１（１），ＶＣＯ１１（２）からのパルス信号を入力する差分検出回路１２（１）と、ＶＣＯ１１（２），ＶＣＯ１１（３）からのパルス信号を入力する差分検出回路１２（２）とからなる。差分検出回路１２（１）および差分検出回路１２（２）は、図１（Ａ）に示したデジタル演算回路１と同様の動作をすることができる。なお、図１（Ｂ）、図２、図５または図６に示したデジタル演算回路１を用いて図８に示したと同様のデジタル演算回路を構成することができる。
【００４８】
本発明では、差分検出回路１２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ１アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施し、この演算後の値の差分をとることができる。
図９は、アナログ信号Ｓ１を２で除算した値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路１２を示している。図９において、差分検出回路１２は、差分演算回路１２２と、パルス幅検出回路１２３１，１２３２と、レジスタ１２４１，１２４２と、レジスタ１２５１とからなる。上述した実施形態では、差分検出回路１２は、図４（Ａ），（Ｂ）に示したようにパルス信号ｐｆ１とｐｆ２のオン期間の差を求めているが、図９では差分検出回路１２は、パルス幅検出回路１２３１，１２３２がパルス信号ｐｆ１のパルス幅とパルス信号ｐｆ２のパルス幅とをそれぞれ検出する。パルス信号ｐｆ１を入力したパルス幅検出回路１２３１は、検出値を数値化してレジスタ１２４１に格納した後、この値（ｅｎ−１，ｅｎ−２，・・・，ｅ２，ｅ１，ｅ０：Ｄ１）を右シフトした値（Ｄ１を（１／２）倍した値）をレジスタ１２５１に格納する。一方、パルス信号ｐｆ２を入力したパルス幅検出回路１２３２は、検出値を数値化してレジスタ１２４２に格納する（この値を、Ｄ２＝ｆｎ−１，ｆｎ−２，・・・，ｆ２，ｆ１，ｆ０で示す）。差分演算回路１２２は、レジスタ１２５１の値と、レジスタ１２４２の値との差分を演算して演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【００４９】
図１０（Ａ），（Ｂ）は、第２発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図１０（Ａ）において、デジタル演算回路２は、ＶＣＯ２１１（第２発明における第１の発振回路）と、ＶＣＯ２１２（第２発明における第２の発振回路）と、差分検出回路２２と、２つのシフトレジスタ２３１，２３２とからなる。
【００５０】
ＶＣＯ２１１はアナログ信号Ｓ１（第２発明における第１のアナログ信号）を入力しパルス信号ｐｆ１（第２発明における第１のパルス信号）を生成し、ＶＣＯ２１２はアナログ信号Ｓ２（第２発明における第２のアナログ信号）を入力し、これをパルス信号ｐｆ２（第２発明における第２のパルス信号）に変換する。
【００５１】
図１０（Ａ）では、ＶＣＯ２１１，ＶＣＯ２１２および差分検出回路２２には、共通のＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、ＶＣＯ２１１，ＶＣＯ２１２および差分検出回路２２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ２１１はパルス信号ｐｆ１を生成し、ＶＣＯ２１２はパルス信号ｐｆ２を生成する。
【００５２】
シフトレジスタ２３１，２３２は、ＶＣＯ２１１からのパルス信号ｐｆ１と、ＶＣＯ２１２からのパルス信号ｐｆ２とを入力し、順次ビットの値を増やす。
【００５３】
差分検出回路２２は、シフトレジスタ２３１とシフトレジスタ２３２の値の差分を、所定の検出タイミングＤＴで検出し、これを数値データ「ｄｄ・・・ｄｄ」に変換し、アナログ信号Ｓ１とアナログ信号Ｓ２との差分として出力する。
【００５４】
なお、図１０（Ａ）のデジタル演算回路２では、ＶＣＯ２１１，ＶＣＯ２１２，差分検出回路２２、シフトレジスタ２３１，２３２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ２１１からのクロックによりＶＣＯ２１２，差分検出回路２２を駆動するようにしてもよいし、ＶＣＯ２１２からのクロックによりＶＣＯ２１１，差分検出回路２２を駆動するようにしてもよいし、さらに差分検出回路２２が生成する所定のクロックによりＶＣＯ２１１，２１２を駆動するようにしてもよいし、またさらにシフトレジスタ２３１，２３２の双方または一方があふれたときのタイミングにより、ＶＣＯ２１１，ＶＣＯ２１２、差分検出回路２２、シフトレジスタ２３１，２３２を駆動するようにしてもよい。
【００５５】
図１１に、差分検出回路２２からのクロックによりＶＣＯ２１１，２１２、シフトレジスタ２３１，２３２、差分検出回路２２を駆動するデジタル演算回路２を示す。Ｋ１，Ｋ２は、シフトレジスタ２３１，２３２の最終ビットの出力であり、何れかのシフトレジスタがあふれたときは、ＯＲゲート１０１，１０２を介してパルス発生器１０３がＣＬＣＫ１を生成してＶＣＯ２１１，２１２、シフトレジスタ２３１，２３２、差分検出回路２２をリセットする。また、図１１において、差分検出回路３２の出力Ｓｏｕｔ（「「ｄｄ・・・ｄｄ」」は、シフトレジスタ２３１，２３２の差分値である。
【００５６】
図１２（Ａ），（Ｂ），（Ｃ）を参照して、図１０（Ａ）のデジタル演算回路２の動作を説明する。
図１２（Ａ）では第１のシフトレジスタ２３１のビットをａ０〜ａＮ−１で示し、第２のシフトレジスタ２３２のビットをｂ０〜ｂＮ−１で示してある。図１２（Ｂ）では、ａ０〜ａＮ−１＝１、ｂ０〜ｂｆ＝１，ｂｆ＋１〜ｂＮ−１＝０の場合を示している。図１２（Ａ）において、差分検出回路２２は、第１のシフトレジスタ２３１のビット「１」の個数と、第２のシフトレジスタ２３２のビット「１」の個数との差分を演算し、図１２（Ｃ）に示すような演算結果を数値データデータ（ｄｄ・・・ｄ）として出力する。
【００５７】
図１３は、第１の発振回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ（ｉは１以上の整数：ただし、図１３ではｉ≠１）の発振回路要素の何れかから出力し、第２の発振回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する実施形態を示す図である。
【００５８】
図１３において、デジタル演算回路２は、ｉ個のＶＣＯ２１１（ｘ）（ｘ＝１，２，・・・，ｉ）（第２発明における第１〜第ｉの発振回路）と、ｉ′個のＶＣＯ２１２（ｘ）（ｘ＝１，２，・・・，ｉ′）（第２発明における第１〜第ｉ′の発振回路）と、差分検出回路２２と、ｉ個のシフトレジスタ２３１（ｘ）（ｘ＝１，２，・・・，ｉ）（第２発明における第１〜第ｉのシフトレジスタ）と、ｉ′個のシフトレジスタ２３２（ｘ）（ｘ＝１，２，・・・，ｉ′）（第２発明における第１〜第ｉ′のシフトレジスタ）とからなる。
【００５９】
ＶＣＯ２１１（ｘ），ＶＣＯ２１２（ｘ）の動作レンジは、図７において、図５のＶＣＯ１１２（ｘ）について示したように段階的に異なっている。シフトレジスタ２３１（ｘ）はＶＣＯ２１１（ｘ）からのパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｉ）を入力してビット「１」を順次増やし、シフトレジスタ２３２（ｘ）はＶＣＯ２１２（ｘ）からのパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｉ′）を入力してビット「１」を順次増やす。そして、シフトレジスタ２３１（ｘ），２３２（ｘ）の値は差分検出回路２２に出力される。
【００６０】
図１３において、差分検出回路２２は、シフトレジスタ特定回路２２１１，２２１２と、差分演算回路２２２とからなり、ＶＣＯ２１１（ｘ）、ＶＣＯ２１２（ｘ）および差分検出回路２２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、ＶＣＯ２１１（ｘ）、ＶＣＯ２１２（ｘ）および差分検出回路２２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ２１１（ｘ）はパルス信号ｐｆ１（ｘ）（ｘ＝１，２，・・・，ｉ）を生成し、ＶＣＯ２１２（ｘ）はパルス信号ｐｆ２（ｘ）（ｘ＝１，２，・・・，ｉ′）を生成する。
【００６１】
シフトレジスタ特定回路２２１１は、シフトレジスタ２３１（ｘ）からの信号を入力し、アナログ信号Ｓ１の値を示すシフトレジスタを特定し、シフトレジスタ特定回路２２１２は、シフトレジスタ３２２（ｘ）からの信号を入力し、アナログ信号Ｓ２の値を示すシフトレジスタを特定する。
図１３では、たとえば連続する、最終ビット（あるいはそれより前の連続する複数ビット）が１のシフトレジスタを所定期間内に検出し、それらの検出したシフトレジスタの１段上のシフトレジスタを、対象とするシフトレジスタとして特定することができる。また、たとえば、連続する、最先ビット（あるいは所定ビット目以降の連続する複数ビット）が０のシフトレジスタを所定期間内に検出し、それらの検出したシフトレジスタのうち最下段のシフトレジスタ（または、前記所定の検出期間の設定によっては、それより１段下のシフトレジスタ）を、対象とするシフトレジスタとして特定することができる。もちろん、これらの検出手法を併用することもできる。
また、誤差を考慮して、複数回（たとえば２回）上記の検出を行い、アナログ信号Ｓ１，Ｓ２の値を示すシフトレジスタの値が同一のときに、当該シフトレジスタを、特定すべきシフトレジスタとして確定することができる。この場合、２回目の検出においては、１回目の検出において特定されるべきシフトレジスタとして、変化の傾向を考慮して、候補にあげられたシフトレジスタの前後段のシフトレジスタのみの検出を行えばよく、これにより電力消費量が低減される。
この特定されたシフトレジスタの値に、当該シフトレジスタが何番目の段かに応じた値が加算される。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００６２】
図１４は、図１３のＶＣＯ２１１（ｘ）に代えて、アナログ信号Ｓ１に相当するパルス信号を発生する発振器２１１を用いたデジタル演算回路２を示すブロック図である。図１４において、発振器２１１は、アナログ信号Ｓ１の大きさに相当する周波数信号（パルス信号）をシフトレジスタ２３１に出力し、シフトレジスタ２３１の値は差分検出回路２２に出力される。なお、発振器２１１の動作レンジの値は、ＶＣＯ２１２（ｘ）の動作レンジをカバーしている。
【００６３】
なお、図１３のデジタル演算回路２では、ＶＣＯ２１１（ｘ），ＶＣＯ２１２（ｘ），差分検出回路２２、シフトレジスタ２３１（ｘ），シフトレジスタ２３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路２２が生成するクロックによりＶＣＯ２１１（ｘ），ＶＣＯ２１２（ｘ）、シフトレジスタ２３１（ｘ），シフトレジスタ２３２（ｘ）を駆動するようにしてもよい。
また、図１４のデジタル演算回路２では、発振器２１１，ＶＣＯ２１２（ｘ），差分検出回路２２、シフトレジスタ２３１，シフトレジスタ２３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路２２が生成するクロックにより発振器２１１，ＶＣＯ２１２（ｘ）、シフトレジスタ２３１，シフトレジスタ２３２（ｘ）を駆動するようにしてもよいし、発振器２１１からのクロックによりＶＣＯ２１２（ｘ），差分検出回路２２、シフトレジスタ２３１，シフトレジスタ２３２（ｘ）を駆動するようにしてもよい。
【００６４】
図１５は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１０（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図１５では、デジタル演算回路２は、アナログ信号Ｓ１を入力するＶＣＯ２１（１）と、アナログ信号Ｓ２を入力するＶＣＯ２１（２）と、第３のアナログ信号を入力するＶＣＯ２１（３）と、これらＶＣＯに接続されたシフトレジスタ２３１（１），２３１（２），２３１（３）と、シフトレジスタ２３１（１），２３１（２）からの信号を入力する差分検出回路２２（１）と、シフトレジスタ２３１（２），２３１（３）からの信号を入力する差分検出回路２２（２）とからなる。差分検出回路２２（１）および差分検出回路２２（２）は、図１３（Ａ）に示したデジタル演算回路２と同様の動作をすることができる。なお、図１０（Ｂ）、図１１、図１３および図１４に示したデジタル演算回路２を用いて図１５に示したと同様のデジタル演算回路を構成することができる。
【００６５】
本発明では、差分検出回路２２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施して、この演算後の値の差分をとることができる。
図１６（Ａ）は、アナログ信号Ｓ１に所定バイアスを加えた信号値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路２２を示している。図１６（Ａ）において、差分検出回路２２は、差分演算回路２２２と、レジスタ２２３１とからなる。図１６（Ａ）では差分検出回路２２は、シフトレジスタ２１１（第２発明の第１のシフトレジスタ）の値Ｄ１に１ビット分加算したレジスタ２２３１のビット列（１，ａ０，ａ１，・・・，ａＮ−２）の「１」の個数Ｄ１＋１と、シフトレジスタ２１１のビット列（ｂ０，ｂ１，・・・，ｂＮ−２，ｂＮ−１）の「１」の個数Ｄ２との差分を演算して演算結果（（Ｄ１−１）−Ｄ２）をＳｏｕｔとして出力する。
【００６６】
図１６（Ｂ）は、アナログ信号Ｓ１に所定値を乗算した信号値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路２２を示している。図１６（Ｂ）において、差分検出回路２２は、差分演算回路２２２と、シフトレジスタ２１１（第２発明の第１のシフトレジスタ）からの値を数値化して格納するレジスタ２２４１と、シフトレジスタ２１２（第２発明の第２のシフトレジスタ）からの値を数値化して格納するレジスタ２２４２と、レジスタ２２４１からの数値を除算して格納するレジスタ２２５１とからなる。図１６（Ｂ）では差分検出回路２２は、レジスタ２２４１の値（ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０：Ｄ１）を２で除算し、除算結果（０，ｅｎ−１，・・・，ｅ２，ｅ１：（１／２）×Ｄ１）をレジスタ２２５１に格納する一方、このレジスタ２２５１の値とレジスタ２２４２の値（ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０：Ｄ２）との差分を演算し、演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【００６７】
図１７（Ａ），（Ｂ）は、第３発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図１７（Ａ）において、デジタル演算回路３は、ＶＣＯ３１１（第３発明における第１の発振回路）と、ＶＣＯ３１２（第３発明における第２の発振回路）と、差分検出回路３２と、２つのカウンタ３３１，３３２とからなる。
【００６８】
ＶＣＯ３１１はアナログ信号Ｓ１（第３発明における第１のアナログ信号）を入力しパルス信号ｐｆ１（第３発明における第１のパルス信号）を生成し、ＶＣＯ３１２はアナログ信号Ｓ２（第３発明における第２のアナログ信号）を入力し、これをパルス信号ｐｆ２（第３発明における第２のパルス信号）に変換する。
【００６９】
図１７（Ａ）では、ＶＣＯ３１１，ＶＣＯ３１２および差分検出回路３２には、共通のＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、ＶＣＯ３１１，ＶＣＯ３１２および差分検出回路３２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、ＶＣＯ３１１はパルス信号ｐｆ１を生成し、ＶＣＯ３１２はパルス信号ｐｆ２を生成する。
【００７０】
カウンタ３３１，３３２は、ＶＣＯ３１１からのパルス信号ｐｆ１と、ＶＣＯ３１２からのパルス信号ｐｆ２とを入力し、それぞれパルス個数を計数している。
差分検出回路３２は、所定の検出タイミングＤＴでカウンタ３３１とカウンタ３３１の値の差を検出タイミングＤＴで検出し、これをアナログ信号Ｓ１とアナログ信号Ｓ２との差分として出力する。
【００７１】
なお、図１７（Ａ）のデジタル演算回路３では、ＶＣＯ３１１，ＶＣＯ３１２，差分検出回路３２、カウンタ３３１，３３２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ３１１からのクロックによりＶＣＯ３１２，差分検出回路３２を駆動するようにしてもよいし、ＶＣＯ３１２からのクロックによりＶＣＯ３１１，差分検出回路３２を駆動するようにしてもよいし、さらに差分検出回路３２が生成する所定のクロックによりＶＣＯ３１１，ＶＣＯ３１２を駆動するようにしてもよいし、またさらにカウンタ３１１，３１２の双方または一方があふれたときのタイミングにより、ＶＣＯ３１１，３１２、差分検出回路２２、カウンタ３３１，３３２を駆動するようにしてもよい。図１８に、差分検出回路３２からのクロックによりＶＣＯ３１１，３１２、カウンタ３１１，３１２、差分検出回路３２を駆動するデジタル演算回路３を示す。Ｋ３は、検出タイミングＤＴでカウンタ３３１とカウンタ３３１の値の差分を検出し、この差分の検出により生成される信号Ｋ３に基づきパルス発生器１０３がＣＬＣＫ１を生成し、ＶＣＯ３１１，３１２、カウンタ３１１，３１２、差分検出回路２２をリセットする。また、図１８において、差分検出回路３２の出力Ｓｏｕｔ（「ｄｄ・・・ｄｄ」）は、カウンタ３１１，３１２の差分値である。
【００７２】
図１９は、第１の発振回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ（ｊは１以上の整数：ただし、図１９ではｉ≠１）の発振回路要素の何れかから出力し、第２の発振回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する実施形態を示す図である。
【００７３】
図１９において、デジタル演算回路３は、図１３のデジタル演算回路２において、ｊ個のＶＣＯ２１１（ｘ）に代えてｊ個のＶＣＯ３１１（ｘ）（第３発明における第１〜第ｊの発振回路）を用い、図１３のデジタル演算回路２において、ｊ′個のＶＣＯ２１２（ｘ）に代えてｊ′個のＶＣＯ３１２（ｘ）を用い（第３発明における第１〜第ｊ′の発振回路）と、図１３の差分検出回路２２に代えて差分検出回路３２を用い、図１３のｊ個のシフトレジスタ２３１（ｘ）に代えてｊ個のカウンタ３３１（ｘ）（ｘ＝１，２，・・・，ｊ）（第３発明における第１〜第ｊのカウンタ）を用い、図１３のｊ′個のシフトレジスタ２３２（ｘ）に代えてｊ′個のカウンタ３３２（ｘ）（ｘ＝１，２，・・・，ｊ′）（第３発明における第１〜第ｊ′のカウンタ）を用いている。
【００７４】
図１９において、差分検出回路３２はカウンタ特定回路３２１１，３２１２と、差分演算回路３２２とからなる。差分検出回路３２は、カウンタ３３１（ｘ）からの信号を入力し、アナログ信号Ｓ１の値を示すカウンタを特定し、カウンタ特定回路３２１２は、カウンタ３２２（ｘ）からの信号を入力し、アナログ信号Ｓ２の値を示すカウンタを特定する。
【００７５】
図１９では、たとえば連続する、最上位桁（あるいはそれより下位の連続する複数桁）が１のカウンタを所定期間内に検出し、それらの検出したカウンタの１段上のカウンタを、対象とするカウンタとして特定することができる。また、たとえば、連続する、最下位桁（あるいは所定桁より上位の連続する複数桁）が０のカウンタを所定期間内に検出し、それらの検出したカウンタのうち最下段のカウンタ（または、前記所定の検出期間の設定によっては、それより１段下のカウンタ）を、対象とするカウンタとして特定することができる。もちろん、これらの検出手法を併用することもできる。
また、誤差を考慮して、複数回（たとえば２回）上記の検出を行い、アナログ信号Ｓ１，Ｓ２の値を示すカウンタの値が同一のときに、当該カウンタを、特定すべきカウンタとして確定することができる。この場合、２回目の検出においては、１回目の検出において特定されるべきカウンタとして、変化の傾向を考慮してたとえば候補にあげられたカウンタの前後段のカウンタのみの検出を行えばよく、これにより電力消費量が低減される。
この特定されたカウンタの値に、当該カウンタが何番目の段かに応じた値が加算される。
【００７６】
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００７７】
図２０は、図１９のＶＣＯ３１１（ｘ）に代えて、アナログ信号Ｓ１に相当するパルス信号を発生する発振器３１１を用いたデジタル演算回路３を示すブロック図である。図２０において、発振器３１１は、アナログ信号Ｓ１の大きさに相当する周波数信号（パルス信号）をカウンタ３３１に出力し、カウンタ３３１の値は差分検出回路３２に出力される。なお、発振器３１１の動作レンジの値は、ＶＣＯ３１２（ｘ）の動作レンジをカバーしている。
【００７８】
なお、図１９のデジタル演算回路３では、ＶＣＯ３１１（ｘ），ＶＣＯ３１２（ｘ），差分検出回路３２、カウンタ３３１（ｘ），カウンタ３３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路３２が生成するクロックによりＶＣＯ３１１（ｘ），ＶＣＯ３１２（ｘ）、カウンタ３３１（ｘ），カウンタ３３２（ｘ）を駆動するようにしてもよい。
【００７９】
また、図２０のデジタル演算回路３では、発振器３１１，ＶＣＯ３１２（ｘ），差分検出回路３２、カウンタ３３１，カウンタ３３２（ｘ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば差分検出回路３２が生成するクロックにより発振器３１１，ＶＣＯ３１２（ｘ）、カウンタ３３１，カウンタ３３２（ｘ）を駆動するようにしてもよいし、発振器３１１からのクロックによりＶＣＯ３１２（ｘ），差分検出回路３２、カウンタ３３１，カウンタ３３２（ｘ）を駆動するようにしてもよい。
【００８０】
図２１は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１７（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図２１では、デジタル演算回路２は、アナログ信号Ｓ１を入力するＶＣＯ２１（１）と、アナログ信号Ｓ２を入力するＶＣＯ２１（２）と、第３のアナログ信号を入力するＶＣＯ２１（３）と、これらＶＣＯに接続されたカウンタ３３１（１），３３１（２），３３１（３）と、カウンタ３３１（１），３３１（２）からの信号を入力する差分検出回路３２（１）と、カウンタ３３１（２），３３１（３）からの信号を入力する差分検出回路３２（２）とからなる。差分検出回路３２（１）および差分検出回路３２（２）は、図１７（Ａ）に示したデジタル演算回路３と同様の動作をすることができる。なお、図１７（Ｂ）、図１８、図１９および図２０に示したデジタル演算回路３を用いて図２０に示したと同様のデジタル演算回路を構成することができる。
【００８１】
本発明では、差分検出回路３２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施して、この演算後の値の差分をとることができる。
図２２は、アナログ信号Ｓ１に所定値を乗算した信号値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路３２を示している。図２２において、差分検出回路３２は、差分演算回路３２２と、カウンタ３１１（第３発明の第１のカウンタ）からの値を数値化して格納するレジスタ３２３１とからなる。図２２では差分検出回路３２は、カウンタ３３１の値（ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０：Ｄ１）を２で除算し、除算結果（０，ｅｎ−１，・・・，ｅ２，ｅ１＝（１／２）×Ｄ１）をレジスタ３２３１に格納する一方、このレジスタ３２３１の値とカウンタ３３２の値（ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０：Ｄ２）との差分を演算し、演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【００８２】
図２３（Ａ），（Ｂ）は、第４発明のデジタル演算回路の実施形態を示す機能ブロック図である。
図２３（Ａ），（Ｂ）において、デジタル演算回路４は、積分回路４１１（第４発明における第１の波形生成回路）と、積分回路４１２（第４発明における第２の波形生成回路）と、デジタル差分検出回路（以下、単に「差分検出回路」と言う）４２とからなる。
【００８３】
積分回路４１１はアナログ信号Ｓ１（第４発明における第１のアナログ信号）を入力し、これを積分して出力し、積分回路４１２はアナログ信号Ｓ２（第４発明における第２のアナログ信号）を入力しこれを積分して出力する。
【００８４】
図２３（Ａ），（Ｂ）では、積分回路４１１，積分回路４１２および差分検出回路４２には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上りで、積分回路４１１，積分回路４１２および差分検出回路２２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、積分回路４１１は積分信号ＯＵＴ１を生成し、積分回路４１２は積分信号ＯＵＴ２を生成する。
【００８５】
差分検出回路４２は、本実施形態では、積分回路４１１からの積分信号ＯＵＴ１と、積分回路４１２からの積分信号ＯＵＴ２とを入力しこれらの信号が所定値（図２４（Ａ），（Ｂ）のＳｓ参照）に達するまでの時間の差分をＣＬＣＫ２の精度で検出している。
【００８６】
差分検出回路４２は、積分回路４１１からの積分信号ＯＵＴ１と、積分回路４１２からの積分信号ＯＵＴ２とを入力し、積分回路４１１からの積分信号ＯＵＴ１が所定値Ｓｓに達するまでの時間と積分回路４１２からの積分信号ＯＵＴ２のが所定値Ｓｓに達するまでの時間との差分を、図２４（Ａ），（Ｂ）に示すように、デジタル検出してデジタル出力（出力データ：ｄｄ・・・ｄｄ）を出力する。Ｓｏｕｔ１，Ｓｏｕｔ２は、内部出力であり、図２３（Ａ），（Ｂ）には示していない。
【００８７】
なお、図２３（Ａ）のデジタル演算回路４では、積分回路４１１，４１２，差分検出回路４２を共通の外部ＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば積分回路４１１からのクロックにより積分回路４１２，差分検出回路４２を駆動するようにしてもよいし、積分回路４１２からのクロックにより積分回路４１１，差分検出回路４２を駆動するようにしてもよいし、さらに差分検出回路４２が生成する所定のクロックにより積分回路４１１，４１２を駆動するようにしてもよい。
【００８８】
以下に、第４発明の動作を説明する。差分検出回路４２は、図２４（Ａ）に示すように積分信号ＯＵＴ１と積分信号ＯＵＴ２とを入力し、図２４（Ｂ）に示すようにＯＵＴ１が所定値に達するまでの時間と、ＯＵＴ２が所定値に達するまでの時間との差分を、ＣＬＣＫ２（検出クロック）により計算し、出力データ「ｄｄ・・・ｄｄ」を出力している。
【００８９】
すなわち、検出回路４２は、ＯＵＴ１がＯＵＴ２（二点鎖線で示す）よりも所定値Ｓｓに早く達したときは、出力端子Ｓｏｕｔ１から「１」を出力し（出力端子Ｓｏｕｔ２を「０」に維持する）、遅く達したときは出力端子Ｓｏｕｔ２から「１」を出力する（出力端子Ｓｏｕｔ１を「０」に維持する）。なお、ＯＵＴ１とＯＵＴ２とが同時に所定値Ｓｓに達したときは、出力端子Ｓｏｕｔ１，Ｓｏｕｔ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００９０】
なお、図２３（Ｂ）は、図２３（Ａ）の積分回路４１１に代えて、第１のアナログ信号に相当する信号を生成する波形生成回路を用いたデジタル演算回路４を示すブロック図である。図２３（Ｂ）において、波形生成回路４１１は、所定勾配の波形を出力することができる。図２３（Ｂ）における差分検出回路４２の出力Ｓｏｕｔは、図２３（Ａ）の差分検出回路４２の出力と同様である。また、図２３（Ｂ）でも、たとえば積分回路４１１からのクロックにより積分回路４１２，差分検出回路４２を駆動するようにしてもよいし、積分回路４１２からのクロックにより積分回路４１１，差分検出回路４２を駆動するようにしてもよいし、さらに差分検出回路４２が生成する所定のクロックにより積分回路４１１，４１２を駆動するようにしてもよい。
【００９１】
図２５は、第１の積分回路が、アナログ信号Ｓ１を入力し、当該アナログ信号の値に対応する積分信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数：ただし、図２５ではｈ≠１）の積分回路要素の何れかから出力し、第２の積分回路が、アナログ信号Ｓ２を入力し、当該アナログ信号の値に対応する積分信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の積分回路要素の何れかから出力する実施形態を示す図である。
【００９２】
図２５において、デジタル演算回路４は、ｈ個の積分回路要素４１１（ｘ）（ｘ＝１，２，・・・，ｈ）（第４発明における第１〜第ｋの発振回路）と、ｋ′個の積分回路要素４１２（ｘ）（ｘ＝１，２，・・・，ｋ′）（第４発明における第１〜第ｋ′の発振回路）と、差分検出回路４２とからなる。
【００９３】
積分回路要素４１１（ｘ），積分回路要素４１２（ｘ）の動作レンジは、図２７（Ａ）に示すように段階的に異なっている。なお、図２７（Ａ）では、積分回路要素４１２（ｘ）の動作レンジのみを示す。
たとえば、ｋ＝ｋ′＝８（積分回路要素４１１（ｘ），積分回路要素４１２（ｘ）のｘが、１，２，・・・，８）である場合において、
積分回路要素４１１（１），積分回路要素４１２（１）の動作レンジ：０〜２Ｖ
積分回路要素４１１（２），積分回路要素４１２（２）の動作レンジ：２〜４Ｖ
・・・
積分回路要素４１１（８），積分回路要素４１２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【００９４】
差分検出回路４２は、積分回路要素特定回路４２１１，４２１２と、差分演算回路４２２とからなり、積分回路要素４１１（ｘ）、積分回路要素４１２（ｘ）および差分検出回路４２には共通のＣＬＣＫ１が入力されており、ＣＬＣＫ１の立上りで、積分回路要素４１１（ｘ）、積分回路要素４１２（ｘ）および差分検出回路４２はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、積分回路要素４１１（ｘ）は積分信号ＯＵＴ１（ｘ）（ｘ＝１，２，・・・，ｋ）を生成し、積分回路要素４１２（ｘ）は積分信号ＯＵＴ２（ｘ）（ｘ＝１，２，・・・，ｋ′）を生成する。
【００９５】
積分回路要素特定回路４２１１は、積分回路要素４１１（ｘ）からの積分信号ＯＵＴ１（ｘ）を入力し、アナログ信号Ｓ１の値を示す積分信号を特定し、積分回路要素特定回路４２１２は、積分回路要素４１２（ｘ）からの積分信号ＯＵＴ２（ｘ）を入力し、アナログ信号Ｓ２の値を示す積分信号を特定する。差分演算回路４２２は、これらの積分信号のパルス幅の差分を、ＣＬＣＫ２（検出クロック）により検出している。
以上のように、動作範囲が狭い積分回路要素を使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００９６】
図２７（Ｂ）に、積分回路要素４２（ｋ）の例を示す。ここでは積分回路要素４１２（１）について説明する。積分回路要素４１２（１）は、充電制限回路５１とＲＣ回路５１とからなり、充電制限回路５１は、アナログ信号Ｓ２が、
Ｅ２（１）≦Ｓ２＜Ｅ２（２）
のときに積分回路要素４１２（１）に電流が流れ込む。なお、図２１（Ｂ）ではリセット時にコンデンサＣの充電電荷を放電させるためのスイッチ（Ｔｒ）が設けられている。
以上のように、動作範囲が狭いＶＣＯを使用して、動作範囲が広い２つのアナログ信号の差分を検出することができる。
【００９７】
図２６は、図２５の積分回路４１１に代えて、アナログ信号Ｓ１に相当する信号を発生する波形生成回路４１１を用いたデジタル演算回路４を示すブロック図である。図２６において、波形生成回路４１１は、アナログ信号Ｓ１の大きさに相当する勾配を持つ信号を差分検出回路４２の差分演算回路４２１に出力する。図２６における差分演算回路４２１の出力Ｓｏｕｔは、図２５の差分演算回路４２１の出力と同様である。波形生成回路４１１の動作レンジの値は、積分回路要素４１２（ｘ）の動作レンジをカバーしている。
【００９８】
図２８は３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図２３（Ａ）に示したデジタル演算回路を複数組み合せて構成した実施形態を示す図である。図２８では、デジタル演算回路４は、アナログ信号Ｓ１を入力する積分回路４１（１）と、アナログ信号Ｓ２を入力する積分回路４１（２）と、第３のアナログ信号を入力する積分回路４１（３）と、積分回路４１（１），積分回路４１（２）からの信号ＯＵＴ（１），ＯＵＴ（２）を入力する差分検出回路４２（１）と、積分回路４１（２），積分回路４１（３）からの信号ＯＵＴ（２），ＯＵＴ（３）を入力する差分検出回路４２（２）とからなる。
差分検出回路４２（１）および差分検出回路４２（２）は、図２３（Ａ）に示したデジタル演算回路４と同様の動作をすることができる。なお、図２３（Ｂ）、図２５または図２６に示したデジタル演算回路４を用いて図２８に示したと同様のデジタル演算回路を構成することができる。
本発明では、差分検出回路４２は、アナログ信号Ｓ１に相当するデジタル信号、アナログ信号Ｓ２に相当するデジタル信号に、適宜四則演算を施し、この演算後の値の差分をとることができる。
【００９９】
図２９は、アナログ信号Ｓ１を２で除算した値に相当するデジタル値と、アナログ信号Ｓ２の値に相当するデジタル値との差分を出力する差分検出回路４２を示している。図２９において、差分検出回路４２は、差分演算回路４２２と、しきい値検出回路４２３１，４２３２と、レジスタ４２４１，４２４２と、レジスタ４２５１とからなる。上述した実施形態では、差分検出回路４２は、図２４（Ａ），（Ｂ）に示したようにＯＵＴ１が所定値Ｓｓ（しきい値）に達するまでの時間と、ＯＵＴ２が所定値Ｓｓ（しきい値）に達するまでの時間の差を求めているが、図２９では差分検出回路４２は、しきい値検出回路４２３１，４２３２がＯＵＴ１，ＯＵＴ２が所定値Ｓｓ（しきい値）に達するまでの時間をそれぞれ検出する。ＯＵＴ１を入力したしきい値検出回路４２３１は、検出値を数値化してレジスタ４２４１に格納した後、この値（ｅｎ−１，ｅｎ−２，・・・，ｅ２，ｅ１，ｅ０：Ｄ１）を右シフトした値（Ｄ１を（１／２）倍した値）をレジスタ４２５１に格納する。一方、ＯＵＴ２を入力したパルス幅検出回路４２３２は、検出値を数値化してレジスタ４２４２に格納する（この値を、Ｄ２＝ｆｎ−１，ｆｎ−２，・・・，ｆ２，ｆ１，ｆ０で示す）。差分演算回路４２２は、レジスタ４２５１の値と、レジスタ４２４２の値との差分を演算して演算結果（（１／２）×Ｄ１−Ｄ２）をＳｏｕｔとして出力する。
【０１００】
本発明では、アナログ信号Ｓ１の処理系と、アナログ信号Ｓ２の処理系とを別々のクロックにより駆動することができる。
図３０（Ａ）では、図１０（Ａ）に示したデジタル演算回路２において、第１の発振回路（ＶＣＯ２１１）とシフトレジスタ２３１とをクロックＣＬＣＫ１１により駆動し、第２の発振回路（ＶＣＯ２１２）とシフトレジスタ２３２とをクロックＣＬＣＫ１２により駆動している。なお、通常、周期が大きい側のクロックと、周期が小さい側のクロックとは同期している。
たとえば、アナログ信号Ｓ１のレンジがアナログ信号Ｓ２のレンジよりも大きい場合に、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、レンジの調整を行なうことができる。たとえば、図３１（Ａ），（Ｂ）では、ＣＬＣＫ１１：ＣＬＣＫ１２＝１：２とすることで、アナログ信号Ｓ２のレンジをアナログ信号Ｓ１のレンジの倍となるように対処できる。たとえば、差分検出回路２２は、図３１（Ａ），（Ｂ）に示すようなＣＬＣＫ１１の前半周期と、ＣＬＣＫ１２の１周期とを対応させてアナログ信号Ｓ１とアナログ信号Ｓ２との差分を演算することができる。なお、図１０（Ｂ）、図１１、図１３、図１４および図１５に示したデジタル演算回路２を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０１】
図３０（Ｂ）では、図１７（Ａ）に示したデジタル演算回路３において、第１の発振回路（ＶＣＯ３１１）とカウンタ３３１とをクロックＣＬＣＫ１１により駆動し、第２の発振回路（ＶＣＯ３１２）とカウンタ３３２とをクロックＣＬＣＫ１２により駆動している。図３０（Ｂ）でも、たとえば、アナログ信号Ｓ１のレンジがアナログ信号Ｓ２のレンジよりも大きい場合に、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、レンジの調整を行なうことができる。なお、図１７（Ｂ）、図１８、図１９、図２０および図２１に示したデジタル演算回路３を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０２】
本発明のデジタル演算回路では、アナログ信号Ｓ１の処理系と、アナログ信号Ｓ２の処理系とを別々のクロックにより駆動することで、アナログ信号Ｓ２の値を、所定形状の波形と比較することができる。
たとえば、図３０（Ａ），（Ｂ）において、アナログ信号Ｓ２の処理系のクロックＣＬＣＫ１２を、アナログ信号Ｓ１の処理系のクロックＣＬＣＫ１１よりも大きくして、アナログ信号Ｓ１とＳ２とを比較することで、アナログ信号Ｓ１の積分波形に相当する波形とアナログ信号Ｓ２の波形とを比較することができる。
【０１０３】
図３０（Ａ）の差分検出回路２２は、シフトレジスタ２３１の積算値とシフトレジスタ２３２の積算値とを比較することで、図３２（Ａ），（Ｂ）に示すように、アナログ信号Ｓ１の積分に相当する波形と、アナログ信号Ｓ２とを比較することができる。なお、図１０（Ｂ）、図１１、図１３、図１４および図１５に示したデジタル演算回路２を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０４】
図３０（Ｂ）でも、ＣＬＣＫ１２をＣＬＣＫ１１よりも大きくすることで、差分検出回路３２は、カウンタ２３１の値とカウンタ２３２の値とを比較することでアナログ信号Ｓ１の積分に相当する波形と、アナログ信号Ｓ２とを比較することができる。なお、図１７（Ｂ）、図１８、図１９、図２０および図２１に示したデジタル演算回路３を用いて上記と同様のデジタル演算回路を構成することができる。
【０１０５】
本発明では、図３２（Ａ）に示した波形に代えて、図３３（Ａ）に示す立下り波形を持つ鋸歯波形、図３３（Ｂ）に示す三角波形，図３３（Ｃ）に示す、立上がりが緩やかで、立下りが急峻な傾斜を有する波形等、適宜の波形を生成することができる。このような波形は、図３０（Ａ），（Ｂ）においてアナログ信号Ｓ１の値を周期的に変更することにより生成することもできるし、たとえば図３３（Ａ）に示す波形や、図３３（Ｂ）の波形のうち傾斜が負の部分は、シフトレジスタの各ビットを全て１に設定しておき、これらに０を順次セットしていくことで生成することができる。
【０１０６】
図３０（Ａ），（Ｂ）のＶＣＯ２１１やＶＣＯ３１１をに代えて、プログラマブル発振器を用いることもできる。この場合、プログラマブル発振器に波形データを設定することにより、積分結果が所望波形となるような波形を発生させることで、図３３（Ａ），（Ｂ），（Ｃ）に例示したような波形を生成できる。図３０（Ａ）のシフトレジスタ２３１や，図３０（Ｂ）のカウンタ３３１に直接波形データを入力することで所望の波形を生成することができる。
【０１０７】
本発明のデジタル演算回路では、アナログ信号Ｓ１の処理系と、アナログ信号Ｓ２の処理系とを別々のクロックにより駆動し、周波数が高い側のアナログ信号のデジタル検出値の平均をとる。
図３４では、デジタル検出回路２は、差分演算回路２２１と、シフトレジスタ２３１側からの数値を入力する複数のレジスタ２２５（１），２２５（２），・・・，２２５（ｍ−１），２２５（ｍ）と、平均回路２２６とを含む。
【０１０８】
ＣＬＣＫ１１の周波数を、ＣＬＣＫ１２の周波数よりも高く設定しておき、シフトレジスタ２３１の値（１の個数）を順次、差分検出回路２２に内蔵したレジスタ２２５（１），２２５（２），・・・，２２５（ｍ）に格納し、平均回路２２６により各レジスタの値の平均をとることで、ハイパスフィルタ機能を奏することができる。
【０１０９】
図３４では、シフトレジスタ２１１の値（１の個数）を、ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０で示し、ＣＬＣＫ１１による検出データを、丸括弧付きの添え字（（１）〜（ｍ））を付して示してある。また、平均値をΣｅ（ｋ）で示してある。ｅ（ｋ）（ｋ＝１，２，・・・，ｍ）は、レジスタ２２５（１），２２５（２），・・・，２２５（ｍ）の値である。
【０１１０】
差分演算回路２２１は、平均回路２２６の演算結果と、シフトレジスタ２１２からの数値（ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０）との差分をとることでハイパスフィルタを構成できる。
【０１１１】
図３５では、デジタル検出回路２は、差分演算回路２２１と、シフトレジスタ２３２側からの数値を入力する複数のレジスタ２２５（１），２２５（２），・・・，２２５（ｍ−１），２２５（ｍ）と、平均回路２２６とを含む。
ＣＬＣＫ１２の周波数を、ＣＬＣＫ１２の周波数よりも高く設定しておき、シフトレジスタ２３２の値（１の個数）を順次、差分検出回路２２に内蔵したレジスタ２２５（１），２２５（２），・・・，２２５（ｍ）に格納し、平均回路２２６により各レジスタの値の平均をとる。
【０１１２】
図３５では、シフトレジスタ２１２の値（１の個数）を、ｆｎ−１，ｆｎ−２，・・・，ｆ１，ｆ０で示し、ＣＬＣＫ１１による検出データを、丸括弧付きの添え字（（１）〜（ｍ））を付して示してある。また、平均値をΣｆ（ｋ）で示してある。ｆ（ｋ）（ｋ＝１，２，・・・，ｍ）は、レジスタ２２５（１），２２５（２），・・・，２２５（ｍ）の値である。
差分演算回路２２１は、平均回路２２６の演算結果と、シフトレジスタ２１１からの数値（ｅｎ−１，ｅｎ−２，・・・，ｅ１，ｅ０）との差分をとることでローパスフィルタを構成できる。
【０１１３】
図３０（Ｂ）に示した回路によっても上記の機能を奏することができることは言うまでもない。もちろん、図１０（Ｂ）、図１１、図１３、図１４および図１５に示したデジタル演算回路２、図１７（Ｂ）、図１８、図１９、図２０および図２１に示したデジタル演算回路３のＣＬＣＫ１を、ＣＬＣＫ１１とＣＬＣＫ１２とにより構成してフィルタ機能を奏するデジタル演算回路を構成することができる。
なお、図２３（Ａ），（Ｂ）、図２５、図２６、図２８に示したデジタル演算回路の第１のアナログ信号の処理系側と第２のアナログ信号の処理系における所定値Ｓｓの値を異ならせることで上記と同様の動作を行わせることがでできる。
【０１１４】
以下、図３６（Ａ），（Ｂ）、図３７（Ａ），（Ｂ）、図３８（Ａ），（Ｂ）、図３９により、増幅、微分、積分機能を備えたデジタル演算回路を示す。図３６（Ａ）、図３７（Ａ）、図３８（Ａ）の差分検出回路６０は、図１（Ａ），（Ｂ）、図２，図５、図６、図８に示した差分検出回路１２、図１０（Ａ），（Ｂ）、図１１、図１３、図１４、図１５に示した差分検出回路２２、図１７（Ａ），（Ｂ）、図１８、図１９、図２０、図２１に示した差分検出回路３２、図２３（Ａ），（Ｂ）、図２５、図２６、図２８に示した差分検出回路４２が対応する。
【０１１５】
図３６（Ａ）は、差動増幅器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図３６（Ａ）において、差分検出回路６０からの出力Ｓｏｕｔは、定数乗算器６１に入力される。図３５（Ａ）では、定数乗算器６１は入力値に定数ａを乗算してＹ１として出力する。
定数ａが、２のｎ乗または（１／ｎ）乗（ｎは正の整数）であるときは、右シフトまたは左シフトにより定数演算を簡単に行うことができる。
図３６（Ａ）では、アナログ入力の増幅を、Ａ／Ｄコンバータを使用しない簡易な回路で行うことができる。
【０１１６】
図３７（Ａ）は、微分器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図３７（Ａ）において、差分検出回路６０からの出力Ｓｏｕｔは、微分器６２に入力される。図３７（Ａ）では、微分器６２は入力値を微分してＹ２として出力する。
微分器６２は、差分検出回路６０からの出力をたとえばＣＬＣＫ２の時間間隔δｔで所定のレジスタに格納し、その差分をδｔで除算する。このときの様子を図３７（Ｂ）に示す。
図３７（Ａ）では、アナログ入力の微分を、Ａ／Ｄコンバータを使用しない簡易な回路で行うことができる。
【０１１７】
図３８（Ａ）は、積分器として動作できる本発明のデジタル定数乗算器を示す説明図である。
図３８（Ａ）において、差分検出回路６０からの出力Ｓｏｕｔは、積分器６２に入力される。図３８（Ａ）では、積分器６３は入力値を積分してＹ３として出力する。
積分器６３は、差分検出回路６０からの出力を、ＣＬＣＫ２の時間間隔δｔで所定のレジスタに格納し、その差分を演算する。このときの様子を図３８（Ｂ）に示す。図３８（Ａ）では、アナログ入力の微分を、Ａ／Ｄコンバータを使用しない簡易な回路で行うことができる。なお、積分器６３では、積分を所定の時間内で行うことができ、たとえば図３９に示すようにレジスタに格納された差分検出回路６０からの出力Ｓｏｕｔを所定個数分のみ累積することができる。
【０１１８】
【発明の効果】
本発明のデジタル演算回路によれば、たとえば２つのアナログ信号を入力してその差分を高速でデジタル演算し、あるいは一方の入力に処理を施した後それらの差分を高速でデジタル演算できる。
【図面の簡単な説明】
【図１】第１発明の実施形態を示す図であり、（Ａ）は第１および第２の発振回路がともにＶＣＯからなる実施形態を示す機能ブロック図、（Ｂ）は第１発明の発振回路が発振器からなり第２の発振回路がＶＣＯからなる実施形態を示す機能ブロック図である。
【図２】第１発明の実施形態を示す機能ブロック図であり、第１の発振回路からのクロックにより第２の発振回路，差分検出回路を駆動する第１発明のデジタル演算回路を示す図である。
【図３】（Ａ），（Ｂ）は図１（Ａ）のデジタル演算器の動作を示す波形図である。
【図４】（Ａ）は図１（Ａ）のデジタル演算器の動作を示す説明図、（Ｂ）は図１（Ａ）のデジタル演算器の動作を詳細に示す波形図である。
【図５】第１，第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第２発明の実施形態を示す機能ブロック図である。
【図６】第１の発振回路が周波数信号を出力する発振器により構成され、第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第２発明の実施形態を示す機能ブロック図である。
【図７】図５および図６に示す第２の発振回路を構成する複数の発振回路要素の動作説明図である。
【図８】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１（Ａ）に示したデジタル演算回路を複数組み合せて構成した第１発明の実施形態を示す図である。
【図９】第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第１発明における差分検出回路を示す図である。
【図１０】第２発明の実施形態を示す図であり、（Ａ）は第１および第２の発振回路がともにＶＣＯからなる実施形態を示す機能ブロック図、（Ｂ）は第１の発振回路が発振器からなり第２の発振回路がＶＣＯからなる実施形態を示す機能ブロック図である。
【図１１】第２発明の実施形態を示す図であり、差分検出回路からのクロックにより第１，第２の発振回路、第１，第２のシフトレジスタを駆動する第２発明のデジタル演算回路を示す機能ブロック図である。
【図１２】（Ａ），（Ｂ），（Ｃ）は、図１０（Ａ）のデジタル演算回路の動作説明図である。
【図１３】第１，第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第２発明の実施形態を示す機能ブロック図である。
【図１４】第１の発振回路が周波数信号を出力する発振器により構成され、第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第２発明の実施形態を示す機能ブロック図である。
【図１５】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１０（Ａ）に示したデジタル演算回路を複数組み合せて構成した第２発明の実施形態を示す図である。
【図１６】（Ａ）は第１のアナログ信号に所定バイアスを加えた信号値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第２発明における差分検出回路を示す機能ブロック図、（Ｂ）は第１のアナログ信号に所定値を乗算した信号値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第２発明における差分検出回路を示す機能ブロック図である。
【図１７】第３発明の実施形態を示す図であり、（Ａ）は第１および第２の発振回路がともにＶＣＯからなる実施形態を示す機能ブロック図、（Ｂ）は第１の発振回路が発振器からなり第２の発振回路がＶＣＯからなる実施形態を示す機能ブロック図である。
【図１８】第３発明の実施形態を示す図であり、差分検出回路からのクロックにより第１，第２の発振回路、第１，第２のカウンタを駆動する第３発明のデジタル演算回路を示す機能ブロック図である。
【図１９】第１，第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素によりそれぞれ構成された第３発明の実施形態を示す機能ブロック図である。
【図２０】第１の発振回路が周波数信号を出力する発振器により構成され、第２の発振回路が動作レンジが段階的に異なる複数の発振回路要素により構成された第３発明の実施形態を示す機能ブロック図である。
【図２１】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１７（Ａ）に示したデジタル演算回路を複数組み合せて構成した第３発明の実施形態を示す図である。
【図２２】第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第３発明における差分検出回路を示す機能ブロック図である。
【図２３】第４発明の実施形態を示す図であり、（Ａ）は第１および第２の波形生成回路がともに積分回路からなる実施形態を示す機能ブロック図、（Ｂ）は第１の波形生成回路が第１のアナログ信号に相当する信号を生成する波形生成回路からなり第２の波形生成回路が積分回路からなる実施形態を示す機能ブロック図である。
【図２４】（Ａ），（Ｂ）は図１７（Ａ）のデジタル演算器の動作を示す波形図である。
【図２５】第１，第２の波形生成回路が動作レンジが段階的に異なる複数の積分回路要素によりそれぞれ構成された第４発明の実施形態を示す機能ブロック図である。
【図２６】第１の発振回路が単一の波形生成回路により構成され、第２の波形生成回路が動作レンジが段階的に異なる複数の積分回路要素により構成された第４発明の実施形態を示す機能ブロック図である。
【図２７】（Ａ）は図２５および図２６に示す第２の波形生成回路を構成する複数の積分回路要素の動作説明図、（Ｂ）は図２５および図２６に示した積分回路要素の一例を示す回路図である。
【図２８】３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図１７（Ａ）に示したデジタル演算回路を複数組み合せて構成した第３発明の実施形態を示す図である。３つのアナログ信号のうちの２対のアナログ信号を、第１のアナログ信号および第２のアナログ信号として、図２３（Ａ）に示したデジタル演算回路を複数組み合せて構成した第４発明の実施形態を示す図である。
【図２９】第１のアナログ信号を２で除算した値に相当するデジタル値と、第２のアナログ信号の値に相当するデジタル値との差分を出力する第４発明における差分検出回路を示す機能ブロック図である。
【図３０】（Ａ）は、図１０（Ａ）に示したデジタル演算回路において、第１の発振回路とシフトレジスタとをあるクロックにより駆動し、第２の発振回路とシフトレジスタとを他のクロックにより駆動する第２発明の実施形態を示す図であり、（Ｂ）は、図１７（Ａ）に示したデジタル演算回路３において、第１の発振回路とカウンタとをあるクロックにより駆動し、第２の発振回路とカウンタとを他のクロックにより駆動する第３発明の実施形態を示す図である。
【図３１】（Ａ），（Ｂ）は、図３０（Ａ）の差分検出回路の動作の一例を示す図であり、第１のアナログ信号のレンジが第２のアナログ信号のレンジよりも大きい場合に、第１のアナログ信号の処理系を駆動するクロックを、第２のアナログ信号の処理系を駆動するクロックよりも大きくすることで、レンジの調整を行なう場合の説明図である。
【図３２】（Ａ），（Ｂ）は、図３０（Ａ）の差分検出回路の動作の一例を示す図であり、第１のアナログ信号の積分に相当する波形と、第２のアナログ信号との比較を示す説明図である。
【図３３】（Ａ）は図３２（Ａ）に示した波形に代えて使用される鋸歯波形、（Ｂ）は同じく三角波形，（Ｃ）は同じく所定形状波形を示す図である。
【図３４】図３０（Ａ）の差分検出回路がハイパスフィルタとして動作する第２発明の実施形態を示す図である。
【図３５】図３０（Ａ）の差分検出回路がローパスフィルタとして動作する第２発明の実施形態を示す図である。
【図３６】（Ａ），（Ｂ）は第１〜第４発明における差分検出回路にデジタル定数乗算器が接続された例を示す図である。
【図３７】（Ａ），（Ｂ）は第１〜第４発明における差分検出回路にデジタル微分器が接続された例を示す図である。
【図３８】（Ａ），（Ｂ）は第１〜第４発明における差分検出回路にデジタル積分器が接続された例を示す図である。
【図３９】移動平均をとることができる図３８のデジタル積分器の例を示す図である。
【図４０】（Ａ），（Ｂ），（Ｃ）は、従来のアナログ信号入力型デジタル演算回路を示す回路図である。
【符号の説明】
１，２，３，４ デジタル演算回路
１１１，１１２，２１１，２１２，３１１，３１２ ＶＣＯ，発振器
１２，２２，３２，４２ 差分検出回路
２３１，２３２ シフトレジスタ
３３１，３３２ カウンタ
４１１，４１２ 積分回路，波形生成回路
１１，２１，３１，４１
Claims (19)
- 第１のアナログ信号を入力し当該アナログ信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、
第２のアナログ信号を入力し当該アナログ信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの第１のパルス信号と、前記第２の発振回路からの第２のパルス信号とを入力し、所定の検出クロックにより、
（ａ）前記第１の発振回路からの前記第１のパルス信号のパルス幅と前記第２の発振回路からの前記第２のパルス信号のパルス幅との差分を検出して出力し、または、
（ｂ）前記第１の発振回路からの前記第１のパルス信号のパルス幅と前記第２の発振回路からの前記第２のパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 前記デジタル差分検出回路は、
前記第１の発振回路からの前記第１のパルス信号の所定回数目のオン期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオン期間との差分を検出し、
前記第１の発振回路からの前記第１のパルス信号の所定回数目のオフ期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオフ期間との差分を検出し、または、
前記第１の発振回路からの前記第１のパルス信号の周期と前記第２の発振回路からの前記第２のパルス信号の周期との差分を検出する、
ことを特徴とする請求項１に記載のアナログ信号入力型デジタル演算回路。 - 第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ（ｈは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第１の発振回路の前記第１〜第ｈの発振回路要素からの信号を入力して前記第１のアナログ信号の値を示すパルス信号を特定するとともに、前記第２の発振回路の前記第１〜第ｈ′の発振回路要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、
（ａ）前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を検出して出力し、または、
（ｂ）前記第１のアナログ信号の値を示すパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第１のアナログ信号に相当する所定のパルス信号を単一の発振回路要素から出力する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｈ′（ｈ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第２の発振回路の前記第１〜第ｈ′の発振回路要素からの信号を入力して前記第２のアナログ信号の値を示すパルス信号を特定し、所定の検出クロックにより、
（ａ）前記第１のアナログ信号に相当するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅との差分を検出して出力し、または、
（ｂ）前記第１のアナログ信号に相当するパルス信号のパルス幅と前記第２のアナログ信号の値を示すパルス信号のパルス幅とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力する、
デジタル差分検出回路とを備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 前記デジタル差分検出回路は、
前記第１のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオン期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、
前記第１のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目のオフ期間に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出し、または、
前記第１のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値と、前記第２のアナログ信号の値を示すパルス信号の所定回数目の周期に、当該パルス信号を出力している前記発振回路要素の動作レンジに対応するバイアス時間を加算した値との差分を検出する、
ことを特徴とする請求項３または４に記載のアナログ信号入力型デジタル演算回路。 - 第１のアナログ信号を入力し当該アナログ入力信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、
第２のアナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの前記第１のパルス信号を入力する第１のシフトレジスタと、
前記第２の発振回路からの前記第２のパルス信号を入力する第２のシフトレジスタと、
前記第１のシフトレジスタの値と前記第２のシフトレジスタとの値とを入力し、
（ａ）前記第１のシフトレジスタの値と前記第２のシフトレジスタの値との差分を出力し、または、
（ｂ）前記第１のシフトレジスタの値と前記第１のシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｉ（ｉは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第１の発振回路の前記第１〜第ｉの発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉのシフトレジスタからなる第１のシフトレジスタ群と、
前記第２の発振回路の前記第１〜第ｉ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなる第２のシフトレジスタ群と、
前記第１のシフトレジスタ群の第１〜第ｉのシフトレジスタの値から第１のアナログ信号の値を示すシフトレジスタを特定するとともに、前記第２のシフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、
（ａ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、
（ｂ）前記第１のアナログ信号の値を示すシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｉ′（ｉ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第１の発振回路からのパルス信号を入力するシフトレジスタと、
前記第２の発振回路の前記第１〜第ｉ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｉ′のシフトレジスタからなるシフトレジスタ群と、
前記シフトレジスタ群の第１〜第ｉ′のシフトレジスタの値から第２のアナログ信号の値を示すシフトレジスタを特定し、
（ａ）前記第１の発振回路からのパルス信号を入力するシフトレジスタの値と前記第２のアナログ信号の値を示すシフトレジスタの値との差分を出力し、または、
（ｂ）前記第１の発振回路からのパルス信号を入力するシフトレジスタの値と、前記第２のアナログ信号の値を示すシフトレジスタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第１のアナログ信号を入力し当該アナログ入力信号を第１のパルス信号に変換して出力し、または前記第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、
第２のアナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの前記第１のパルス信号を入力する第１のカウンタと、
前記第２の発振回路からの前記第２のパルス信号を入力する第２のカウンタと、
前記第１のカウンタの値と前記第２のカウンタの値とを入力し、
（ａ）前記第１のカウンタの値と前記第２のカウンタの値との差分を出力し、または、
（ｂ）前記第１のカウンタの値と前記第１のカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第１のアナログ信号を入力し、当該アナログ信号の値に対応するパルス信号を、動作レンジが段階的に異なる第１〜第ｊ（ｊは１以上の整数）の発振回路要素の何れかから出力する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第１の発振回路の前記第１〜第ｊの発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊのカウンタからなる第１のカウンタ群と、
前記第２の発振回路の前記第１〜第ｊ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなる第２のカウンタ群と、
前記第１のカウンタ群の第１〜第ｊのカウンタの値から第１のアナログ信号の値を示すカウンタを特定するとともに、前記第２のカウンタ群の第１〜第ｉ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、
（ａ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、
（ｂ）前記第１のアナログ信号の値を示すカウンタの値と前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第１のアナログ信号に相当する第１のパルス信号を生成する第１の発振回路と、
第２のアナログ信号を入力し、当該アナログ信号の値を、動作レンジが段階的に異なる第１〜第ｊ′（ｊ′は２以上の整数）の発振回路要素の何れかから出力する第２の発振回路と、
前記第１の発振回路からのパルス信号を入力するカウンタと、
前記第２の発振回路の前記第１〜第ｊ′の発振回路要素からのパルス信号をそれぞれ入力する第１〜第ｊ′のカウンタからなるカウンタ群と、
前記カウンタ群の第１〜第ｊ′のカウンタの値から第２のアナログ信号の値を示すカウンタを特定し、
（ａ）前記第１の発振回路からのパルス信号を入力するカウンタの値と前記第２のアナログ信号の値を示すカウンタの値との差分を出力し、または、
（ｂ）前記第１の発振回路からのパルス信号を入力するカウンタの値と、前記第２のアナログ信号の値を示すカウンタの値の一方または双方に所定演算を施し、これら演算後の値の差分を出力するデジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 前記第１の発振回路および前記第２の発振回路が、電圧制御発振器または電流制御発振器により構成されることを特徴とする請求項１から１１の何れかに記載のアナログ信号入力型デジタル演算回路。
- 第１のアナログ信号を入力し、当該アナログ信号を積分して第１のアナログ波形を生成する第１の波形生成回路と、
第２のアナログ信号を入力し、当該アナログ信号を積分して第２のアナログ波形を生成する第２の波形生成回路と、
前記第１の波形生成回路からの前記第１のアナログ波形と、前記第２の波形生成回路からの第２のアナログ波形とを入力し、所定の検出クロックにより、
（ａ）前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記第２のアナログ波形が所定値に達するまでの時間との差分を検出して出力し、または、
（ｂ）前記第１の波形生成回路からの前記第１のアナログ波形が所定値に達するまでの時間と前記第２の波形生成回路からの前記前記第２のアナログ波形が所定値に達するまでの時間を検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第１のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ（ｋは１以上の整数）の積分回路要素からなる第１の波形生成回路と、
第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分回路要素からなる第２の波形生成回路と、
前記第１の波形生成回路の前記第１〜第ｋの積分回路要素の出力値から第１のアナログ信号の値を示す積分回路要素を特定するとともに、前記第２の波形生成回路の前記第１〜第ｋ′の積分回路要素の出力値から第２のアナログ信号の値を示す積分回路要素を特定し、所定の検出クロックにより、
（ａ）前記第１のアナログ信号の値を示す積分回路要素の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値との差分を検出して出力し、または、
（ｂ）前記第１のアナログ信号の値を示す積分回路要素の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 第１のアナログ信号を相当する信号を生成する第１の波形生成回路と、
第２のアナログ信号を入力する、動作レンジが段階的に異なる第１〜第ｋ′（ｋ′は２以上の整数）の積分回路要素からなる第２の波形生成回路と、
前記第２の波形生成回路の前記第１〜第ｋ′の波形生成回路要素からの信号を入力して前記第２のアナログ信号の値を示す波形生成回路を特定し、所定の検出クロックにより、
（ａ）前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値との差分を検出して出力し、または、
（ｂ）前記第１の波形生成回路の出力値と前記第２のアナログ信号の値を示す積分回路要素の出力値とを検出し、これらの一方または双方に所定演算を施し、演算後の値の差分を出力する、
デジタル差分検出回路と、
を備えたことを特徴とするアナログ信号入力型デジタル演算回路。 - 外部クロック、自己を構成する要素の何れかが生成するクロックにより、回路全体が同期駆動することを特徴とする請求項１から１６の何れかに記載のアナログ信号入力型デジタル演算器。
- 第１の発振回路の駆動クロックと、第２の発振回路の駆動クロックとが異なることを特徴とする請求項１から請求項１２の何れかに記載のアナログ信号入力型デジタル演算回路。
- さらに、前記デジタル差分検出回路の後段に、
入力デジタル値に定数を乗算して出力するデジタル定数乗算器、
入力デジタル値を時間微分して出力するデジタル微分器、
入力デジタル値を時間積分して出力するデジタル積分器、
のうちの１つ、またはこれらの結合回路が接続されてなることを特徴とする請求項１から１７の何れかに記載のアナログ信号入力型デジタル演算回路。 - 請求項１から請求項５の何れかにおける第１のアナログ信号の処理系を、請求項６から請求項８の何れかにおける第１のアナログ信号の処理系、請求項９から請求項１１における第１のアナログ信号の処理系、請求項１３から請求項１５における第１ののアナログ信号の処理系に代えて用い、
請求項６から請求項８の何れかにおける第１のアナログ信号の処理系を、請求項１から請求項５の何れかにおける第１のアナログ信号の処理系、請求項９から請求項１１における第１のアナログ信号の処理系、請求項１３から請求項１５における第１ののアナログ信号の処理系に代えて用い、
請求項９から請求項１１における第１のアナログ信号の処理系を、請求項１から請求項５の何れかにおける第１のアナログ信号の処理系、請求項６から請求項８の何れかにおける第１のアナログ信号の処理系、請求項１３から請求項１５における第１ののアナログ信号の処理系に代えて用い、
請求項１３から請求項１５における第１ののアナログ信号の処理系を、請求項１から請求項５の何れかにおける第１のアナログ信号の処理系、請求項６から請求項８の何れかにおける第１のアナログ信号の処理系、請求項９から請求項１１における第１のアナログ信号の処理系、請求項１３から請求項１５における第１ののアナログ信号の処理系に代えて用いることを特徴とするアナログ信号入力型デジタル演算回路。
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