CN103858346B - 可变频率比率多相位脉冲宽度调制产生 - Google Patents
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Abstract
产生依据PWM信号频率的周期而维持其工作循环及相位关系的经相移PWM信号群组。以比率方式产生多相位PWM信号以便大大简化并减少在PWM系统中使用的处理器的计算工作负载。所述经相移PWM信号群组也可与外部同步信号同步且经自动缩放以匹配所述外部同步信号。
Description
技术领域
本发明一般来说涉及脉冲宽度调制信号的产生，且更特定来说涉及在频率范围内维持相位关系的脉冲宽度调制信号的群组的产生。
背景技术
电力转换应用正变得越来越复杂以(举例来说)通过使用频率可变且相对于彼此相移的脉冲宽度调制(PWM)信号输出阵列来改进其电力转换效率。此PWM信号组合经常在谐振开关模式电力转换电路中用以改进其电力转换效率。本技术的多相位、可变频率PWM产生电路在周期、相位偏移及工作循环的特定持续时间内起作用。当PWM脉冲频率变化时，必须针对每一PWM循环重新计算及更新前述PWM参数的值，此需要大量处理电力及速度来执行所需计算。这些经相移PWM信号也可与外部同步信号同步。然而，如果同步信号周期及/或相位广泛地变化，那么同步可产生问题，例如，短小脉冲、丢失循环、失控工作循环等。
当使用模拟PWM信号产生时，难以产生在宽广频率范围内操作的多相位PWM信号，且本技术的标准数字PWM信号产生以不适合于可变频率操作的固定频率操作。
发明内容
期望能够产生依据PWM信号频率的周期维持其工作循环及相位关系的经相移PWM信号群组。因此，需要产生以比率方式表现以便大大简化并减少在PWM系统中使用的处理器的计算工作负载的多相位PWM控制信号的能力。频率缩放应能够使用固定时钟频率来准许到数字处理(例如，微控制器、系统)中的容易集成。也期望能够在不产生前述问题的情况下准确且可靠地使经相移PWM信号群组与外部同步信号同步。
根据本发明的教示，“断续”计时/计数借助基于累加器电路周期性地删除(跳过)至PWM产生电路的时钟脉冲的电路或基于累加器电路周期性地抑制PWM计数器的计数的电路来实施。丢失的时钟脉冲或丢失的计数致使PWM产生电路的时基较慢地操作，因此降低有效PWM频率。通过使PWM产生器的时钟脉冲/计数的速率变化，使得所得PWM输出的频率变化且也使得相位偏移及循环按比例(成比率地)变化。然而，此类型的“断续”计时/计数的一个缺陷是必须减小比例因数以增加PWM周期、工作循环、相位等。此相反关系是不合意的。
可通过使用可编程模运算产生到PWM产生逻辑的计数启用脉冲流来克服前述缺陷。计数启用信号的逻辑“1”与逻辑“0”比率确定用于相关联PWM产生电路的时基缩放量。与用于相关联PWM产生电路的基于“累加器”的缩放相比，此实施例不使用通常为“全部逻辑1”的固定翻转计数值。
前述累加器缩放方法需要比例因数在值上增加以减小PWM时间周期。代替使用“翻转”的累加器，比较累加器的内容与第二缩放值。当累加器的内容超过此第二缩放值时，将累加器的内容减小所述第二缩放值且产生(生成)时基“计数启用”。此操作类似于通过连续减法执行除法。通过使用可编程累加器阈值，消除对除法计算的需要。同步信号时间周期的自动捕获也可允许PWM产生的自动缩放以匹配外部同步信号。因此，将消除严重失真的PWM信号。
根据本发明的特定实例性实施例，一种用于控制可变频率比率脉冲宽度时钟信号的设备包括：减法器758，其具有用以产生计数启用信号772的正负号输出，其中当所述减法器758的第一输入处的第一值等于或大于第二输入处的第二值时断言所述计数启用信号772；累加器764，其具有耦合到包括处于特定频率的多个时钟脉冲的时钟信号的时钟输入；加法器766，其具有耦合到所述累加器764的输入的输出；多路复用器768，其具有耦合到所述加法器766的第二输入的输出、耦合到所述累加器764的输出的第一输入、耦合到所述减法器758的差输出的第二输入及耦合到所述减法器758的所述正负号输出的控制输入；分子寄存器770，其具有耦合到所述加法器766的第一输入的输出，其中所述分子寄存器770存储分子值；及分母寄存器762，其具有耦合到所述减法器758的所述第二输入的输出，其中所述分母寄存器762存储分母值；其中在每一时钟脉冲处将所述分子值与所述累加器764中的值相加直到所述减法器758确定所述累加器764中的所述值等于或大于所述分母寄存器762中的所述分母值为止，接着从所述累加器764中的所述值减去来自所述减法器758的所述输出的所得差，借此所述累加器764中的所述值保持在零与所述分母寄存器762中的所述值之间。
根据本发明的另一特定实例性实施例，一种用于产生多个可变频率比率脉冲宽度调制(PWM)信号的系统包括：断续时钟电路300，其中所述断续时钟电路300包括：减法器758，其具有用以产生计数启用信号772的正负号输出，其中当所述减法器758的第一输入处的第一值等于或大于第二输入处的第二值时断言所述计数启用信号772；累加器764，其具有耦合到包括处于特定频率的多个时钟脉冲的时钟信号的时钟输入；加法器766，其具有耦合到所述累加器764的输入的输出；多路复用器768，其具有耦合到所述加法器766的第二输入的输出、耦合到所述累加器764的输出的第一输入、耦合到所述减法器758的差输出的第二输入及耦合到所述减法器758的所述正负号输出的控制输入；分子寄存器770，其具有耦合到所述加法器766的第一输入的输出，其中所述分子寄存器770存储分子值；及分母寄存器762，其具有耦合到所述减法器758的所述第二输入的输出，其中所述分母寄存器762存储分母值；其中在每一时钟脉冲处将所述分子值与所述累加器764中的值相加直到所述减法器758确定所述累加器764中的所述值等于或大于所述分母寄存器762中的所述分母值为止，接着从所述累加器764中的所述值减去来自所述减法器758的所述输出的所得差，借此所述累加器764中的所述值保持在零(0)与所述分母寄存器762中的所述值之间；主时基产生器800，其中所述主时基产生器800包括：主周期寄存器756，其存储主周期值；主周期计数器746，其具有耦合到所述时钟信号的时钟输入且针对所接收的所述多个时钟脉冲中的每一者使主计数值递增；主周期比较器754，其耦合到所述主周期寄存器756及所述主周期计数器746，其中所述主周期比较器754比较所述主计数值与所述主周期值，当所述主计数值等于或大于所述主周期值时产生PWM循环结束信号，且接着将所述主周期计数器746中的所述主计数值复位到零；及多个PWM产生器101，其用于产生多个可变频率比率PWM信号，所述多个PWM产生器101中的每一者包括：工作循环寄存器108，其存储工作循环值；工作循环计数器102，其具有耦合到所述时钟信号的时钟输入、耦合到所述计数启用信号772的时钟启用输入，其中当断言所述计数启用信号772时针对所接收的所述多个时钟脉冲中的每一者使工作循环计数值递增；工作循环比较器110，其耦合到所述工作循环寄存器108及所述工作循环计数器102，其中所述工作循环比较器110比较所述工作循环计数值与所述工作循环值，且当所述工作循环计数值小于或等于所述工作循环值时产生相位偏移相关PWM信号；及相位偏移寄存器512，其存储相位偏移值且耦合到所述工作循环计数器102，其中当从所述主时基500断言PWM加载信号时将所述相位偏移值加载到所述工作循环计数器102中以变为新工作循环计数值。
根据本发明的另一特定实例性实施例，一种用于控制可变频率比率脉冲宽度调制(PWM)信号的方法包括以下步骤：界定最大计数值；提供比例因数值；将累加器寄存器清除到零值；将一(1)与所述比例因数值相加且将结果存储于所述累加器寄存器中；比较所述累加器寄存器中的所述结果与所述最大计数值，其中如果所述累加器寄存器中的所述结果小于所述最大计数值，那么返回到所述将一(1)与所述比例因数值相加且将所述结果存储于所述累加器寄存器中的步骤，且如果所述累加器寄存器中的所述结果等于或大于所述最大计数值，那么从所述累加器寄存器中的所述结果减去所述最大计数值；及断言到PWM产生器的计数启用且返回到所述将一(1)与所述比例因数值相加且将所述结果存储于所述累加器寄存器中的步骤。
根据本发明的再一特定实例性实施例，一种用于控制可变频率比率脉冲宽度调制(PWM)信号的方法包括以下步骤：提供分母值；提供分子值；将累加器寄存器清除到零值；将一(1)与比例因数值相加且将结果存储于所述累加器寄存器中；比较所述累加器寄存器中的所述结果与最大计数值，其中如果所述累加器寄存器中的所述结果小于所述分母值，那么返回到所述将一(1)与所述比例因数值相加且将所述结果存储于所述累加器寄存器中的步骤，且如果所述累加器寄存器中的所述结果等于或大于所述分母值，那么从所述累加器寄存器中的所述结果减去所述分母值；及断言到PWM产生器的计数启用且返回到所述将一(1)与所述比例因数值相加且将所述结果存储于所述累加器寄存器中的步骤。
附图说明
可通过结合随附图式参考以下描述来获得对本发明的更完整理解，图式中：
图1图解说明典型脉冲宽度调制(PWM)产生器电路；
图2图解说明根据本发明的特定实例性实施例的用于启用/停用PWM产生器电路中的到PWM计数器的时钟脉冲的电路的示意性框图；
图3图解说明根据本发明的另一特定实例性实施例的用于启用/停用PWM产生器电路中的PWM计数的电路的示意性框图；
图4图解说明根据本发明的教示的PWM时钟/计数启用的示意性时序图；
图5图解说明利用图3中所展示的特定实例性实施例的多相位比率PWM产生系统的示意性框图；
图6图解说明根据本发明的教示的多相位PWM产生的示意性时序图，其展示在不同频率下的操作；
图7图解说明根据本发明的又一特定实例性实施例的具有用于启用/停用PWM产生器电路中的PWM计数的电路的PWM时基的示意性框图；
图8图解说明利用图7中所展示的特定实例性实施例的多相位比率PWM产生系统的示意性框图；
图9图解说明根据本发明的教示的图5及8中所展示的实施例的同步多相位PWM信号的示意性时序图；
图10图解说明图2及3中所展示的电路的操作流程图；及
图11图解说明图7中所展示的电路的操作流程图。
尽管易于对本发明作出各种修改及替代形式，但已在图式中展示并在本文中详细描述了本发明的特定实例性实施例。然而，应理解，本文中对特定实例性实施例的描述不打算将本发明限于本文中所揭示的特定形式，而是相反，本发明将涵盖如由所附权利要求书所界定的所有修改及等效形式。
具体实施方式
现在参考图式，其示意性地图解说明实例性实施例的细节。在图式中，相似元件将由相似编号表示，且类似元件将由具有不同小写字母后缀的相似编号表示。
参考图1，其描绘典型脉冲宽度调制(PWM)产生器电路。PWM产生器电路101包括计时器/计数器102、周期寄存器104、比较器106及工作循环寄存器108。计时器/计数器102从零计数直到如比较器106所确定其达到由周期寄存器104规定的值为止。周期寄存器104含有表示确定PWM周期的最大计数器值的用户所规定值。当计时器/计数器102匹配周期寄存器104中的值时，通过来自比较器106的复位信号清除计时器/计数器102，且循环重复。工作循环寄存器108存储用户所规定工作循环值。每当计时器/计数器102值小于存储于工作循环寄存器108中的工作循环值时，断言PWM输出信号120(驱动为高)。当计时器/计数器102值大于或等于存储于工作循环寄存器108中的工作循环值时，将PWM输出信号120解除断言(驱动为低)。
参考图2及3，其描绘根据本发明的特定实例性实施例的用于启用/停用PWM产生器电路中的到PWM计数器的时钟脉冲(图2)及启用/停用PWM计数(图3)的电路的示意性框图。图2及3图解说明包括累加器202、加法器204及具有可编程输入216的频率缩放寄存器(FSR)206的两个类似电路。在每一时钟循环上(在输入210处)，借助加法器204将FSR206的内容与累加器202中的内容相加。接着此和在加法器204中溢出且在节点212处产生进位输出(co)信号。此进位输出信号可用以启用时钟门控电路208(图2)，或用作相关联PWM产生电路(参见图5)的计数启用信号(图3)。最终结果是使PWM电路以较慢速率操作以便产生较低PWM输出信号频率。
参考图4，其描绘根据本发明的教示的用于PWM时钟/计数启用的示意性时序图。PWM时钟214具有从时钟210移除的脉冲(图2)，且节点316处的计数启用抑制时钟210的脉冲中的一些脉冲(图3)。图2或3中所展示的任一电路配置实现降低PWM输出信号频率的相同结果。
参考图5，其描绘利用图3中所展示的特定实例性实施例的多相位比率PWM产生系统的示意性框图。图5中所展示的电路实施例支持多相位相关PWM输出信号的产生，所述多相位相关PWM输出信号在图2及3中所展示的“断续时钟”电路200及300分别使频率变化时维持其相对关系。展示了断续时钟电路300，但可等效地使用断续时钟电路200。
主时基500包括控制来自PWM产生器101a到101n的PWM信号相位中的每一者的周期的周期寄存器504、周期比较器506及周期计数器502。PWM产生器101中的每一者具有确定来自PWM产生器101中的每一者的相应PWM输出信号的相位偏移的相位偏移寄存器512。
将工作循环寄存器108、相位偏移寄存器512及PWM周期寄存器504分别编程为获得最高所要操作频率所需的值。将频率缩放寄存器(FSR)206设定为最高可能值，例如，用于16位寄存器的FFFF(十六进制)。在PWM系统操作期间，修改FSR206中的值以降低所得PWM输出频率。举例来说，7FFF(十六进制)的值将导致所述值的一半的PWM输出频率编程到周期寄存器504中。在FSR206值变化时，PWM工作循环及相位偏移将成比率地变化以产生工作循环及相位偏移的恒定“度/循环”。
参考图6，其描绘根据本发明的教示的多相位PWM产生的示意性时序图，其展示在不同频率下的操作。顶部PWM波形(展示三个相位)表示在较低频率下的操作，且底部PWM波形(展示三个相位)表示在较高频率下的操作。清晰地展示了与PWM周期的改变成比例的相位偏移及工作循环缩放。
参考图7，其描绘根据本发明的又一特定实例性实施例的具有用于启用/停用PWM产生器电路中的PWM计数的电路的PWM时基的示意性框图。在此特定实例性实施例中，根据本发明的教示，使用包括分子寄存器770、分母寄存器762、累加器寄存器764、加法器766及减法器758的可编程模运算电路来实施“断续计数”。另外，可使用同步周期捕获来测量用于形成跟踪来自多路复用器740及/或来自多路复用器744的外部同步信号(EOC信号774)的PWM信号的同步脉冲之间的间隔。以应用电路的最短PWM周期(与PWM时基周期相同)初始化分子寄存器770。在接收到每一同步脉冲之后，给分母寄存器762加载所测量同步脉冲周期。节点772处的所得CNT_EN信号用以延长有效时基持续时间(经由断续计数)以匹配同步周期。
当多路复用器768使其“0”输入启用时(节点772处于逻辑“0”)，借助加法器766将分子寄存器770中的值重复地与累加器764中的值相加。累加器764中的经求和值增加直到减法器758指示累加器764中的值大于分母寄存器762中的值为止。当超过分母寄存器762中的值(极限)时，从累加器764中的值减去此值，借此产生“模”结果。因此将累加器764限于在零与分母寄存器762中的值之间的值。每当累加器764中的值大于分母寄存器762中的值时，节点772处的CNT_EN信号处于逻辑“1”。当CNT_EN信号772处于逻辑“1”时，图8中所展示的PWM局部时基计数器102的行为以与图5中所展示且上文中所描述的计数启用信号316及工作循环计数器102相同的方式起作用。
举例来说，如果分子寄存器770中的值为分母寄存器762中的值的四分之一，那么在节点772处每四个时钟循环一次地断言逻辑“1”的CNT_EN信号，其中PWM局部时基计数器102(图8)的计数速度是正常的四分之一，借此将PWM循环延长到四(4)倍。
PWM时基计数器746提供由PWM产生电路使用的基本时序(参见图8)。PWM时基计数器746中的计数由执行上文所描述的模数学的电路控制。真实时间计数器748用以测量外部同步信号脉冲(来自多路复用器744的输出的起始信号)之间的时间周期。外部同步信号脉冲之间的时间周期的此时间测量不受模数学电路影响，这是因为真实时间计数器748计数每一时钟循环(直接耦合到真实时间计数器748的时钟输入的时钟210)。捕获寄存器752存储连续同步信号的时间周期值。如果捕获寄存器752中的值由多路复用器760(由应用程序(用户)借助节点776处的AUTOSCLEN信号控制)选择，那么所述值可代替来自分母寄存器762的分母值而用作分母值。可从(例如)来自数字处理器(微控制器)的用户所规定缩放启用位来导出节点776处的AUTOSCLEN信号。
PWM时基计数器746、真实时间计数器748、捕获寄存器752、周期寄存器756及逻辑电路(例如，多路复用器750及744)用以选择外部同步信号或使用内部产生的循环结束(EOC)信号来重新开始PWM循环。举例来说，通过多路复用器740、正边缘检测器742及多路复用器744获得外部同步信号。以其它方式，PWM时基计数器746及周期比较器754产生节点774处的循环结束(EOC)信号。以任一种方式，节点774处的EOC信号重新开始PWM循环。此允许跟踪外部同步信号(例如，SYNC1或SYNC2)的周期的自动PWM周期缩放。此特征提供成比例PWM周期缩放功能。
真实时间计数器748以不受正在图7中所展示的电路中进行的其它操作影响的恒定速率计数。当接收到外部SYNC(SYNC1或SYNC2)信号时，将真实时间计数器748内容保存于捕获寄存器752中且接着对真实时间计数器748进行复位。此恒定过程提供外部SYNC输入脉冲之间的时间周期。可使用捕获寄存器752的结果来替代经由多路复用器760选择的分母寄存器762。随着电路计数，不断地比较求和值与捕获寄存器752的内容，从而产生遵循外部同步周期的PWM时基周期。由于图7中所展示的电路的成比例PWM周期缩放能力，此均为可能的。
参考图8，其描绘利用图7中所展示的特定实例性实施例的多相位比率PWM产生系统的示意性框图。主时基800包括图8中所展示且控制来自PWM产生器101a到101n的PWM信号相位中的每一者的周期的周期寄存器756、周期比较器754及周期计数器746。PWM产生器101中的每一者具有确定来自PWM产生器101中的每一者的相应PWM输出信号的相位偏移的相位偏移寄存器512。将工作循环寄存器108、相位偏移寄存器512及PWM周期寄存器746分别编程为获得最高所要操作频率所需的值，且借助来自图7中所展示的电路的计数启用信号772实现PWM频率减小。
参考图9，其描绘根据本发明的教示的图5及8中所展示的实施例的同步多相位PWM信号的示意性时序图。PWM1、PWM2及PWM3信号(展示三个相位)在如图解说明的同步信号上同步。当同步信号脉冲之间的时间变得较短时，PWM1、PWM2及PWM3信号的PWM周期、相位及工作循环也将按比例缩小。
参考图10，其描绘图2及3中所展示的电路的操作流程图。在步骤1002中，通过图2或3中所展示的电路的设计界定最大计数值。在步骤1004中，将比例因数加载到比例因数寄存器206中。接着在步骤1006中开始上文中所描述的操作，且在步骤1008中清除累加器寄存器202。接着在步骤1010中将一(1)与比例因数相加，且在步骤1012中比较结果与最大计数值。如果存储于累加器寄存器202中的结果小于最大计数值，那么在步骤1010中再次将一(1)与比例因数相加。如果存储于累加器寄存器202中的结果等于或大于最大计数值，那么从存储于累加器寄存器202中的计数值减去最大计数值。在步骤1016中，在节点316处断言计数启用，且所述过程通过返回到步骤1010而继续。
参考图11，其描绘图7中所展示的电路的操作流程图。在步骤1102中将分母值加载到分母寄存器762中。在步骤1104中将分子值加载到分子寄存器770中。接着在步骤1106中开始上文中所描述的操作，且在步骤1108中清除累加器寄存器764。接着在步骤1110中将一(1)与比例因数相加，且在步骤1112中比较结果与最大计数值。如果存储于累加器寄存器764中的结果小于最大计数值，那么在步骤1110中再次将一(1)与比例因数相加。如果存储于累加器寄存器764中的结果等于或大于最大计数值，那么从存储于累加器寄存器764中的计数值减去最大计数值。在步骤1116中，在节点772处断言计数启用，且所述过程通过返回到步骤1110而继续。
尽管已参考本发明的实例性实施例描绘、描述及界定了本发明的实施例，但此些参考不暗示对本发明的限制，且不应推断出存在此限制。所揭示的标的物能够在形式及功能上具有大量修改、变更及等效形式，熟习相关技术且受益于本发明的技术者将会联想到此些修改、变更及等效形式。本发明的所描绘及所描述实施例仅为实例，且并非对本发明的范围的穷尽性说明。
Claims (18)
1.一种脉冲宽度调制时钟控制电路，其包括：
时钟输入，其可接收时钟信号；
时钟驱动处理单元，其经配置以基于比例因数产生溢出信号，其中所述时钟驱动处理单元包括加法器，且该时钟驱动处理单元经配置以随着每个时钟信号将频率缩放寄存器的内容与累加器的内容相加，其中所述累加器接收所述时钟信号且随着每个时钟脉冲存储来自所述加法器的输出值，其中所述加法器的第一输入与所述累加器的输出耦合且所述加法器的第二输入与所述频率缩放寄存器耦合且其中所述加法器的进位输出提供所述溢出信号；
其中所述脉冲宽度调制时钟控制电路进一步经配置以当产生所述溢出信号时移除所述时钟信号的时钟脉冲或基于所述时钟信号的信号。
2.一种用于控制可变频率比率脉冲宽度调制信号的设备，其包括根据权利要求1所述的脉冲宽度调制时钟控制电路，并进一步包括：
减法器，其具有用以产生控制信号的正负号输出，其中当由所述累加器提供的所述减法器的第一输入处的第一值等于或大于所述减法器的第二输入处的第二值时断言所述控制信号；
多路复用器，其具有
输出，其耦合到所述加法器的所述第一输入；
第一输入，其耦合到所述累加器的所述输出，
第二输入，其耦合到所述减法器的差输出，及
控制输入，其耦合到所述减法器的所述正负号输出；
其中，所述频率缩放寄存器存储分子值；
分母寄存器，其具有耦合到所述减法器的所述第二输入的输出，其中所述分母寄存器存储分母值；
其中在每一时钟脉冲处将所述分子值与所述累加器中的值相加直到所述减法器确定所述累加器中的所述值等于或大于所述分母寄存器中的所述分母值为止，接着从所述累加器中的所述值减去来自所述减法器的所述输出的所得差，借此所述累加器中的所述值保持在零(0)与所述分母寄存器中的所述分母值之间。
3.根据权利要求2所述的设备，进一步包括：
主时基产生器，其中所述主时基产生器包括：
主周期寄存器，其存储主周期值；
主周期计数器，其具有耦合到所述时钟信号的时钟输入，且针对所接收的多个时钟脉冲中的每一者使主计数值递增；
主周期比较器，其耦合到所述主周期寄存器及所述主周期计数器，其中所述主周期比较器比较所述主计数值与所述主周期值，当所述主计数值等于或大于所述主周期值时产生脉冲宽度调制加载信号，且接着将所述主周期计数器中的所述主计数值复位到零；及
多个脉冲宽度调制产生器，其用于产生多个可变频率比率脉冲宽度调制信号，所述多个脉冲宽度调制产生器中的每一者包括：
工作循环寄存器，其存储工作循环值；
工作循环计数器，其具有
时钟输入，其耦合到所述时钟信号，
时钟启用输入，其耦合到所述控制信号，
其中当断言所述控制信号时针对所接收的所述多个时钟脉冲中的每一者使工作循环计数值递增；
工作循环比较器，其耦合到所述工作循环寄存器及所述工作循环计数器，其中所述工作循环比较器比较所述工作循环计数值与所述工作循环值，且当所述工作循环计数值小于或等于所述工作循环值时产生相位偏移相关脉冲宽度调制信号；及
相位偏移寄存器，其存储相位偏移值且耦合到所述工作循环计数器，其中当从所述主时基断言所述脉冲宽度调制加载信号时将所述相位偏移值加载到所述工作循环计数器中以变为新工作循环计数值。
4.根据权利要求3所述的设备，其进一步包括：
真实时间计数器，其具有耦合到所述主周期计数器的输出；
捕获寄存器，其具有耦合到所述真实时间计数器的输入；
第一多路复用器，其具有耦合到所述分母寄存器的第一输入、耦合到所述捕获寄存器的输出的第二输入及耦合到所述减法器的所述第二输入的输出；及
第二多路复用器，其具有耦合到来自所述比较器的所述脉冲宽度调制循环结束信号的第一输入、耦合到外部同步信号的第二输入及耦合到所述主周期计数器的复位输入的输出；
其中所述第一多路复用器及所述第二多路复用器在所述外部同步信号与所述脉冲宽度调制循环结束信号之间进行选择以用于重新开始脉冲宽度调制循环。
5.一种用于控制可变频率比率脉冲宽度调制信号的设备，其包括根据权利要求1所述的脉冲宽度调制时钟控制电路，其中：
所述累加器具有
n位输入，及
n位输出；
其中所述加法器具有
进位输入，其耦合到逻辑高，
第一n位输入，其耦合到所述累加器的所述n位输出，
第二n位输入，
进位输出，其用于提供控制信号，其中当存在加法溢出时断言所述控制信号，及
n位输出，其耦合到所述累加器的所述n位输入；
其中所述频率缩放寄存器具有
可编程n位输入，及
n位输出，其耦合到所述加法器的所述第二n位输入；
时钟门，其具有
时钟输入，其耦合到所述时钟信号，
时钟启用输入，其耦合到所述加法器的所述进位输出，及
时钟输出；
其中所述加法器将所述累加器中的值与编程到所述频率缩放寄存器中的缩放值相加，且将其和输出回到所述累加器中；且
其中当断言来自所述加法器的所述时钟启用时，所述时钟门允许所述时钟门的所述时钟输入处的多个时钟脉冲传递到所述时钟门的所述时钟输出，否则抑制所述多个时钟脉冲传递到所述时钟门的所述时钟输出。
6.根据权利要求5所述的设备，进一步包括：主时基产生器，其中所述主时基产生器包括：
主周期寄存器，其存储主周期值；
主周期计数器，其具有耦合到所述时钟信号的时钟输入，且针对所接收的所述多个时钟脉冲中的每一者使主计数值递增；
主周期比较器，其耦合到所述主周期寄存器及所述主周期计数器，其中所述主周期比较器比较所述主计数值与所述主周期值，当所述主计数值等于或大于所述主周期值时产生脉冲宽度调制加载信号，且接着将所述主周期计数器中的所述主计数值复位到零；及
多个脉冲宽度调制产生器，其用于产生多个可变频率比率脉冲宽度调制信号，所述多个脉冲宽度调制产生器中的每一者包括：
工作循环寄存器，其存储工作循环值；
工作循环计数器，其具有耦合到所述时钟门的所述时钟输出的时钟输入且针对从所述时钟门接收的所述多个时钟脉冲中的每一者使工作循环计数值递增；
工作循环比较器，其耦合到所述工作循环寄存器及所述工作循环计数器，其中所述工作循环比较器比较所述工作循环计数值与所述工作循环值，且当所述工作循环计数值小于或等于所述工作循环值时产生相位偏移相关脉冲宽度调制信号；及
相位偏移寄存器，其存储相位偏移值且耦合到所述工作循环计数器，其中当从所述主时基断言所述脉冲宽度调制加载信号时将所述相位偏移值加载到所述工作循环计数器中以变为新工作循环计数值。
7.一种用于控制可变频率比率脉冲宽度调制信号的设备，其包括根据权利要求1所述的脉冲宽度调制时钟控制电路，其中：
所述累加器具有
n位输入，及
n位输出；
其中所述加法器具有
进位输入，其耦合到逻辑高，
第一n位输入，其耦合到所述累加器的所述n位输出，
第二n位输入，
进位输出，其用于提供控制信号，其中当存在加法溢出时断言所述控制信号，及
n位输出，其耦合到所述累加器的所述n位输入；
其中所述频率缩放寄存器具有
可编程n位输入，及
n位输出，其耦合到所述加法器的所述第二n位输入；
其中所述加法器将所述累加器中的值与编程到所述频率缩放寄存器中的缩放值相加，且将其和输出回到所述累加器中。
8.根据权利要求7所述的设备，所述设备进一步包括：
主时基产生器，其中所述主时基产生器包括：
主周期寄存器，其存储主周期值；
主周期计数器，其具有耦合到所述时钟信号的时钟输入，且针对所接收的多个时钟脉冲中的每一者使主计数值递增；
主周期比较器，其耦合到所述主周期寄存器及所述主周期计数器，其中所述主周期比较器比较所述主计数值与所述主周期值，当所述主计数值等于或大于所述主周期值时产生脉冲宽度调制加载信号，且接着将所述主周期计数器中的所述主计数值复位到零；及
多个脉冲宽度调制产生器，其用于产生多个可变频率比率脉冲宽度调制信号，所述多个脉冲宽度调制产生器中的每一者包括：
工作循环寄存器，其存储工作循环值；
工作循环计数器，其具有
时钟输入，其耦合到所述时钟信号，
时钟启用输入，其耦合到所述控制信号，
其中当断言所述控制信号时针对所接收的所述多个时钟脉冲中的每一者使工作循环计数值递增；
工作循环比较器，其耦合到所述工作循环寄存器及所述工作循环计数器，其中所述工作循环比较器比较所述工作循环计数值与所述工作循环值，且当所述工作循环计数值小于或等于所述工作循环值时产生相位偏移相关脉冲宽度调制信号；及
相位偏移寄存器，其存储相位偏移值且耦合到所述工作循环计数器，其中当从所述主时基断言所述脉冲宽度调制加载信号时将所述相位偏移值加载到所述工作循环计数器中以变为新工作循环计数值。
9.一种用于提供脉冲宽度调制时钟的方法，其包括：
接收时钟信号；
随着每一时钟处理缩放值且基于所述缩放值产生溢出信号；以及
当产生所述溢出信号时，通过移除所述时钟信号的时钟脉冲或基于所述时钟信号的信号来修改所述时钟信号或所述基于所述时钟信号的信号，其中修改所述基于所述时钟信号的信号是通过将所述基于所述时钟信号的信号馈送到具有启用输入的计数器来执行，其中所述启用输入由所述溢出信号控制。
10.根据权利要求9所述的方法，其包括随着每一时钟信号通过加法器将所述缩放值与累加器的内容相加的步骤，并通过所述加法器产生所述溢出信号。
11.根据权利要求9所述的方法，其进一步包括：
随着每一时钟脉冲接收所述时钟信号并存储来自加法器的输出值，其中所述加法器的第一输入与累加器的输出耦合，且所述加法器的第二输入与频率缩放寄存器耦合且其中所述加法器的进位输出提供所述溢出信号。
12.根据权利要求9所述的方法，其进一步包括：
提供至少一个脉冲宽度调制单元，其包括所述计数器，其中所述计数器是工作循环计数器，所述工作循环计数器接收基于所述时钟信号的主时钟信号和所述溢出信号；以及
随着所述时钟信号中的每一时钟脉冲递增工作循环值除非所述溢出信号被断言。
13.一种用于提供脉冲宽度调制时钟的方法，其包括：
接收时钟信号；
随着每一时钟处理缩放值且基于所述缩放值产生溢出信号；以及
当产生所述溢出信号时，通过移除所述时钟信号的时钟脉冲或基于所述时钟信号的信号来修改所述基于所述时钟信号的信号，其中修改所述时钟信号是通过将所述时钟脉冲馈送到由所述溢出信号控制的门来执行；
将所述时钟信号馈送到主时基；
通过所述主时基产生主时钟信号，其中所述基于所述时钟信号的信号为所述主时钟信号。
14.根据权利要求13所述的方法，进一步包括：
在主周期寄存器中存储主周期值；
计数所述时钟信号，并针对接收到的多个时钟脉冲中的每一者递增主计数值；
比较所述主计数值与所述主周期值，并当主计数值等于或大于主周期值时，产生脉冲宽度调制加载信号；然后将主周期计数器中的主计数值复位为零，其中所述脉冲宽度调制加载信号是所述主时钟信号。
15.根据权利要求14所述的方法，进一步包括：
将所述脉冲宽度调制加载信号馈送到多个脉冲宽度调制产生器，所述多个脉冲宽度调制产生器用于产生多个可变的频率比率脉冲宽度调制信号。
16.根据权利要求15所述的方法，进一步包括对于所述多个脉冲宽度调制产生器的每一者：存储工作循环值；
当断言控制信号时，针对所接收的所述多个时钟脉冲中的每一者递增工作循环计数值；
比较所述工作循环计数值与所述工作循环值，且当所述工作循环计数值小于或等于所述工作循环值时，产生相位偏移相关脉冲宽度调制信号，其中当断言所述脉冲宽度调制加载信号时，将相位偏移值加载到工作循环计数器使其变为新的工作循环计数值。
17.一种用于提供脉冲宽度调制时钟的方法，其包括：
接收时钟信号；
随着每一时钟处理缩放值且基于所述缩放值产生溢出信号，其中所述缩放值存储于分子寄存器中且其中来自加法器的输出值随着每一时钟脉冲被存储，其中所述加法器的第一输入通过多路复用器与累加器的输出耦合且所述加法器的第二输入与所述分子寄存器耦合；
提供一减法器，其具有与所述累加器的所述输出耦合的第一输入，以及与分母寄存器耦合的第二输入，其中所述多路复用器具有与所述累加器的所述输出耦合的第一输入以及与所述减法器的输出耦合的第二输入；以及
如果输入到所述减法器的所述第一输入和所述第二输入的值的差值小于零产生溢出信号且其中所述溢出信号控制所述多路复用器；且
当所述溢出信号产生时，通过移除所述时钟信号的时钟脉冲或基于所述时钟信号的信号来修改所述时钟信号或所述基于所述时钟信号的信号。
18.一种用于提供脉冲宽度调制时钟的方法，其包括：
接收时钟信号；
随着每一时钟处理缩放值且基于所述缩放值产生溢出信号；
当所述溢出信号产生时，通过移除所述时钟信号的时钟脉冲来修改所述时钟信号，进一步包括：
提供至少一个脉冲宽度调制单元，其包括接收所述修改的时钟信号的工作循环计数器；以及
随着所述修改的时钟信号的每一时钟脉冲递增工作循环值。
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| C06 | Publication | ||
| PB01 | Publication | ||
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |