KR101944931B1

KR101944931B1 - 가변 주파수 비율측정 다중 위상 펄스 폭 변조 생성

Info

Publication number: KR101944931B1
Application number: KR1020147011637A
Authority: KR
Inventors: 브라이언 크리스
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2011-09-29
Filing date: 2012-09-18
Publication date: 2019-02-07
Also published as: EP2761756A2; US20140139278A1; WO2013048820A3; WO2013048820A2; KR20140079804A; TW201320608A; US8638151B2; TWI568187B; US20130082747A1; CN103858346A; CN103858346B; US8878581B2; EP2761756B1

Abstract

위상이 시프트된 PWM 신호들의 듀티 사이클과 위상 관계들을 PWM 신호 주파수의 주기의 함수로서 유지하는 위상이 시프트된 PWM 신호들을 생성한다. PWM 시스템에 사용되는 프로세서의 계산 작업부하를 크게 간략화하고 저감하도록 비율 측정 방식으로 동작하는 다중 위상 PWM 제어 신호들이 생성된다. 위상이 시프된 PWM 신호들의 그룹들은 또한 외부 동기화 신호들과 동기화될 수 있고 그리고 외부 동기화 신호들과 일치하도록 자동적으로 스케일될 수 있다.

Description

가변 주파수 비율측정 다중 위상 펄스 폭 변조 생성{VARIABLE FREQUENCY RATIOMETRIC MULTIPHASE PULSE WIDTH MODULATION GENERATION}

본 발명은 일반적으로 펄스 폭 변조 신호들의 생성에 관한 것으로, 특히 주파수들의 범위에 걸쳐 위상 관계를 유지하는 펄스 폭 변조 신호들 그룹의 생성에 관한 것이다.

예를 들어, 주파수 가변적이고, 또한 서로에 대해 위상이 시프트되는 펄스 폭 변조(PWM) 신호 출력들의 어레이들을 이용하여 그들의 전력 변환 효율들을 개선하기 위하여 전력 변환 응용들은 점점 더 복잡해지고 있다. 공진 스위치 모드 전력 변환 회로들의 전력 변환 효율을 개선하기 위해 이 회로에 종종 위와 같은 PWM 신호 조합이 사용되고 있다. 현재 기술의 다중 위상, 가변 주파수 PWM 생성 회로들은 주기, 위상 오프셋 및 듀티 사이클에 대해 특정 시간 기간으로 동작한다. PWM 펄스 주파수가 변화하므로, 필요한 계산을 수행하기 위해 많은 처리 전력과 속도를 필요로 하는 PWM 각 사이클에 대해 전술한 PWM 파라미터들의 값들은 재계산되고 또한 갱신되어야 한다. 이들 위상이 시프트된 PWM 신호들은 또한 외부 동기화 신호들과 동기화될 수 있다. 그러나 동기 신호 주기 및/또는 위상이 넓게 변화하면, 동기화는 예를 들어, 런트 펄스들(runt pulses), 미싱 사이클들, 런어웨이 듀티 사이클들 등과 같은 문제들을 일으킬 수 있다.

아날로그 PWM 신호 생성을 이용하면, 넓은 주파수 범위에 걸쳐서 동작하는 다중 위상 PWM 신호들을 생성하기 어려우며 또한 현재 기술 표준의 디지털 PWM 신호 생성은 가변 주파수 동작에 적합치 않은 고정 주파수에서 동작한다.

위상이 시프트된 PWM 신호들의 듀티 사이클과 위상 관계들을 PWM 신호 주파수의 주기의 함수로서 유지하는 위상이 시프트된 PWM 신호들의 그룹들을 생성할 수 있는 것이 요구된다. 따라서 PWM 시스템에 사용되는 프로세서에 대해 계산 작업부하를 크게 간략화하고 저감하도록 비율 측정 방식으로 동작하는 다중 위상 PWM 제어 신호들을 생성하는 능력이 필요하다. 주파수 스케일링은 디지털 처리 예를 들어 마이크로컨트롤러, 시스템 내에 용이하게 통합할 수 있도록 고정 클럭 주파수를 사용할 수 있어야 한다. 전술한 바의 문제들을 일으키지 않고 외부 동기화 신호들에 위상 시프트된 PWM 신호들의 그룹들을 정확하게 또한 신뢰성 있게 동기화할 수 있는 것이 또한 요구된다.

본 발명의 교시들에 따르면, "스투터(shutter)" 클럭킹/카운팅은 누산기 회로를 기반으로 하여 PWM 생성 회로들에 클럭 펄스들을 주기적으로 소거(스킵)하는 회로 또는 누산기 회로를 기반으로 해서 PWM 카운터들에 대한 카운트를 주기적으로 금지하는 회로로 구현된다. 미싱 클럭 펄스들 또는 미싱 카운터들은 PWM 생성 회로(들)의 시간 기준(들)을 더욱 느리게 동작하게 하므로, 효율적인 PWM 주파수를 낮춘다. PWM 생성기들에 대한 클럭 펄스들/카운트들의 비율을 변화시킴으로써, 그 결과 생기는 PWM 출력들의 주파수가 변화되고 또한 위상 오프셋들 및 듀티가 또한 비율적으로(비율 측정적으로) 변화된다. 그러나 이러한 형태의 "스투터" 클럭킹/카운팅의 결점은 스케일 팩터가 PWM 주기, 듀티 사이클, 위상 등을 증가시키도록 감소되어야 한다는 것이다. 이러한 역의 관계는 바람직하지 않다.

전술한 결점은 PWM 생성 로직에 카운트 인에이블 펄스들의 스트림을 생성하는 프로그램가능 모듈로 연산을 이용하여 해소될 수 있다. 카운트 인에이블 신호의 로직 "1" 대 로직 "0" 비율은 관련 PWM 생성 회로들에 대한 시간 기준 스케일링의 양을 결정한다. 관련 PWM 생성 회로들에 대하여 "누산기" 기반 스케일링과 비교하므로, 이 실시예는 전형적으로 "모든 로직 1"인 고정 롤 오버 카운트 값을 이용하지 않는다.

전술한 누산기 스케일링 방법은 PWM 시간 주기(time period)를 감소시키기 위해 스케일 팩터의 값이 증가할 필요가 있다. 롤 오버하는 누산기를 이용하는 대신에, 누산기의 내용이 제2 스케일링 값과 비교된다. 누산기의 내용이 이 제2 스케일링 값을 초과하는 경우에, 누산기의 내용은 제2 스케일링 값만큼 감소되고 또한, 시간 기준 "카운트 인에이블"이 생성된다(생산된다). 이 동작은 연속적인 감산에 의한 분할을 수행하는 것과 유사하다. 프로그램가능 누산기 임계치를 이용함으로써, 계산들을 분할할 필요성이 없어진다. 동기 신호 시간 주기 자동 획득은 또한 외부 동기 신호와 정합을 위한 PWM 생성의 자동 스케일링을 허용한다. 따라서 넓게 왜곡된 PWM 신호들이 제거된다.

본 발명의 특정 예시의 실시예에 따르면 가변 주파수 비율 측정 펄스 폭 클럭 신호를 제어하는 장치는, 카운트 인에이블 신호(772)를 생성하는데 사용되는 출력 신호를 갖는 감산기(758)로서, 상기 카운트 인에이블 신호(772)는 감산기(758)의 제1 입력에서의 제1 값이 제2 입력에서의 제2 값과 같거나 그보다 클 때 어서트되는 감산기(758); 임의의 주파수에서 복수의 클럭 펄스들을 포함하는 클럭 신호에 결합된 클럭 입력을 갖는 누산기(764); 상기 누산기(764)의 입력에 결합된 출력을 갖는 가산기(766); 상기 가산기(766)의 제2 입력에 결합된 출력, 상기 누산기(764)의 출력에 결합된 제1 입력, 상기 감산기(758)의 차동 출력에 결합된 제2 입력, 및 상기 감산기(758)의 신호 출력에 결합된 제어 입력을 갖는 멀티플렉서(768); 상기 가산기(766)의 제1 입력에 결합된 출력을 갖고 분자 값을 저장하는 분자 레지스터(770); 및 상기 감산기(758)의 제2 입력에 결합된 출력을 갖고 분모 값을 저장하는 분모 레지스터(762)를 포함하며, 상기 감산기(758)가 상기 누산기(764)의 값이 상기 분모 레지스터(762)의 분모 값과 같거나 그보다 크다는 것을 결정할 때까지 상기 분자 값은 상기 누산기(764)의 값에 가산된 다음, 상기 감산기(758)의 출력으로부터의 결과 차이가 상기 누산기(764)의 값에서 감산되어 상기 누산기(764)의 값이 제로(0)와 상기 분모 레지스터(762)의 값 사이에서 유지된다.

본 발명의 또 하나의 특정 예시의 실시예에 따르면, 복수의 가변 주파수 비율 측정 펄스 폭 변조(PWM) 신호들을 생성하는 시스템은, 스투터 클럭 회로(300); 마스터 시간 기준 생성기(800); 및 복수의 가변 주파수 비율 측정 PWM 신호들을 생성하는 복수의 PWM 생성기들(101)를 포함하고, 상기 스투터 클럭 회로(300)는: 카운트 인에이블 신호(772)를 생성하는데 사용되는 출력 신호를 갖는 감산기(758)로서, 상기 카운트 인에이블 신호(772)는 제1 입력에서의 제1 값이 감산기(758)의 제2 입력에서의 제2 값과 같거나 그보다 클 때 어서트되는 감산기(758); 임의의 주파수에서 복수의 클럭 펄스들을 포함하는 클럭 신호에 결합된 클럭 입력을 갖는 누산기(764); 상기 누산기(764)의 입력에 결합된 출력을 갖는 가산기(766); 상기 가산기(766)의 제2 입력에 결합된 출력, 상기 누산기(764)의 출력에 결합된 제1 입력, 상기 감산기(758)의 차동 출력에 결합된 제2 입력, 및 상기 감산기(758)의 신호 출력에 결합된 제어 입력을 갖는 멀티플렉서(768); 상기 가산기(766)의 제1 입력에 결합된 출력을 갖고 분자 값을 저장하는 분자 레지스터(770); 및 상기 감산기(758)의 제2 입력에 결합된 출력을 갖고 분모 값을 저장하는 분모 레지스터(762)를 포함하고, 상기 감산기(758)가 상기 누산기(764)의 값이 상기 분모 레지스터(762)의 분모 값과 같거나 그보다 크다는 것을 결정할 때까지 상기 분자 값은 각 클럭 펄스에서 상기 누산기(764)의 값에 가산된 다음, 상기 감산기(758)의 출력으로부터의 결과 차이가 상기 누산기(764)의 값에서 감산되어 상기 누산기(764)의 값이 제로(0)와 상기 분자 레지스터(762)의 값 사이에서 유지되고, 상기 마스터 시간 기준 생성기(800)는: 마스터 주기 값을 저장하는 마스터 주기 레지스터(756); 상기 클럭 신호에 결합된 클럭 입력을 갖고, 또한 수신된 복수의 클럭 펄스들 각각에 대한 마스터 카운트 값을 증가시키는 마스터 주기 카운터(746); 및 상기 마스터 주기 레지스터(756) 및 상기 마스터 주기 카운터(746)에 결합되고, 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하여 상기 마스터 카운트 값이 상기 마스터 주기 값과 같거나 그보다 클 때 PWM 종료 사이클 신호를 생성한 다음 상기 마스터 주기 카운터(746)의 상기 마스터 카운트 값을 제로로 리셋시키는 마스터 주기 비교기(754)를 포함하고, 상기 복수의 PWM 생성기들(101) 각각은: 듀티 사이클 값을 저장하는 듀티 사이클 레지스터(108); 클럭 신호에 결합된 클럭 입력 및 카운트 인에이블 신호(772)에 결합된 클럭 인에이블 입력을 갖고 상기 카운트 인에이블 신호(772)가 어서트될 때 수신된 복수의 클럭 펄스들 각각에 대해 듀티 사이클 카운트 값이 증가되는 듀티 사이클 카운터(102); 상기 듀티 사이클 레지스터(108) 및 상기 듀티 사이클 카운터(102)에 결합되고, 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하여 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값 미만이거나 그와 같을 때 위상 오프셋 관련 PWM 신호를 생성하는 듀티 사이클 비교기(110); 및 위상 오프셋 값을 저장하고 또한 상기 듀티 사이클 카운터(102)에 결합되는 위상 오프셋 레지스터(512)를 포함하고, 상기 마스터 시간 기준부(500)로부터 PWM 로드 신호가 어서트될 때 새로운 듀티 사이클 카운 값이 되도록 상기 듀티 사이클 카운터(102)에 위상 오프셋 값이 로딩된다.

본 발명의 또 다른 특정 예시의 실시예에 따르면, 복수의 가변 주파수 비율 측정 펄스 폭 변조(PWM) 신호들을 제어하는 방법은, 최대 카운트 값을 정의하는 단계; 스케일 팩터 값을 제공하는 단계; 누산기 레지스터를 제로 값으로 소거하는 단계; 상기 스케일 팩터 값에 일(1)을 가산하고 또한 누산기 레지스터에 그 결과를 저장하는 단계; 상기 누산기 레지스터의 결과 값을 최대 카운트 값과 비교하는 단계; 및 PWM 생성기에 카운트 인에이블을 어서트하고 그리고 상기 스케일 팩터에 일(1)을 추가하여 그 결과를 누산기 레지스터에 저장하는 단계들로 복귀하는 단계를 포함하고, 상기 누산기 레지스터의 결과가 최대 카운트 값 미만이면, 상기 스케일 팩터에 일(1)을 추가하여 그 결과를 누산기 레지스터에 저장하는 단계들로 복귀하고, 그리고 상기 누산기 레지스터의 결과가 최대 카운트 값과 같거나 그보다 크면, 상기 누산기 레지스터의 결과 값에서 상기 최대 카운트 값을 감산한다.

본 발명의 또 다른 특정 예시의 실시예에 따르면, 복수의 가변 주파수 비율 측정 펄스 폭 변조(PWM) 신호들을 제어하는 방법은, 분모 값을 제공하는 단계; 분자 값을 제공하는 단계; 누산기 레지스트를 제로 값으로 소거하는 단계; 상기 스케일 팩터 값에 일(1)을 가산하고 또한 누산기 레지스터에 그 결과를 저장하는 단계; 상기 누산기 레지스터의 결과 값을 최대 카운트 값과 비교하는 단계; 및 PWM 생성기에 카운트 인에이블을 어서트하고 그리고 상기 스케일 팩터에 일(1)을 추가하여 그 결과를 누산기 레지스터에 저장하는 단계들로 복귀하는 단계를 포함하고, 상기 누산기 레지스터의 결과가 분모 값 미만이면, 상기 스케일 팩터에 일(1)을 추가하여 그 결과를 누산기 레지스터에 저장하는 단계들로 복귀하고, 그리고 상기 누산기 레지스터의 결과가 분모 값과 같거나 그보다 크면, 다음에 상기 누산기 레지스터의 결과 값에서 상기 분모 값을 감산한다.

본 발명에 의하면, 주파수들의 범위에 걸쳐서 위상 관계를 유지하는 펄스 폭 변조 신호들 그룹을 생성할 수 있다.

도 1은 전형적인 펄스 폭 변조(PWM) 회로를 도시한다.
도 2는 본 발명의 특정 실시예에 따른, PWM 생성기 회로들에서 PWM 카운터들에 클럭 펄스들을 인에이블링/디스에이블링하기 위하 회로의 개략 블록도이다.
도 3은 본 발명의 또 하나의 특정 실시예에 따른, PWM 생성기 회로들에서 PWM 카운팅을 인에이블링/디스에이블링하기 위한 회로의 개략 블록도이다.
도 4는 본 발명의 교시들에 따른, PWM 클럭/카운트 인에이블링을 위한 개략 타이밍도를 도시한다.
도 5는 도 3에 도시한 특정 실시예를 이용하는 다중 위상 비율 측정 PWM 생성 시스템의 개략 블록도이다.
도 6은 본 발명의 교시들에 따른, 다른 주파수드에서의 동작을 도시하는 다중 위상 PWM 생성을 위한 개략 타이밍도들이다.
도 7은 본 발명의 또 다른 하나의 특정 실시예에 따른, PWM 생성기 회로들에서 PWM 카운팅을 인에이블링/디스에이블링하기 위한 회로를 갖는 PWM 시간 기준부의 개략 블록도이다.
도 8은 도 7에 도시된 특정 실시예를 이용하는 다중 위상 비율 측정 PWM 생성 시스템의 개략 블록도이다.
도 9는 본 발명의 교시들에 따른, 도 5 및 도 8에 도시된 실시예들의 동기화된 다중 위상 PWM 신호들에 대한 개략 타이밍 도를 도시한다.
도 10은 도 2 및 도 3에 도시된 회로들의 동작 흐름도를 도시한다.
도 11은 도 7에 도시된 회로의 동작 흐름도를 도시한다.

본 발명은 첨부 도면들과 결합된 하기의 설명을 참조하면 보다 완전하게 이해할 수 있을 것이다.

본 발명은 다양한 변형들 및 대안적인 형태들로 될 수 있지만, 그 특정 예시의 실시예들이 도면에서 도시되고 또한 여기에서 상세히 설명된다. 그러나 특정 예시의 실시예들에 대한 여기서의 설명은 여기에서 개시된 특정 형태들로 본 발명을 한정하고자 하는 것이 아니고 오히려, 본 발명은 부속 청구범위들에 정의된 바와 같은 변형들 및 균등물들을 망라해야 한다는 것으로 이해해야 할 것이다.

도면들을 보면, 예시의 실시예들에 대한 상세가 개략적으로 도시된다. 도면들에 있어서, 동일한 요소들에 대해서는 동일한 번호들로 나타내고, 또한 유사한 요소들은 다른 소문자 첨자를 붙여서 동일한 번호들로 나타낸다.

도 1을 보면, 전형적인 펄스 폭 변조(PWM) 회로가 도시되어 있다. PWM 생성기 회로(101)는 타이머/카운터(102), 주기 레지스터(104), 비교기(106) 및 듀티 사이클 레지스터(108)를 포함한다. 타이머/카운터(102)는 비교기(106)에 의해 결정된 바와 같은 주기 레지스터(104)에 의해 특정된 값에 도달하기까지 제로에서부터 카운트를 한다. 주기 레지스터(104)는 PWM 주기를 결정하는 최대 카운터 값을 나타내는 유저 특정 값을 포함한다. 타이머/카운터(102)가 주기 레지스터(104)내의 값과 일치하면, 타이머/카운터(102)는 비교기(106)로부터의 리셋 신호에 의해 소거되고 또한 사이클이 반복된다. 듀티 사이클 레지스터(108)는 유저 특정 듀티 사이클 값을 저장한다. PWM 출력 신호(120)는 타이머/카운터(102) 값이 상기 듀티 사이클 레지스터(108)에 저장된 듀티 사이클 값 미만일 때마다 어서트된다(하이로 구동). PWM 출력 신호(120)는 타이머/카운터(102) 값이 상기 듀티 사이클 레지스터(108)에 저장된 듀티 사이클 값과 같거나 그보다 클 때마다 디-어서트된다(로우로 구동).

도 2 및 도 3을 보면, 본 발명의 특정 예시의 실시예들에 따른, PWM 생성기 회로들에서 PWM 카운터들에 클럭 펄스들을 인에이블링/디스에이블링하기 위한 회로들의 개략 블록도(도 2)가 도시되어 있으며 또한 PWM 카운팅을 인에이블링/디스에이블링하기 위한 회로들의 개략 블록도(도 3)가 도시되어 있다. 도 2 및 도 3은 누산기(202), 가산기(204) 및 프로그램가능 입력을 갖는 주파수 스케일링 레지스터(FSR)(206)를 포함하는 2개의 유사한 회로들을 도시한다. 각 클럭 사이클(입력(210)에서)에서, FSR(206)의 내용들이 가산기(204)와 함께 누산기(202)의 내용들에 가산된다. 그러면 이 합이 가산기(204)에서 오버플로우하여 노드(212)에서 캐리 아웃(co) 신호가 생성된다. 이 캐리 아웃 신호는 클럭 게이팅 회로(208)(도 2)를 인에이블하는데 사용될 수 있거나 또는 관련 PWM 생성 회로망(도 5 참조)에 대한 카운트 인에이블 신호(도 3)로서 사용될 수 있다. 최종 결과는 낮은 PWM 출력 신호 주파수들을 산출하기 위해 낮은 속도로 PWM 회로를 구동하는 것이다.

도 4를 보면, 본 발명의 교시들에 따른 PWM 클럭/카운트 인에이블링을 위한 개략 타이밍도가 도시되어 있다. PWM 클럭(214)은 클럭 (210)(도 2)으로부터 제거된 펄스들을 갖고, 또한 카운트 인에이블은 노드(316)에서 클럭(210)(도 3)의 펄스들 중 일부를 차단한다. 도 2 또는 도 3에 도시된 어느 하나의 회로는 PWM 출력 신호 주파수를 낮추는 동일한 결과를 달성한다.

도 5를 보면 도 3에 도시된 특정 예시의 실시예를 이용하는 다중 위상 비율 측정 생성 시스템의 개략 블록도가 도시되어 있다. 도 5에 도시된 회로 실시예는 도 2와 도 3에 각각 도시된 "스투터 클럭" 회로들(200 및 300)에 의해 주파수가 변화할 때 상대 관계들을 유지하는 다중 위상 관련 PWM 출력 신호들의 생성을 지원한다. 스투터 클럭 회로(300)가 도시되어 있지만, 스투터 클럭 회로(200)가 효과적으로 동일하게 사용될 수 있다.

마스터 시간 기준부(500)는 PWM 생성기들(101a-101n)로부터의 PWM 신호 위상들 각각에 대한 주기를 제어하는 주기 레지스터(504), 주기 비교기(506) 및 주기 카운터(502)를 포함한다. PWM 생성기들(101) 각각은 PWM 생성기들(101) 각각으로부터의 각각의 PWM 출력 신호에 대한 위상 오프셋을 결정하는 위상 오프셋 레지스터(512)를 구비한다.

듀티 사이클, 위상 오프셋 및 PWM 주기 레지스터들(108, 512 및 504)는 최고의 소망하는 동작 주파수를 얻는데 필요한 값들로 각각 프로그램된다. 주파수 스케일링 레지스터(FSR)(206)는 최고의 가능한 값 예를 들어 16비트 레지스터의 경우 FFFF(16진법)로 설정된다. PWM 시스템 동작 동안, FSR(206)의 값은 최종 PWM 출력 주파수를 낮추도록 변경된다. 예를 들어, 7FFF(16진법)의 값은 주기 레지스터(504)에 프로그램된 값의 절반의 PWM 출력 주파수가 된다. FSR(206) 값이 변화함에 따라, 듀티 사이클 및 위상 오프셋에 대해 일정 "사이클 당 도(degree per cycles)를 산출하도록 PWM 듀티 사이클 및 위상 오프셋은 비율 측정적으로 변화한다.

도 6을 보면, 본 발명의 교시들에 따른, 다른 주파수들에서의 동작을 나타내는 다중 위상 PWM 생성을 위한 개략 타이밍도들이 도시되어 있다. 상부 PWM 파형들(3개의 위상들로 도시됨)은 낮은 주파수에서의 동작을 나타내고, 또한 하부 PWM 파형들(3개의 위상들로 도시됨)은 높은 주파수에서의 동작을 나타낸다. PWM 주기의 변화에 비례하는 위상 오프셋 및 듀티 사이클 스케일링이 명확히 도시되어 있다.

도 7을 보면, 본 발명의 다른 또 하나의 특정 예시의 실시예에 따른, PWM 생성기 회로들에서 PWM 카운팅을 인에이블링/디스에이블링하기 위한 회로를 갖는 PWM 시간 기준부의 개략 블록도가 도시되어 있다. 이 특정 예시의 실시예에서, 분자 레지스터(770), 분모 레지스터(762), 누산기 레지스터(764), 가산기(766) 및 감산기(758)를 포함하는 프로그램가능 모듈로 연산 회로가 본 발명의 교시에 따라 "스투터 카운팅"을 구현하는데 사용된다. 또한, 멀티플렉서(740) 및/또는 멀티플렉서(744)로부터의 외부 동기 신호들을 추적하는 PWM 신호들(EOC 신호(774))을 생성하기 위한 동기 펄스들 사이의 간격을 측정하기 위해 동기 주기 캡쳐가 사용될 수 있다. 분자 레지스터(770)는 애플리케이션 회로에 대한 최단 PWM 주기(PWM 시간 기준 주기와 동일함)에 의해 초기화된다. 분모 레지스터(762)는 모든 동기 펄스의 수신 후 측정된 동기 펄스 주기에 의해 로딩된다. 상기 동기 주기와 정합하도록 (스투터 카운팅을 통해) 유효 시간 기준 듀레이션을 연장시키기 위해 노드(772)에서 최종 "CNT_EN" 신호가 사용된다.

멀티플렉서(768)가 인에이블된 "0" 입력(노드(772)가 로직 "0"임)을 가지면, 가산기(766)에서 분자 레지스터(770)의 값이 누산기(764)의 값에 반복적으로 가산된다. 누산기(764)의 값이 분모 레지스터(762)의 값보다 크다고 감산기(758)가 가리킬 때까지 누산기(764)의 합산은 증가한다. 분모 레지스터(762)의 값(한계치)을 초과하면, 이 값은 누산기(764)의 값에서 감산됨으로써 "모듈로"(modulo) 결과를 증가시킨다. 따라서 누산기(764)는 제로(0)와 분모 레지스터(762)의 값 사이의 값들로 제한된다. 누산기(764)의 값이 분모 레지스터(762)의 값보다 클 때마다, 노드(772)에서의 CNT_EN 신호는 로직 "1"이 된다. CNT_EN 신호(772)가 로직 "1"에 있을 때, 도 8에 도시된 PWM 로컬 시간 기준 카운터들(102)의 동작은 전술한 바와 같이, 도 5에 도시된 카운터 인에이블 신호(316) 및 듀티 사이클 카운터들(102)과 같은 방식으로 기능한다.

예를 들어, 누산기(770)의 값이 분모 레지스터(762)의 값의 1/4이면, 모든 4 클럭 사이클들 마다 노드(772)에서 로직 "1"의 CNT_EN 신호가 어서트되고, 여기서 PWM 로컬 시간 기준 카운터들(102)(도 8)은 정상 보다 4배 낮게 카운트함으로써 사(4)의 팩터만큼 PWM 사이클을 연장한다.

PWM 시간 기준 카운터(746)는 PWM 생성 회로에 의해 사용된 기준 타이밍을 제공한다(도 8참조). PWM 시간 기준 카운터(746)의 카운팅은 전술한 바와 같이 모듈로 연산을 실행하는 회로들에 의해 제어된다. 외부 동기 신호 펄스들 사이의 시간 주기를 측정하기 위해(멀티플렉서(744)의 출력으로부터의 신호를 초기화하기 위해) 실시간 카운터(748)가 사용된다. 외부 동기 신호 펄스들 사이 시간 주기의 이 시간 측정은 실시간 카운터(748)가 모든 클럭 사이클을 카운트하기 때문에(클럭(210)은 실시간 카운터(748)의 클럭 입력에 결합됨), 모듈로 연산 회로에 의해 영향을 받지 않는다. 캡쳐 레지스터(752)는 연속 동기 신호들의 시간 주기 값을 저장한다. 모드(776)에서 AUTOSCLEN 신호로 애플리케이션(유저)에 의해 제어된 멀티플렉서(760)에 의해 선택된 경우, 캡쳐 레지스터(752)의 값은 분모 레지스터(762)에서의 분모 값 대신 분모 값으로서 사용될 수 있다. 노드(776)에서의 AUTOSCLEN 신호는 유저 특정 스케일링 인에이블 비트로부터 예를 들어 디지털 프로세서(마이크로컨트롤러)로부터 유도될 수 있다.

PWM 시간 기준 카운터(746), 실시간 카운터(748), 캡쳐 레지스터(752), 주기 레지스터(756) 및 로직 회로들 예를 들어 멀티플렉서들(750 및 744)은 외부 동기 신호를 선택하거나 또는 PWM 사이클을 다시 개시하기 위해 내부적으로 생성된 사이클 종료(end of cycle;EOC)를 선택하는데 사용된다. 예를 들어, 외부 동기 신호는 멀티플렉서(740), 포지티브 에지 검출기(742) 및 멀티플렉서(744)를 통해 획득된다. 그렇지 않으면, PWM 시간 기준 카운터(746) 및 기간 비교기(754)는 노드(774)에서 사이클 종료(EOC) 신호를 생성한다. 어느 방법으로든지, 노드(774)에서의 EOC 신호는 PWM 사이클을 다시 개시한다. 이에 의해 외부 동기 신호, 예컨대 SYNC1 또는 SYNC2의 주기를 추적하는 자동 PWM 주기 스케일링이 가능하다. 이러한 특징은 비례적인 PWM 주기 스케일링 기능을 제공한다.

실시간 카운터(748)는 도 7에 도시한 회로들에서 진행하는 다른 동작들에 의해 영향을 받지않는 일정 속도(constant rate)로 카운트한다. 외부 SYNC(SYNC1 또는 SYNC2) 신호가 수신되면, 실시간 카운터(748)의 내용이 캡쳐 레지스터(752)에 세이브된 다음, 실시간 카운터(748)가 리셋된다. 이 일정한 처리는 외부 SYNC 입력 펄스들 사이의 시간 주기를 제공한다. 캡쳐 레지스터(752)의 결과는 멀티플렉서(760)를 통해 선택된 분모 레지스터(762) 대신에 사용될 수 있다. 상기 회로가 카운트함에 따라, 외부 동기 주기를 따르는 PWM 시간 기준 주기를 산출하는 캡쳐 레지스터의 내용과 합산 값이 일정하게 비교된다. 이는 도 7에 도시된 회로들의 비례적인 PWM 주기 스케일링 능력 때문에 모두 가능하다.

도 8을 보면, 도 7에 도시된 특정 예시의 실시예를 이용하는 다중 위상 비율 측정 PWM 생성 시스템의 개략 블록도가 도시되어 있다. 마스터 시간 기준부(800)는 도 8에 도시되고 또한 PWM 생성기들(101a-101n)로부터의 PWM 신호 위상들 각각에 대한 주기를 제어하는 주기 레지스터(756), 주기 비교기(754) 및 주기 카운터(746)를 포함한다. PWM 생성기들(101) 각각은 PWM 생성기들(101)의 각각으로부터의 각각의 PWM 출력 신호에 대한 위상 오프셋을 결정하는 위상 오프셋 레지스터(512)를 갖는다. 듀티 사이클, 위상 오프셋 및 PWM 주기 레지스터들(108, 512 및 746)은 각각 최고의 소망하는 동작 주파수를 얻는데 필요한 값들로 프로그램되고, 또한, 도 7에 도시된 회로로부터의 카운트 인에이블 신호(772)에 의해 PWM 주파수 감소가 달성된다.

도 9를 보면, 본 발명의 교시들에 따른, 도 5 및 도 8에 도시된 실시예들의 동기화된 다중 위상 PWM 신호들에 대한 개략 타이밍도가 도시되어 있다. PWM1, PWM2 및 PWM3 신호들(3개의 위상들이 도시됨)은 도시된 바와 같이 동기신호와 동기화된다. 동기 신호 펄스들 사이의 시간이 짧게 되어 PWM 기간이 짧게 되면, 비례적으로 PWM1, PWM2 및 PWM3 신호들의 위상 및 듀티 사이클도 짧아진다.

도 10를 보면, 도 2 및 도 3에 도시된 회로들의 동작 흐름도가 도시되어 있다. 단계(1002)에서, 최대 카운트 값이 도 2 또는 도 3에 도시된 회로의 설계에 의해 정의된다. 단계(1004)에서, 스케일 팩터가 스케일 팩터 레지스터(206)에 로딩된다. 그 후 단계(1006)에서, 전술한 동작들이 개시되고, 또한 단계(1008)에서 누산기 레지스터(202)가 소거된다. 그 후 단계(1010)에서, 일(1)이 스케일 팩터에 가산되고 또한 단계(1012)에서 그 가산 결과가 최대 카운트 값과 비교된다. 누산기 레지스터(202)에 저장된 결과가 최대 카운트 값 미만이면, 단계(1010)에서 일(1)이 다시 스케일 팩터에 가산된다. 누산기 레지스터(202)에 저장된 결과가 최새 카운트 값과 같거나 그보다 크면, 최대 카운트 값은 누산기 레지스터(202)에 저장된 카운트 값에서 감산된다. 단계(1016)에서 카운트 인에이블 신호가 노드(316)에서 어서트되고, 또한 프로세스가 단계(1010)으로 복귀하여 지속된다.

도 11을 보면, 도 7에 도시된 회로들의 동작 흐름도가 도시되어 있다. 단계(1102)에서, 분모 값이 분모 레지스터(762)에 로딩된다. 단계(1104)에서, 분자 값이 분자 레지스터(770)에 로딩된다. 그 후 단계(1106)에서, 전술한 동작들이 개시되고, 또한 단계(1108)에서 누산기 레지스터(764)가 소거된다. 그 후 단계(1110)에서, 일(1)이 스케일 팩터에 가산되고 도한 단계(1112)에서 그 가산 결과가 최대 카운트 값과 비교된다. 누산기 레지스터(764)에 저장된 결과가 최대 카운트 값 미만이면, 단계(1110)에서 일(1)이 다시 스케일 팩터에 가산된다. 누산기 레지스터(764)에 저장된 결과가 최대 카운트 값과 같거나 그보다 크면, 최대 카운트 값은 누산기 레지스터(764)에 저장된 카운트 값에서 감산된다. 단계(1216)에서 카운트 인에이블 신호가 노드(772)에서 어서트되고, 또한 프로세스가 단계(1110)으로 복귀하여 지속된다.

본 발명의 실시예들은 본 발명의 예시 실시예들을 참조하여 묘사되고, 설명되고, 정의되어 있지만, 이러한 참조는 본 발명의 한정을 의미하지 않고 이러한 한정이 추정되지도 않는다. 개시된 본 발명은 이 기술분야의 당업자 및 본 발명의 이익을 갖는 자들에 의해 형태와 기능에 있어서 상당한 수정물, 대체물, 및 등가물이 가능하다. 본 발명의 묘사되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다.

Claims

펄스 폭 변조 클럭 제어 회로로서,
클럭 신호를 수신하는 클럭 입력부; 및
스케일링 팩터에 근거하여 오버플로우 신호를 생성하도록 구성된 클럭 구동 처리 유닛 - 상기 클럭 구동 처리 유닛은 가산기를 포함하고, 각 클럭 신호에서 주파수 스케일링 레지스터의 콘텐츠를 누산기의 콘텐츠에 가산하도록 구성되며, 상기 누산기는 상기 클럭 신호를 수신하고 그리고 각 클럭 펄스에서 상기 가산기로부터의 출력 값을 저장하며, 상기 가산기의 제1 입력부는 상기 누산기의 출력부와 결합되고 그리고 상기 가산기의 제2 입력부는 상기 주파수 스케일링 레지스터와 결합되며, 상기 가산기의 캐리 출력부는 상기 오버플로우 신호를 제공함 - 을 포함하고,
상기 펄스 폭 변조 클럭 제어 회로는 상기 오버플로우 신호가 생성될 때에 상기 클럭 신호 또는 상기 클럭 신호에 근거한 신호의 클럭 펄스를 제거하도록 더 구성되는, 회로
가변 주파수 비율 측정(ratio-metric) 펄스 폭 변조 신호를 제어하기 위한 장치로서,
제1항에 따른 상기 펄스 폭 변조 클럭 제어 회로를 포함하고,
제어 신호를 생성하는데 사용되는 사인 출력을 갖는 감산기 - 상기 제어 신호는 상기 감산기의 제1 입력부에서의 제1 값 또는 상기 누산기에 의해 제공된 제1 값이 상기 감산기의 제2 입력부에서의 제2 값과 같거나 그보다 클 때 어서트됨 -;
멀티플렉서 - 상기 멀티플렉서는 상기 가산기의 상기 제1 입력부에 결합된 출력부, 상기 누산기의 상기 출력부에 결합된 제1 입력부, 상기 감산기의 차동 출력부에 결합된 제2 입력부, 및 상기 감산기의 신호 출력부에 결합된 제어 입력부를 구비하며, 상기 주파수 스케일링 레지스터는 분자 값을 저장함 -; 및
상기 감산기의 상기 제2 입력부에 결합된 출력부를 구비하는 분모 레지스터 - 상기 분모 레지스터는 분모 값을 저장함 - 를 더 포함하고,
상기 감산기가 상기 누산기의 값이 상기 분모 레지스터의 분모 값과 같거나 그보다 크다는 것을 결정하기까지 상기 분자 값은 각 클럭 펄스에서 상기 누산기의 값에 가산되고, 그리고 나서 상기 감산기의 상기 출력부로부터 결과로서 얻어진 차가 상기 누산기의 값으로부터 감산되고, 이로써 상기 누산기의 값이 제로와 상기 분모 레지스터의 값 사이에서 유지되는, 장치.
제2항에 있어서,
마스터 시간 기준 생성기; 및
복수의 가변 주파수 비율 측정 펄스 폭 변조 신호들을 생성하기 위한 복수의 펄스 폭 변조 생성기들을 포함하고,
상기 마스터 시간 기준 생성기는:
마스터 주기 값을 저장하는 마스터 주기 레지스터;
상기 클럭 신호에 결합된 클럭 입력부를 구비하여 복수의 클럭 펄스들 각각을 수신할 때는 마스터 카운트 값을 증가시키는 마스터 주기 카운터; 및
상기 마스터 주기 레지스터 및 상기 마스터 주기 카운터에 결합된 마스터 주기 비교기 - 상기 마스터 주기 비교기는 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하여 상기 마스터 카운트 값이 상기 마스터 주기 값과 같거나 그보다 클 때에는 펄스 폭 변조 로드 신호를 생성하고, 이어서 상기 마스터 주기 카운터의 상기 마스터 카운트 값을 제로로 리셋시킴 -;를 포함하고,
상기 복수의 펄스 폭 변조 생성기들 각각은:
듀티 사이클 값을 저장하는 듀티 사이클 레지스터;
클럭 신호에 결합된 클럭 입력부 및 상기 제어 신호에 결합된 클럭 인에이블 입력부를 구비한 듀티 사이클 카운터 - 상기 제어 신호가 어서트될 때에는 수신된 상기 복수의 클럭 펄스들 각각에 대해 듀티 사이클 카운트 값이 증가됨 -;
상기 듀티 사이클 레지스터 및 상기 듀티 사이클 카운터에 결합된 듀티 사이클 비교기 - 상기 듀티 사이클 비교기는 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하여 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 그와 같을 때에는 위상 오프셋 관련 펄스 폭 변조 신호를 생성함 -; 및
위상 오프셋 값을 저장하고 그리고 상기 듀티 사이클 카운터에 결합된 위상 오프셋 레지스터 - 상기 펄스 폭 변조 로드 신호가 상기 마스터 시간 기준부로부터 어서트될 때에는 새로운 듀티 사이클 카운트 값이 되도록 상기 위상 오프셋 값이 상기 듀티 사이클 카운터에 로딩됨 - 를 포함하는, 장치.
제3항에 있어서,
상기 마스터 주기 카운터에 결합된 출력부를 구비한 실시간(true time) 카운터;
상기 실시간 카운터에 결합된 입력부를 구비한 캡쳐 레지스터;
상기 분모 레지스터에 결합된 제1 입력부, 상기 캡쳐 레지스터의 출력부에 결합된 제2 입력부, 및 상기 감산기의 상기 제2 입력부에 결합된 출력부를 구비한 제1 멀티플렉서; 및
상기 마스터 주기 비교기로부터의 펄스 폭 변조 사이클 종료 신호에 결합된 제1 입력부, 외부 동기화 신호에 결합된 제2 입력부, 및 상기 마스터 주기 카운터의 리셋 입력부에 결합된 출력부를 구비한 제2 멀티플렉서를 포함하고,
상기 제1 멀티플렉서 및 상기 제2 멀티플렉서는 펄스 폭 변조 사이클의 재개시를 위해 상기 외부 동기화 신호와 상기 펄스 폭 변조 사이클 종료 신호로부터 선택하는, 장치.
가변 주파수 비율 측정 펄스 폭 변조 신호를 제어하기 위한 장치로서,
제1항에 따른 상기 펄스 폭 변조 클럭 제어 회로를 포함하고,
상기 누산기는 n-비트 입력부 및 n-비트 출력부를 구비하고;
상기 가산기는 로직 하이에 결합된 캐리 입력부, 상기 누산기의 상기 n-비트 출력부에 결합된 제1 n-비트 입력부, 제2 n-비트 입력부, 제어 신호를 제공하기 위한 캐리 아웃 출력부 - 상기 제어 신호는 추가 오버플로우가 있을 때에 어서트됨 -, 및 상기 누산기의 상기 n-비트 입력부에 결합된 n-비트 출력부를 구비하고;
상기 주파수 스케일링 레지스터는 프로그램가능 n-비트 입력부, 및 상기 가산기의 상기 제2 n-비트 입력부에 결합된 n-비트 출력부를 구비하고;
클럭 게이트는 상기 클럭 신호에 결합된 클럭 입력부, 상기 가산기의 상기 캐리 출력부에 결합된 클럭 인에이블 입력부, 및 클럭 출력부를 구비하고,
상기 가산기는 상기 주파수 스케일링 레지스터에 프로그램된 스케일링 값에 상기 누산기의 값을 가산하여 그 합을 다시 누산기로 출력하고; 그리고
상기 가산기로부터 상기 클럭 인에이블이 어서트될 때에는, 상기 클럭 게이트는 그것의 상기 클럭 입력부의 복수의 클럭 펄스들이 그것의 상기 클럭 출력부를 통과하게 할 수 있고, 그렇지 않으면 상기 복수의 클럭 펄스들이 그것의 상기 클럭 출력부를 통과할 수 없게 하는, 장치.
제5항에 있어서,
마스터 시간 기준 생성기; 및
복수의 가변 주파수 비율 측정 펄스 폭 변조 신호들을 생성하기 위한 복수의 펄스 폭 변조 생성기들을 포함하고,
상기 마스터 시간 기준 생성기는:
마스터 주기 값을 저장하는 마스터 주기 레지스터;
상기 클럭 신호에 결합된 클럭 입력부를 구비하여 상기 복수의 클럭 펄스들 각각을 수신할 때는 마스터 카운트 값을 증가시키는 마스터 주기 카운터; 및
상기 마스터 주기 레지스터 및 상기 마스터 주기 카운터에 결합된 마스터 주기 비교기 - 상기 마스터 주기 비교기는 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하여 상기 마스터 카운트 값이 상기 마스터 주기 값과 같거나 그보다 클 때에는 펄스 폭 변조 로드 신호를 생성하고, 이어서 상기 마스터 주기 카운터의 상기 마스터 카운트 값을 제로로 리셋시킴 -;를 포함하고,
상기 복수의 펄스 폭 변조 생성기들 각각은:
듀티 사이클 값을 저장하는 듀티 사이클 레지스터;
상기 클럭 게이트의 상기 클럭 출력부에 결합된 클럭 입력부를 구비하여 상기 복수의 클럭 펄스들의 각 클럭 펄스를 수신할 때는 듀티 사이클 카운트 값을 증가시키는 듀티 사이클 카운터;
상기 듀티 사이클 레지스터 및 상기 듀티 사이클 카운터에 결합된 듀티 사이클 비교기 - 상기 듀티 사이클 비교기는 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하여 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 그와 같을 때에는 위상 오프셋 관련 펄스 폭 변조 신호를 생성함 -; 및
위상 오프셋 값을 저장하고 또한 상기 듀티 사이클 카운터에 결합되는 위상 오프셋 레지스터 - 상기 펄스 폭 변조 로드 신호가 상기 마스터 시간 기준부로부터 어서트될 때에는 새로운 듀티 사이클 카운트 값이 되도록 상기 위상 오프셋 값이 상기 듀티 사이클 카운터에 로딩됨 - 를 포함하는, 장치.
가변 주파수 비율 측정 펄스 폭 변조 신호를 제어하기 위한 장치로서,
제1항에 따른 상기 펄스 폭 변조 클럭 제어 회로를 포함하고,
상기 누산기는 n-비트 입력부 및 n-비트 출력부를 구비하고;
상기 가산기는 로직 하이에 결합된 캐리 입력부, 상기 누산기의 상기 n-비트 출력부에 결합된 제1 n-비트 입력부, 제2 n-비트 입력부, 제어 신호를 제공하기 위한 캐리 출력부 - 상기 제어 신호는 추가 오버플로우가 있을 때 어서트됨 -, 및 상기 누산기의 상기 n-비트 입력부에 결합된 n-비트 출력부를 구비하고;
상기 주파수 스케일링 레지스터는 프로그램가능 n-비트 입력부, 및 상기 가산기의 상기 제2 n-비트 입력부에 결합된 n-비트 출력부를 구비하고;
상기 가산기는 상기 주파수 스케일링 레지스터에 프로그램된 스케일링 값에 상기 누산기의 값을 가산하여 그 합을 다시 누산기로 출력하는, 장치.
제7항에 있어서,
마스터 시간 기준 생성기; 및
복수의 가변 주파수 비율 측정 펄스 폭 변조 신호들을 생성하기 위한 복수의 펄스 폭 변조 생성기들을 포함하고,
상기 마스터 시간 기준 생성기는:
마스터 주기 값을 저장하는 마스터 주기 레지스터;
상기 클럭 신호에 결합된 클럭 입력부를 구비하여 상기 복수의 클럭 펄스들 각각을 수신할 때는 마스터 카운트 값을 증가시키는 마스터 주기 카운터; 및
상기 마스터 주기 레지스터 및 상기 마스터 주기 카운터에 결합된 마스터 주기 비교기 - 상기 마스터 주기 비교기는 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하여 상기 마스터 카운트 값이 상기 마스터 주기 값과 같거나 그보다 클 때에는 펄스 폭 변조 로드 신호를 생성하고, 이어서 상기 마스터 주기 카운터의 상기 마스터 카운트 값을 제로로 리셋시킴 -;를 포함하고,
상기 복수의 펄스 폭 변조 생성기들 각각은:
듀티 사이클 값을 저장하는 듀티 사이클 레지스터;
상기 클럭 신호에 결합된 클럭 입력부 및 상기 제어 신호에 결합된 클럭 인에이블 입력부를 구비한 듀티 사이클 카운터 - 상기 제어 신호가 어서트될 때에는 수신된 상기 복수의 클럭 펄스들 각각에 대해 듀티 사이클 카운트 값이 증가됨 -;
상기 듀티 사이클 레지스터 및 상기 듀티 사이클 카운터에 결합된 듀티 사이클 비교기 - 상기 듀티 사이클 비교기는 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하여 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 그와 같을 때에는 위상 오프셋 관련 펄스 폭 변조 신호를 생성함 -; 및
위상 오프셋 값을 저장하고 그리고 상기 듀티 사이클 카운터에 결합된 위상 오프셋 레지스터 - 상기 펄스 폭 변조 로드 신호가 상기 마스터 시간 기준부로부터 어서트될 때에는 새로운 듀티 사이클 카운트 값이 되도록 상기 위상 오프셋 값이 상기 듀티 사이클 카운터에 로딩됨 - 를 포함하는, 장치.
펄스 폭 변조 신호를 제공하기 위한 방법으로서,
클럭 신호를 수신하는 것;
각 클럭에서 스케일링 값을 처리하고 그리고 상기 스케일링 값에 근거하여 오버플로우 신호를 생성하는 것; 그리고
상기 오버플로우 신호가 생성될 때에는 상기 클럭 신호 또는 상기 클럭 신호에 근거한 신호의 클럭 펄스를 제거함으로써 상기 클럭 신호 또는 상기 클럭 신호에 근거한 신호를 변경하는 것을 포함하고,
상기 클럭 신호에 근거한 상기 신호를 수정하는 것은 상기 클럭 신호에 근거한 상기 신호를 인에이블 입력부를 구비한 카운터에 공급함으로써 수행되며, 상기 인에이블 입력부는 상기 오버플로우 신호에 의해 제어되는, 방법.
제9항에 있어서,
각 클럭 신호에서 가산기에 의해 누산기의 콘텐츠에 상기 스케일링 값을 가산하는 단계 및 상기 가산기에 의해 상기 오버플로 신호를 생성하는 단계를 포함하는 방법.
제9항에 있어서,
상기 클럭 신호를 수신하고 그리고 각 클럭 펄스에서 가산기로부터의 출력 값을 저장하는 것을 포함하고,
상기 가산기의 제1 입력부는 누산기의 출력부와 결합되고, 상기 가산기의 제2 입력부는 주파수 스케일링 레지스터와 결합되며, 상기 가산기의 캐리 출력부는 상기 오버플로우 신호를 제공하는, 방법.
제9항에 있어서,
상기 카운터를 포함하는 적어도 하나의 펄스 폭 변조 유닛을 제공하는 것 - 상기 카운터는 상기 클럭 신호 및 상기 오버플로우 신호에 근거하여 마스터 클럭 신호를 수신하는 듀티 사이클 카운터임 -; 그리고
상기 오버플로우 신호가 어서트되지 않는 경우에는, 상기 클럭 신호의 각 클럭 펄스에서 듀티 사이클 값을 증가시키는 것을 더 포함하는 방법.
펄스 폭 변조 클럭을 제공하기 위한 방법으로서,
클럭 신호를 수신하는 것;
각 클럭에서 스케일링 값을 처리하고 그리고 상기 스케일링 값에 근거하여 오버플로우 신호를 생성하는 것;
상기 오버플로우 신호가 생성될 때에는, 상기 클럭 신호 또는 상기 클럭 신호에 근거한 신호의 클럭 펄스를 제거함으로써 상기 클럭 신호에 근거한 신호를 변경하는 것 - 상기 클럭 신호를 변경하는 것은 상기 클럭 펄스를 상기 오버플로우 신호에 의해 제어된 게이트에 공급함으로써 수행됨 -;
상기 클럭 신호를 마스터 시간 기반부에 공급하는 것; 그리고
상기 마스터 시간 기반부에 의해 마스터 클럭 신호를 생성하는 것을 포함하고,
상기 클럭 신호에 근거한 신호는 상기 마스터 클럭 신호인, 방법.
제13항에 있어서,
마스터 주기 레지스터에 마스터 주기 값을 저장하는 것;
상기 클럭 신호를 카운트하고 그리고 복수의 클럭 펄스들 각각을 수신할 때는 마스터 카운트 값을 증가시키는 것;
상기 마스터 카운트 값과 상기 마스터 주기 값을 비교하여 상기 마스터 카운트 값이 상기 마스터 주기 값과 같거나 그보다 클 때에는 펄스 폭 변조 로드 신호를 생성하고, 이어서 상기 마스터 주기 카운터의 상기 마스터 카운트 값을 0으로 리셋하는 것 - 상기 펄스 폭 변조 로드 신호는 마스터 클럭 신호임 -을 더 포함하는, 방법.
제14항에 있어서,
복수의 가변 주파수 비율 측정 펄스 폭 변조 신호를 생성하기 위해 펄스 폭 변조 로드 신호를 복수의 펄스 폭 변조 생성기들에 공급하는 것을 더 포함하는, 방법.
제15항에 있어서,
상기 복수의 펄스 폭 변조 생성기들 각각에 대해,
듀티 사이클 값을 저장하는 것;
제어 신호가 어서트될 때에는 수신된 상기 복수의 클럭 펄스 각각에 대해 듀티 사이클 카운트 값을 증가시키는 것;
상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하고, 듀티 사이클 카운트 값이 듀티 사이클 값보다 작거나 같을 때에는 위상 오프셋 관련 펄스 폭 변조 신호를 생성하는 것을 더 포함하고,
상기 펄스 폭 변조 로드 신호가 어서트될 때에는 새로운 듀티 사이클 카운트 값이 되도록 위상 오프셋 값이 듀티 사이클 카운터에 로딩되는, 방법.
펄스 폭 변조 클럭을 제공하기 위한 방법으로서,
클럭 신호를 수신하는 것;
각 클럭에서 스케일링 값을 처리하고 그리고 상기 스케일링 값에 근거하여 오버플로우 신호를 생성하는 것 - 상기 스케일링 값은 분자 레지스터에 저장되고, 가산기로부터의 출력 값은 각 클럭 펄스에서 저장되며, 상기 가산기의 제1 입력부는 멀티플렉서를 통해 누산기의 출력부와 결합되며, 상기 가산기의 제2 입력부는 상기 분자 레지스터와 결합됨 -;
상기 누산기의 상기 출력부와 결합된 제1 입력부 및 분모 레지스터와 결합 된 제2 입력부를 구비한 감산기를 제공하는 것 - 상기 멀티플렉서는 상기 누산기의 상기 출력부와 결합된 제1 입력부 및 상기 감산기의 출력부와 결합된 제2 입력부를 구비함 -;
상기 감산기의 상기 제1 입력부 및 상기 제2 입력부에 입력된 값들의 감산이 0보다 작으면 상기 오버플로 신호를 생성하는 것, - 상기 오버플로 신호는 상기 멀티플렉서를 제어함 -; 그리고
상기 오버플로우 신호가 생성될 때에는 상기 클럭 신호 또는 상기 클럭 신호에 근거한 신호의 클럭 펄스를 제거함으로써 상기 클럭 신호 또는 상기 클럭 신호에 근거한 신호를 변경하는 것을 포함하는 방법.
펄스 폭 변조 클럭을 제공하기 위한 방법으로서,
클럭 신호를 수신하는 것;
각 클럭에서 스케일링 값을 처리하고 그리고 상기 스케일링 값에 근거하여 오버플로우 신호를 생성하는 것; 그리고
상기 오버플로우 신호가 생성될 때에는 상기 클럭 신호의 클럭 펄스를 제거함으로써 상기 클럭 신호를 변경하는 것을 포함하고,
상기 변경된 클럭 신호를 수신하는 듀티 사이클 카운터를 포함하는 적어도 하나의 펄스 폭 변조 유닛을 제공하는 것, 그리고
상기 변경된 클럭 신호의 각 클럭 펄스에서 듀티 사이클 값을 증가시키는 것을 더 포함하는. 방법.