KR20140079782A - 확장된 펄스폭 변조 위상 오프셋을 구비한 시스템, 방법 및 장치 - Google Patents

확장된 펄스폭 변조 위상 오프셋을 구비한 시스템, 방법 및 장치 Download PDF

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KR20140079782A
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브라이언 크리스
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마이크로칩 테크놀로지 인코포레이티드
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

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  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

펄스폭 변조(PWM) 신호들의 위상 시프트된 그룹들을 생성하는 경우의 확장 펄스폭 변조 위상 오프셋은 개별의 위상 카운터에 의해 달성되는데, 이 위상 카운터는 이 종래의 PWM 생성 회로들에 사용된 시간 기반 카운터들과 독립되어 있고 현재 사용되는 듀티 사이클이 완료될 때까지 재트리거되는 것을이 방지된다. 이는 위상 오프셋 카운터, 위상 비교기 및 다중 위상 PWM 신호 생성의 전체적인 회로 동기화를 위해 마스터 시간 기반 생성기를 통해 트리거되는 회로에 의해 달성된다.

Description

확장된 펄스폭 변조 위상 오프셋을 구비한 시스템, 방법 및 장치{SYSTEM, METHOD AND APPARATUS HAVING EXTENDED PULSE WIDTH MODULATION PHASE OFFSET}
본 발명은, 일반적으로 펄스폭 변조 신호들의 그룹들의 생성에 관한 것으로, 더욱 상세하게는 펄스폭 변조 신호들의 그룹들의 펄스폭 변조 위상 오프셋들의 확장에 관한 것이다.
전력 변환 애플리케이션들은 예를 들면, 서로에 대해 위상 시프트되는 펄스폭 변조(PWM) 신호 출력들의 어레이들(그룹들)을 이용하여, 그들의 전력 효율들을 개선하기 위해 갈수록 더욱 정교해지고 있다. 현재 더 새로운 PWM 제어 설계(구조)들에서는 단일 초저 리플 직류 전원 스위치 모드 파워 서플라이(SMPS) 내에 조합된 출력단들을 구비한 복수의 파워 트랜지스터들을 제어하도록 서로에 대해 위상 시프트되는 이들 PWM 신호들의 복수의 세트들을 이용하고 있다. 이는 360 전기각보다 큰(하나의 PWM 주기보다 큰) 위상 시프팅을 필요로 한다. 현재 기술의 PWM 생성 회로들은 이 기능성을 지원할 수 없다.
PWM 신호들의 위상 시프트된 그룹들은 종종 인공(art) 공진 스위치 모드 파워 변환 회로들 상태에 이용되어 공진 스위치 모드 파워 변환 회로들의 전력 변환 효율을 개선한다. 현재 기술의 PWM 생성 회로들은 PWM 카운터 "선 로드들"(preloads)을 이용하거나 또는 그룹 PWM 신호들 간의 위상 시프트들을 생성하는 회로를 추가/감축한다(add/subtract). 하지만, 이러한 두 종류의 회로들은 위상에 "두루마리 현상"(warp-around)이 발생하는 문제가 있다. 지금까지는 (360 전기각보다 더) 큰 PWM 위상 오프셋들의 작용을 시뮬레이션하기 위해 위상 "두루마리 현상"을 수행하는데 복잡한 소프트웨어가 이용되어왔다. 이런 목적으로 소프트웨어를 이용하면, 이들 스위치 모드 파워 서플라이(SMPS) 애플리케이션들에 요구되는 고주파수 펄스율들로 적절하게 행하는 것이 어렵게 된다. 또한, 비동기 이벤트들에 응답하려고 시도하는 경우 적절한 제어는 불가능해진다.
그러므로, PWM 신호들의 그룹들 간에 360 전기각보다 큰 위상 시프트들을 유지하는 방식이 필요하다.
본 발명의 교시에 따르면, 종래의 PWM 생성 회로들에 사용된 시간 기반 카운터들과 독립하여 또한 현재 사용되는 듀티 사이클이 완료될 때까지 재트리거되는 것을 방지하는 개별의 위상 카운터가 이용된다. 이는 위상 오프셋 카운터, 위상 비교기 및 전체적인 회로 동기화를 위해 마스터 시간 기반 생성기를 통해 트리거되는 회로에 의해 달성된다.
본 발명의 구체적인 실시예에 따르면, 확장된 위상 오프셋을 갖는 펄스폭 변조(PWM) 신호를 생성하기 위한 PWM 생성기(401)는, 듀티 사이클 값을 저장하는 듀티 사이클 레지스터(108); 복수의 클록 펄스들을 생성하는 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 듀티 사이클 카운트 값을 증가시키는 듀티 사이클 카운터(402); 상기 듀티 사이클 레지스터(108) 및 상기 듀티 사이클 카운터(402)에 결합된 듀티 사이클 비교기(110)로서, 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하고, 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 같으면 위상 오프셋 관련 PWM 신호를 생성하는 듀티 사이클 비교기(110); 상기 듀티 사이클 카운터(402) 및 마스터 주기 레지스터(504)에 결합된 로컬 주기 비교기(424)로서, 상기 듀티 사이클 카운트 값을 상기 마스터 주기 레지스터(504)로부터의 마스터 주기 값과 비교하고, 상기 듀티 사이클 카운트 값이 상기 마스터 주기 값과 같거나 크면 로직 하이를 생성하는 로컬 주기 비교기(424); 상기 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 위상 카운트 값을 증가시키는 위상 카운터(426); 위상 오프셋값을 저장하는 위상 오프셋 레지스터(412); 상기 위상 카운터(426) 및 상기 위상 오프셋 레지스터(412)에 결합된 위상 오프셋 비교기(428)로서, 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하고, 상기 위상 카운트 값이 상기 위상 오프셋 값과 같거나 크면 로직 하이를 생성하며, 상기 위상 카운터(426)의 정지 입력단에 결합된 출력단을 구비하고, 상기 위상 오프셋 비교기(428)의 출력이 로직 하이이면 상기 위상 카운터(426)는 수신된 상기 복수의 클록 펄스들의 각각에 대해 위상 카운트 값을 증가시키는 것을 방지하는 위상 오프셋 비교기(428); PWM 사이클 시작 신호에 결합된 클록 입력단, 로직 하이에 결합된 D-입력단 및 상기 듀티 사이클 비교기(110)의 반전 출력에 결합된 리셋 입력단을 구비하는 처리 사이클(cycle-in-process)(CIP) 플립-플롭(432); 상기 클록부에 결합된 제1 입력단 및 상기 위상 오프셋 비교기(428)의 출력단에 결합된 제2 입력단을 구비하는 에지 검출 회로(434, 436); 상기 PWM 사이클 시작 신호에 결합된 제1 입력단 및 상기 CIP 플립-플롭(432)의 반전 출력단에 결합된 제2 입력단을 구비하는 제1 AND 게이트(430); 및 상기 에지 검출 회로(434, 436)의 출력단에 결합된 제1 입력단, 상기 로컬 주기 비교기(424)의 출력단에 결합된 제2 입력단 및 상기 듀티 사이클 카운터(402)의 리셋 입력단에 결합된 출력단을 구비하는 OR 게이트(422)를 포함하고, 상기 PWM 사이클 시작 신호는 주기 롤-오버 이벤트가 일어날 때마다 생성되고, 상기 CIP 플립-플롭(432)의 반전 출력이 상기 제1 AND 게이트(430)의 제2 입력단에서 로직 하이이고 그리고 상기 PWM 사이클 시작 신호가 상기 제1 AND 게이트(430)의 제1 입력단에서 로직 하이이면, 상기 위상 카운트 값은 제로(0)로 리셋되고, 또한 상기 CIP 플립-플롭(432)의 반전 출력이 로직 로우로 설정됨으로써 상기 CIP 플립-플롭(432)의 반전 출력이 다시 로직 하이로 리셋될 때까지 상기 PWM 시작 신호의 모든 추가 신호들이 무시되고, 상기 위상 카운터(426)는 상기 위상 카운트 값이 상기 위상 오프셋 레지스터(412)의 상기 위상 오프셋 값과 같거나 크면 카운팅을 정지하고, 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 크면, 상기 CIP 플립-플롭(432)이 리셋되므로 상기 CIP 플립-플롭(432)의 출력이 로직 하이가 되고, 상기 듀티 사이클 카운터(402)의 상기 듀티 사이클 카운트 값은 제로(0)로 리셋되고, 그 후 신규 듀티 사이클 카운트가 시작된다.
본 발명의 또 하나의 구체적인 실시예에 따르면, 확장된 위상 오프셋들을 갖는 복수의 펄스폭 변조(PWM) 신호들을 생성하기 위한 시스템은, 마스터 시간 기반 생성기(500)와 확장된 위상 오프셋들을 갖는 복수의 펄스폭 변조(PWM) 신호들을 생성하기 위한 복수의 PWM 생성기들(401)를 포함하고, 상기 마스터 시간 기반 생성기(500)는 복수의 클록 펄스들을 생성하는 클록부에 결합된 클록 입력단을 구비하며, 수신된 상기 복수의 클록 펄스들의 각각에 대해 마스터 카운트 값을 증가시키는 마스터 주기 카운터(502); 마스터 주기 값을 저장하는 마스터 주기 레지스터(504); 상기 마스터 주기 레지스터(504) 및 상기 마스터 주기 카운터(502)에 결합된 마스터 주기 비교기(506)로서, 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하고, 상기 마스터 카운터 값이 상기 마스터 주기 값과 같거나 크면 PWM 사이클 시작 신호를 생성하고, 그 후 상기 마스터 주기 카운터(502)의 상기 마스터 카운트 값을 제로(0)로 리셋시키는 마스터 주기 비교기(506);를 포함하고, 상기 복수의 PWM 생성기들 각각은: 듀티 사이클 값을 저장하는 듀티 사이클 레지스터(108); 상기 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 듀티 사이클 카운트 값을 증가시키는 듀티 사이클 카운터(402); 상기 듀티 사이클 레지스터(108) 및 상기 듀티 사이클 카운터(402)에 결합된 듀티 사이클 비교기(110)로서, 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하고, 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 같으면 위상 오프셋 관련 PWM 신호를 생성하는 듀티 사이클 비교기(110); 상기 듀티 사이클 카운터(402) 및 마스터 주기 레지스터(504)에 결합된 로컬 주기 비교기(424)로서, 상기 듀티 사이클 카운트 값을 상기 마스터 주기 레지스터(504)로부터의 마스터 주기 값과 비교하고, 상기 듀티 사이클 카운트 값이 상기 마스터 주기 값과 같거나 크면 로직 하이를 생성하는 로컬 주기 비교기(424); 상기 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 위상 카운트 값을 증가시키는 위상 카운터(426); 위상 오프셋값을 저장하는 위상 오프셋 레지스터(412); 상기 위상 카운터(426) 및 상기 위상 오프셋 레지스터(412)에 결합된 위상 오프셋 비교기(428)로서, 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하고, 상기 위상 카운트 값이 상기 위상 오프셋 값과 같거나 크면 로직 하이를 생성하며, 상기 위상 카운터(426)의 정지 입력단에 결합된 출력단을 구비하고, 상기 위상 오프셋 비교기(428)의 출력이 로직 하이이면 상기 위상 카운터(426)는 수신된 복수의 클록 펄스들의 각각에 대해 위상 카운트 값을 증가시키는 것을 방지하는 위상 오프셋 비교기(428); PWM 사이클 시작 신호에 결합된 클록 입력단, 로직 하이에 결합된 D-입력단 및 상기 듀티 사이클 비교기(110)의 반전 출력에 결합된 리셋 입력단을 구비하는 처리 사이클(cycle-in-process)(CIP) 플립-플롭(432); 상기 클록부에 결합된 제1 입력단 및 상기 위상 오프셋 비교기(428)의 출력단에 결합된 제2 입력단을 구비하는 에지 검출 회로(434, 436); 상기 PWM 사이클 시작 신호에 결합된 제1 입력단 및 상기 CIP 플립-플롭(432)의 반전 출력단에 결합된 제2 입력단을 구비하는 제1 AND 게이트(430); 및 상기 에지 검출 회로(434, 436)의 출력단에 결합된 제1 입력단, 상기 로컬 주기 비교기(424)의 출력단에 결합된 제2 입력단 및 상기 듀티 사이클 카운터(402)의 리셋 입력단에 결합된 출력단을 구비하는 OR 게이트(422)를 포함하고, 상기 마스터 시간 기반 생성기(500)는 주기 롤-오버 이벤트가 일어날 때마다 상기 PWM 사이클 시작 신호를 생성하고, 상기 CIP 플립-플롭(432)의 반전 출력이 상기 제1 AND 게이트(430)의 제2 입력단에서 로직 하이이고 그리고 상기 PWM 사이클 시작 신호가 상기 제1 AND 게이트(430)의 제1 입력단에서 로직 하이이면, 상기 위상 카운트 값은 제로(0)로 리셋되고 또한 상기 CIP 플립-플롭(432)의 반전 출력이 로직 로우로 설정됨으로써 상기 CIP 플립-플롭(432)의 반전 출력이 다시 로직 하이로 리셋될 때까지 상기 PWM 시작 신호의 모든 추가 신호들이 무시되고, 상기 위상 카운터(426)는 상기 위상 카운트 값이 상기 위상 오프셋 레지스터(412)의 상기 위상 오프셋 값과 같거나 크면 카운팅을 정지하고, 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 크면, 상기 CIP 플립-플롭(432)이 리셋되므로 상기 CIP 플립-플롭(432)의 출력이 로직 하이가 되고, 상기 듀티 사이클 카운터(402)의 상기 듀티 사이클 카운트 값은 제로(0)로 리셋되고, 그 후 신규 듀티 사이클 카운트가 시작된다.
본 발명의 또 다른 하나의 구체적인 실시예에 따르면, 확장된 위상 오프셋들을 갖는 복수의 펄스폭 변조(PWM) 신호들을 생성하기 위한 방법은, 마스터 주기 카운터(502)로부터 마스터 카운트 값을 제공하는 단계로서, 상기 마스터 카운트 값은 상기 마스터 주기 카운터(502)에 의해 수신된 복수의 클록 펄스들의 각 펄스에 대해 증가되는 단계; 마스터 주기 레지스터(504)에 마스터 주기 값을 제공하는 단계; 상기 마스터 주기 비교기(506)로 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하는 단계; 상기 마스터 카운터 값이 상기 마스터 주기 값과 같거나 크면 PWM 사이클 시작 신호를 생성하고, 그 후 상기 마스터 주기 카운터(502)의 상기 마스터 카운트 값을 제로(0)로 리셋시키는 단계; 복수의 펄스폭 변조(PWM) 생성기들(401)로 복수의 위상 오프셋 관련 PWM 신호들을 생성하는 단계를 포함하고, 상기 복수의 위상 오프셋 관련 PWM 신호들의 각각을 생성하는 단계는: 듀티 사이클 레지스터(108)에 듀티 사이클 값을 저장하고; 듀티 사이클 카운터(402)에 의해 수신된 상기 복수의 클록 펄스들의 각 펄스에 대해 상기 듀티 사이클 카운터(402)에서 듀티 사이클 카운트 값을 증가시키고; 듀티 사이클 비교기(110)로 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하고; 상기 비교된 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 같으면 상기 복수의 위상 오프셋 관련 PWM 신호들 중 하나의 PWM 신호를 생성하고; 로컬 주기 비교기(424)로 상기 듀티 사이클 카운트 값을 상기 마스터 주기 값과 비교하고; 상기 듀티 사이클 카운트 값이 상기 마스터 주기 값과 같거나 크면 상기 로컬 주기 비교기(424)에서 로직 하이를 생성하고; 위상 카운터(426)에 의해 수신된 상기 복수의 클록 펄스들의 각각에 대해 상기 위상 카운터(426)의 위상 카운트 값을 증가시키고; 위상 오프셋 레지스터(412)에 위상 오프셋값을 저장하고; 위상 오프셋 비교기(428)로 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하고; 상기 위상 카운트 값이 상기 위상 오프셋 값과 같거나 크면 상기 위상 오프셋 비교기(428)로부터 로직 하이를 생성하고; 상기 위상 오프셋 비교기(428)로부터 출력이 로직 하이이면 수신된 상기 복수의 클록 펄스들의 각각에 대해 상기 위상 카운트 값을 증가시키는 것을 방지하고; 주기 롤-오버 이벤트가 발생할 때마다 상기 PWM 사이클 시작 신호를 생성하고; 상기 위상 카운트 값이 상기 위상 오프셋 값과 같거나 크면 상기 위상 카운터(426)의 카운팅을 유보하고; 상기 듀티 사이클 카운터(402)의 상기 듀티 사이클 카운트 값을 제로(0)로 리셋시키고; 및 그 후 신규 듀티 사이클 카운트를 시작하는 단계들을 포함한다.
첨부한 도면과 함께 다음의 상세한 설명을 참조하면, 본 발명을 더욱 완전하게 이해할 수 있을 것이다.
도 1은 전형적인 펄스폭 변조(PWM) 생성기 회로를 도시하는 도면이다.
도 2는 각 PWM 신호들 간에 위상 오프셋들을 갖는 PWM 신호들의 그룹들을 생성하는 PWM 회로도의 블록도를 도시하는 도면이다.
도 3은 본 발명의 구체적이고 예시적인 실시예에 따른, PWM 신호들의 그룹을 생성하는 경우 확장된 위상 오프셋 성능을 갖는 PWM 신호 생성 회로의 블록도를 도시하는 도면이다.
도 4는 도 3에 도시된 PWM 생성 회로로부터의 단일 PWM 신호의 타이밍도를 도시하는 도면이다.
본 발명은 다양한 변형물 및 대체 형태가 가능하지만, 본 발명의 구체적이고 예시적인 실시예들이 도면들에 도시되었고 여기에 상세히 설명되었다. 하지만, 여기에서 구체적이고 예시적인 실시예들의 설명은, 본 발명을 여기에 개시된 특정 형태들로 제한하려는 것이 아니며, 오히려 반대로, 본 발명은 첨부된 청구범위에 의해 정의된 모든 변형물들 및 등가물들을 포함해야 한다.
도면들을 참조하면, 예시적인 실시예들의 상세 내용이 도식적으로 도시되어 있다. 도면들에서 동일 요소들은 동일 번호들로 표시될 것이며, 유사한 요소들은 상이한 소문자 첨가를 갖는 동일 번호들로 표시될 것이다.
도 1은 전형적인 펄스폭 변조(PWM) 생성기 회로를 도시하는 도면이다. PWM 생성기 회로(101)는 타이머/카운터(102), 주기 레지스터(104), 비교기(106) 및 듀티 사이클 레지스터(108)를 포함한다. 타이머/카운터(102)는, 0으로부터 타이머/카운터(102)가 비교기(106)에 의해 판단되는 주기 레지스터(104)에 의해 지정된 값에 도달할 때까지 카운트를 증가시킨다. 주기 레지스터(104)는 PWM 주기를 결정하는 최대 카운터 값을 표시하는 사용자 지정값을 포함한다. 타이머/카운터(102)가 주기 레지스터(104)의 값과 일치하면, 타이머/카운터(102)는 비교기(106)로부터의 리셋 신호에 의해 소거되고, 그 사이클을 반복한다. 듀티 사이클 레지스터(108)는 사용자 지정 듀티 사이클 값을 저장한다. PWM 출력 신호(120)는, 타이머/카운터(102) 값이 듀티 사이클 레지스터(108)에 저장된 듀티 사이클 값보다 작을 때에는 언제든지 어서트된다(하이(high)로 구동된다). PWM 출력 신호(120)는, 타이머/카운터(102) 값이 듀티 사이클 레지스터(108)에 저장된 듀티 사이클 값과 같거나 크면 디-어서트된다(de-assert)(로우(low)로 구동된다).
도 2는 각 PWM 신호들 간에 위상 오프셋들을 갖는 PWM 신호들의 그룹들을 생성하는 PWM 회로도의 블록도를 도시하는 도면이다. 다중 위상 PWM 생성 회로는, 마스터 시간 기반 생성기(500) 및 복수의 PWM 생성기들(101)을 포함한다. 마스터 시간 기반 생성기(500)는, PWM 생성기들(101a~101n)로부터의 각각의 PWM 신호 위상들의 주기를 제어하는 주기 카운터(502), 주기 레지스터(504) 및 주기 비교기(506)를 포함한다. 각각의 PWM 생성기들(101)은, 각 PWM 생성기들(101)로부터의 각각의 PWM 출력 신호의 위상 오프셋을 결정하는 데에 이용되는 위상 오프셋 레지스터(512)를 포함한다. PWM 주기 레지스터(504), 듀티 사이클 레지스터들(108) 및 위상 오프셋 레지스터들(512)은, 소망하는 동작 주파수(주기), 듀티 사이클 및 위상 오프셋을 각각 획득하는 데에 필요한 값들로 프로그램된다. 로컬 시간 기반 카운터들(102)은 마스터 시간 기반 생성기(200)에 동기화된다. 개별적인 PWM 신호 출력들은, (위상 오프셋 레지스터(212)에 의해 결정되는) 위상에 있어서는 서로 다를 수 있지만, 주파수(주기)에 있어서는 서로 다르지 않다.
도 3은 본 발명의 구체적이고 예시적인 실시예에 따른, PWM 신호들의 그룹을 생성하는 경우 확장된 위상 오프셋 성능을 갖는 PWM 신호 생성 회로의 블록도를 도시하는 도면이고, 도 4는 도 3에 도시된 PWM 생성 회로로부터의 단일 PWM 신호의 타이밍도를 도시하는 도면이다. 마스터 시간 기반 생성 회로(500)는, 마스터 시간 기반 주기 카운터(502), 마스터 시간 기반 주기 레지스터(504), 마스터 시간 기반 주기 비교기(506)를 포함한다.
마스터 시간 기반 생성 회로(500)는 마스터 시간 기반 주기 카운터(502)가 그 종료 카운트에 도달할 때마다 로직 1로 PWM 사이클 시작 신호를 생성하고, 제로(0)로 롤오버한다. PWM 사이클 시작 신호는 PWM 생성기들(401)의 각각에 결합된다. 처리 사이클(cycle-in-process)(CIP) 플립-플롭(432)이 리셋되고(Q＼ 출력은 로직 "1"임) 또한 PWM 사이클 시작 신호가 클록("CLK") 입력단에서 수신되면, 위상 카운터(426)는 리셋되고 또한 관련 CIP 플립-플롭(432)는 세트된다(Q＼ 출력은 로직 "0"임). 여기서 CIP 플립-플롭(432)이 세트되고 PWM 사이클 시작 신호가 수신되는 시간 동안에는 추가적인 일들이 일어나지 않는다(AND 게이트(430)는 위상 카운터(426)에의 리셋 신호를 차단한다). 여기서는 용어 "로컬 시간 기반 카운터" 및 "듀티 사이클 카운터"(402)이 서로 바꾸어 사용될 수 있다.
위상 카운터(426)의 값이 위상 오프셋 레지스터(412)의 값보다 작으면, 위상 카운터(426)는 계속하여 카운트한다. 위상 카운터(426)의 값이 위상 오프셋 레지스터(412)의 값과 같거나 크면, 위상 카운터(426)는 카운팅을 정지하고, 위상 카운터(426)가 그 종료 카운트에 도달하면, 예를 들어 플립-플롭(436) 및 AND 게이트(434)를 포함하는 에지 검출 회로를 통해 관련 로컬 시간 기반 카운터(듀티 사이클 카운터)(402)는 리셋된다. 로컬 시간 기반 카운터(듀티 사이클 카운터)(402)의 값이 듀티 사이클 레지스터(108)의 값과 같거나 크면, CIP 플립-플롭(432)이 리셋되고(소거되고)((Q＼ 출력이 로직 "1"임) 또한 다음 수신 PWM 사이클 시작 신호를 받을 준비가 되며, 그 후 상술한 처리의 개시 시점에서 다시 시작한다. 하지만, 로컬 시간 기반 카운터(듀티 사이클 카운터)(402)는 계속 롤오버하여 신규 PWM 사이클들을 시작할 수 있다.
도 4에 도시된 타이밍도는 예시적인 목적으로 주기 = 9, 듀티 사이클 = 4 및 위상 오프셋 = 12를 갖는 단일 PWM 신호의 타이밍도이다. CIP 플립-플롭(432)이 리셋(Q＼ 출력이 로직 "`1"임)일 때에는 언제든지, PWM 사이클 시작 신호가 위상 카운터(426)로 통과되어 위상 카운터(426)를 리셋하는 것이 허용되지만, CIP 플립-플롭(432)이 세트(Q＼ 출력이 로직 "0"임)이면, PWM 사이클 시작 신호가 위상 카운터(426)로 통과되어 위상 카운터(426)를 리셋시키는 것이 차단된다.
본 발명의 실시예들이 본 발명의 예시적인 실시예들을 참조하여 묘사되고, 설명되고 정의되었을지라도, 그러한 참조는 본 발명의 한정을 암시하는 것이 아니며 이러한 한정이 추론되어서도 안된다. 개시된 주제는, 관련 기술분야에서 통상의 기술을 가진 자 및 본 발명의 이득을 얻는 자에게 있어서, 형태 및 기능에 있어서의 다양한 수정물, 대체물 및 균등물이 가능하다. 본 발명의 묘사되고 설명된 실시예들은 단지 예시로서, 본 발명의 범위 전부가 아니다.

Claims (5)

  1. 확장된 위상 오프셋을 갖는 펄스폭 변조(PWM) 신호를 생성하기 위한 PWM 생성기(401)로서,
    듀티 사이클 값을 저장하는 듀티 사이클 레지스터(108);
    복수의 클록 펄스들을 생성하는 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 듀티 사이클 카운트 값을 증가시키는 듀티 사이클 카운터(402);
    상기 듀티 사이클 레지스터(108) 및 상기 듀티 사이클 카운터(402)에 결합된 듀티 사이클 비교기(110)로서, 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하고, 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 같으면 위상 오프셋 관련 PWM 신호를 생성하는 듀티 사이클 비교기(110);
    상기 듀티 사이클 카운터(402) 및 마스터 주기 레지스터(504)에 결합된 로컬 주기 비교기(424)로서, 상기 듀티 사이클 카운트 값을 상기 마스터 주기 레지스터(504)로부터의 마스터 주기 값과 비교하고, 상기 듀티 사이클 카운트 값이 상기 마스터 주기 값과 같거나 크면 로직 하이를 생성하는 로컬 주기 비교기(424);
    상기 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 위상 카운트 값을 증가시키는 위상 카운터(426);
    위상 오프셋값을 저장하는 위상 오프셋 레지스터(412);
    상기 위상 카운터(426) 및 상기 위상 오프셋 레지스터(412)에 결합된 위상 오프셋 비교기(428)로서, 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하고, 상기 위상 카운트 값이 상기 위상 오프셋 값과 같거나 크면 로직 하이를 생성하며, 상기 위상 카운터(426)의 정지 입력단에 결합된 출력단을 구비하고, 상기 위상 오프셋 비교기(428)의 출력이 로직 하이이면 상기 위상 카운터(426)는 수신된 상기 복수의 클록 펄스들의 각각에 대해 위상 카운트 값을 증가시키는 것을 방지하는 위상 오프셋 비교기(428);
    PWM 사이클 시작 신호에 결합된 클록 입력단, 로직 하이에 결합된 D-입력단 및 상기 듀티 사이클 비교기(110)의 반전 출력에 결합된 리셋 입력단을 구비하는 처리 사이클(cycle-in-process)(CIP) 플립-플롭(432);
    상기 클록부에 결합된 제1 입력단 및 상기 위상 오프셋 비교기(428)의 출력단에 결합된 제2 입력단을 구비하는 에지 검출 회로(434, 436);
    상기 PWM 사이클 시작 신호에 결합된 제1 입력단 및 상기 CIP 플립-플롭(432)의 반전 출력단에 결합된 제2 입력단을 구비하는 제1 AND 게이트(430); 및
    상기 에지 검출 회로(434, 436)의 출력단에 결합된 제1 입력단, 상기 로컬 주기 비교기(424)의 출력단에 결합된 제2 입력단 및 상기 듀티 사이클 카운터(402)의 리셋 입력단에 결합된 출력단을 구비하는 OR 게이트(422)를 포함하고,
    상기 PWM 사이클 시작 신호는 주기 롤-오버 이벤트가 일어날 때마다 생성되고,
    상기 CIP 플립-플롭(432)의 반전 출력이 상기 제1 AND 게이트(430)의 제2 입력단에서 로직 하이이고 그리고 상기 PWM 사이클 시작 신호가 상기 제1 AND 게이트(430)의 제1 입력단에서 로직 하이이면, 상기 위상 카운트 값은 제로(0)로 리셋되고, 또한 상기 CIP 플립-플롭(432)의 반전 출력이 로직 로우로 설정됨으로써 상기 CIP 플립-플롭(432)의 반전 출력이 다시 로직 하이로 리셋될 때까지 상기 PWM 시작 신호의 모든 추가 신호들이 무시되고,
    상기 위상 카운터(426)는 상기 위상 카운트 값이 상기 위상 오프셋 레지스터(412)의 상기 위상 오프셋 값과 같거나 크면 카운팅을 정지하고,
    상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 크면, 상기 CIP 플립-플롭(432)이 리셋되므로 상기 CIP 플립-플롭(432)의 출력이 로직 하이가 되고, 상기 듀티 사이클 카운터(402)의 상기 듀티 사이클 카운트 값은 제로(0)로 리셋되고, 그 후 신규 듀티 사이클 카운트를 시작하는 펄스폭 변조 생성기.
  2. 제1항에 있어서,
    상기 에지 검출 회로(434, 436)는,
    상기 클록부에 결합된 클록 입력단 및 상기 위상 오프셋 비교기(428)의 출력단에 결합된 D-입력단을 구비하는 D 플립-플롭(436); 및
    상기 위상 오프셋 비교기(428)의 출력단에 결합된 제1 입력단, 상기 D 플립-플롭(436)의 반전 출력단에 결합된 제2 입력단, 및 상기 OR 게이트(422)의 제1 입력단에 결합된 출력단을 구비하는 제2 AND 게이트(434)를 포함하는 펄스폭 변조 생성기.
  3. 확장된 위상 오프셋들을 갖는 복수의 펄스폭 변조(PWM) 신호들을 생성하기 위한 시스템으로서,
    마스터 시간 기반 생성기(500)와 확장된 위상 오프셋들을 갖는 복수의 펄스폭 변조(PWM) 신호들을 생성하기 위한 복수의 PWM 생성기들(401)을 포함하고,
    상기 마스터 시간 기반 생성기(500)는:
    복수의 클록 펄스들을 생성하는 클록부에 결합된 클록 입력단을 구비하며, 수신된 상기 복수의 클록 펄스들의 각각에 대해 마스터 카운트 값을 증가시키는 마스터 주기 카운터(502);
    마스터 주기 값을 저장하는 마스터 주기 레지스터(504); 및
    상기 마스터 주기 레지스터(504) 및 상기 마스터 주기 카운터(502)에 결합된 마스터 주기 비교기(506)로서, 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하고, 상기 마스터 카운터 값이 상기 마스터 주기 값과 같거나 크면 PWM 사이클 시작 신호를 생성하고, 그 후 상기 마스터 주기 카운터(502)의 상기 마스터 카운트 값을 제로(0)로 리셋시키는 마스터 주기 비교기(506);를 포함하고,
    상기 복수의 PWM 생성기들 각각은:
    듀티 사이클 값을 저장하는 듀티 사이클 레지스터(108);
    상기 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 듀티 사이클 카운트 값을 증가시키는 듀티 사이클 카운터(402);
    상기 듀티 사이클 레지스터(108) 및 상기 듀티 사이클 카운터(402)에 결합된 듀티 사이클 비교기(110)로서, 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하고, 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 같으면 위상 오프셋 관련 PWM 신호를 생성하는 듀티 사이클 비교기(110);
    상기 듀티 사이클 카운터(402) 및 마스터 주기 레지스터(504)에 결합된 로컬 주기 비교기(424)로서, 상기 듀티 사이클 카운트 값을 상기 마스터 주기 레지스터(504)로부터의 마스터 주기 값과 비교하고, 상기 듀티 사이클 카운트 값이 상기 마스터 주기 값과 같거나 크면 로직 하이를 생성하는 로컬 주기 비교기(424);
    상기 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 위상 카운트 값을 증가시키는 위상 카운터(426);
    위상 오프셋값을 저장하는 위상 오프셋 레지스터(412);
    상기 위상 카운터(426) 및 상기 위상 오프셋 레지스터(412)에 결합된 위상 오프셋 비교기(428)로서, 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하고, 상기 위상 카운트 값이 상기 위상 오프셋 값과 같거나 크면 로직 하이를 생성하며, 상기 위상 카운터(426)의 정지 입력단에 결합된 출력단을 구비하고, 상기 위상 오프셋 비교기(428)의 출력이 로직 하이이면 상기 위상 카운터(426)는 수신된 복수의 클록 펄스들의 각각에 대해 위상 카운트 값을 증가시키는 것을 방지하는 위상 오프셋 비교기(428);
    PWM 사이클 시작 신호에 결합된 클록 입력단, 로직 하이에 결합된 D-입력단 및 상기 듀티 사이클 비교기(110)의 반전 출력에 결합된 리셋 입력단을 구비하는 처리 사이클(cycle-in-process)(CIP) 플립-플롭(432);
    상기 클록부에 결합된 제1 입력단 및 상기 위상 오프셋 비교기(428)의 출력단에 결합된 제2 입력단을 구비하는 에지 검출 회로(434, 436);
    상기 PWM 사이클 시작 신호에 결합된 제1 입력단 및 상기 CIP 플립-플롭(432)의 반전 출력단에 결합된 제2 입력단을 구비하는 제1 AND 게이트(430); 및
    상기 에지 검출 회로(434, 436)의 출력단에 결합된 제1 입력단, 상기 로컬 주기 비교기(424)의 출력단에 결합된 제2 입력단 및 상기 듀티 사이클 카운터(402)의 리셋 입력단에 결합된 출력단을 구비하는 OR 게이트(422)를 포함하고,
    상기 마스터 시간 기반 생성기(500)는 주기 롤-오버 이벤트가 일어날 때마다 상기 PWM 사이클 시작 신호를 생성하고,
    상기 CIP 플립-플롭(432)의 반전 출력이 상기 제1 AND 게이트(430)의 제2 입력단에서 로직 하이이고 그리고 상기 PWM 사이클 시작 신호가 상기 제1 AND 게이트(430)의 제1 입력단에서 로직 하이이면, 상기 위상 카운트 값은 제로(0)로 리셋되고 또한 상기 CIP 플립-플롭(432)의 반전 출력이 로직 로우로 설정됨으로써 상기 CIP 플립-플롭(432)의 반전 출력이 다시 로직 하이로 리셋될 때까지 상기 PWM 시작 신호의 모든 추가 신호들이 무시되고,
    상기 위상 카운터(426)는 상기 위상 카운트 값이 상기 위상 오프셋 레지스터(412)의 상기 위상 오프셋 값과 같거나 크면 카운팅을 정지하고,
    상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 크면, 상기 CIP 플립-플롭(432)이 리셋되므로 상기 CIP 플립-플롭(432)의 출력이 로직 하이가 되고, 상기 듀티 사이클 카운터(402)의 상기 듀티 사이클 카운트 값은 제로(0)로 리셋되고, 그 후 신규 듀티 사이클 카운트가 시작되는 복수의 펄스폭 변조 신호 생성 시스템.
  4. 제3항에 있어서,
    상기 에지 검출 회로(434, 436)는,
    상기 클록부에 결합된 클록 입력단 및 상기 위상 오프셋 비교기(428)의 출력단에 결합된 D-입력단을 구비하는 D 플립-플롭(436); 및
    상기 위상 오프셋 비교기(428)의 상기 출력단에 결합된 제1 입력단, 상기 D 플립-플롭(436)의 반전 출력단에 결합된 제2 입력단, 및 상기 OR 게이트(422)의 제1 입력단에 결합된 출력단을 구비하는 제2 AND 게이트(434)를 포함하는 복수의 펄스폭 변조 신호 생성 시스템.
  5. 확장된 위상 오프셋들을 갖는 복수의 펄스폭 변조(PWM) 신호들을 생성하기 위한 방법으로서,
    마스터 주기 카운터(502)로부터 마스터 카운트 값을 제공하는 단계로서, 상기 마스터 카운트 값은 상기 마스터 주기 카운터(502)에 의해 수신된 복수의 클록 펄스들의 각 펄스에 대해 증가되는 단계;
    마스터 주기 레지스터(504)에 마스터 주기 값을 제공하는 단계;
    상기 마스터 주기 비교기(506)로 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하는 단계;
    상기 마스터 카운터 값이 상기 마스터 주기 값과 같거나 크면 PWM 사이클 시작 신호를 생성하고, 그 후 상기 마스터 주기 카운터(502)의 상기 마스터 카운트 값을 제로(0)로 리셋시키는 단계;
    복수의 펄스폭 변조(PWM) 생성기들(401)로 복수의 위상 오프셋 관련 PWM 신호들을 생성하는 단계를 포함하고,
    상기 복수의 위상 오프셋 관련 PWM 신호들의 각각을 생성하는 단계는:
    듀티 사이클 레지스터(108)에 듀티 사이클 값을 저장하고;
    듀티 사이클 카운터(402)에 의해 수신된 상기 복수의 클록 펄스들의 각 펄스에 대해 상기 듀티 사이클 카운터(402)에서 듀티 사이클 카운트 값을 증가시키고;
    듀티 사이클 비교기(110)로 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하고;
    상기 비교된 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 같으면 상기 복수의 위상 오프셋 관련 PWM 신호들 중 하나의 PWM 신호를 생성하고;
    로컬 주기 비교기(424)로 상기 듀티 사이클 카운트 값을 상기 마스터 주기 값과 비교하고;
    상기 듀티 사이클 카운트 값이 상기 마스터 주기 값과 같거나 크면 상기 로컬 주기 비교기(424)에서 로직 하이를 생성하고;
    위상 카운터(426)에 의해 수신된 상기 복수의 클록 펄스들의 각각에 대해 상기 위상 카운터(426)의 위상 카운트 값을 증가시키고;
    위상 오프셋 레지스터(412)에 위상 오프셋값을 저장하고;
    위상 오프셋 비교기(428)로 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하고;
    상기 위상 카운트 값이 상기 위상 오프셋 값과 같거나 크면 상기 위상 오프셋 비교기(428)로부터 로직 하이를 생성하고;
    상기 위상 오프셋 비교기(428)로부터 출력이 로직 하이이면 수신된 상기 복수의 클록 펄스들의 각각에 대해 상기 위상 카운트 값을 증가시키는 것을 방지하고;
    주기 롤-오버 이벤트가 발생할 때마다 상기 PWM 사이클 시작 신호를 생성하고;
    상기 위상 카운트 값이 상기 위상 오프셋 값과 같거나 크면 상기 위상 카운터(426)의 카운팅을 유보하고;
    상기 듀티 사이클 카운터(402)의 상기 듀티 사이클 카운트 값을 제로(0)로 리셋시키고; 및 그 후
    신규 듀티 사이클 카운트를 시작하는 단계들을 포함하는 복수의 펄스폭 변조 신호 생성 방법.
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