KR101938763B1 - 반복적인 단일 사이클 펄스폭 변조 생성 - Google Patents

반복적인 단일 사이클 펄스폭 변조 생성 Download PDF

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

Abstract

복수의 펄스폭 변조(PWM) 생성기들이 제공되며, 복수의 펄스폭 변조(PWM) 생성기들 각각은 PWM 시간 기반 및 듀티 사이클과 관련된 위상 시프트 오프셋을 생성하는 가산기 또는 시간 기반 카운터 선 로드 값 중 어느 하나를 이용하는 대신에 위상 시프트를 생성하는 별개의 위상 오프셋 카운터를 구비한다. 위상 시프팅 처리가 듀티 사이클 생성 처리로부터 분리됨으로써, 비동기의 외부 동기화 이벤트 이후의 다수의 PWM 채널들 중에 듀티 사이클 및 위상 관계들을 보존하는 태스크를 용이하게 한다. 적어도 하나의 마스터 시간 기반 생성기는 PWM 생성기 회로들의 각각에서 위상 오프셋 카운터들을 리셋시키는 PWM 사이클 시작 신호를 생성한다. 위상 오프셋 카운터는 각각의 위상 오프셋 값에 일치할 때까지 계속 카운팅한다. 위상 오프셋 카운터가 위상 오프셋 값과 일치하면, 관련 듀티 사이클 카운터는 리셋되어 재시작된다. 듀티 사이클은 듀티 사이클 카운트가 지정된 듀티 사이클 값과 일치할 때까지 계속되며, 듀티 사이클 카운터는 이 일치하는 시점에서 위상 오프셋 카운터로부터의 종료 카운트에 의해 리셋될 때까지 정지한다. 듀티 사이클 비교기들의 출력단은 PWM 신호들을 단일 사이클 PWM 신호들의 반복적인 시리즈로서 제공한다.

Description

반복적인 단일 사이클 펄스폭 변조 생성{REPETITIVE SINGLE CYCLE PULSE WIDTH MODULATION GENERATION}
본 발명은, 일반적으로 펄스폭 변조(PWM) 신호들의 생성에 관한 것으로, 특히 반복적인 단일 사이클 PWM 신호들에 관한 것이다.
디지털 스위치 모드 파워 서플라이(SMPS) 전력 변환 애플리케이션들은 서로 다른 주파수들 및/또는 위상 시프트들로 동작할 수 있는 복수의 펄스폭 변조(PWM) 신호들을 활용하는 복수의 서브-회로들을 구비함에 따라 점점 더 복잡해지고 있다. 복수의 위상 시프트된 PWM 신호들 또는 서로 다른 주파수들을 갖는 PWM 신호 채널들의 그룹들을 외부에 의해 동기화하는 경우, 복수의 위상 시프트된 PWM 신호들을 생성하는 종래의 방법들은 동기화 이벤트 이후의 PWM 신호들 간에 적절한 위상 관계들을 유지할 수 없다. 대부분의 현재 기술의 PWM 컨트롤러들은 개선된 PWM 프로토콜들을 지원하지 않는 아날로그 회로망을 이용하여 구현되며, 또한 대부분의 디지털 PWM 컨트롤러들은 또한 개선된 PWM 프로토콜들을 지원하지 않는 단순한 모터 제어를 위해 설계되어 있었다.
그러므로, 동기화 이벤트 이후의 PWM 신호들 간에 적당한 위상 관계들을 유지하는 방식이 필요하다.
본 발명의 교시에 따르면, 복수의 펄스폭 변조(PWM) 생성기들이 제공되며, 복수의 펄스폭 변조(PWM) 생성기들 각각은 PWM 시간 기반 및 듀티 사이클과 관련된 위상 시프트 오프셋을 생성하는 가산기 또는 시간 기반 카운터 선 로드 값 중 어느 하나를 이용하는 대신에 위상 시프트를 생성하는 별개의 위상 오프셋 카운터를 구비한다. 위상 시프팅 처리가 듀티 사이클 생성 처리로부터 분리됨으로써 비동기의 외부 동기화 이벤트 이후의 다수의 PWM 채널들 중에 듀티 사이클 및 위상 관계들을 보존하는 태스크(task)를 용이하게 한다. 적어도 하나의 마스터 시간 기반 생성기는 PWM 생성기 회로들의 각각에서 위상 오프셋 카운터들을 리셋시키는 PWM 사이클 시작 신호를 생성한다. 위상 오프셋 카운터는 각각의 위상 오프셋 값에 일치할 때까지 계속 카운팅한다. 위상 오프셋 카운터가 위상 오프셋 값과 일치하면, 관련 듀티 사이클 카운터는 리셋되어 재시작된다. 듀티 사이클은 듀티 사이클 카운트가 지정된 듀티 사이클 값과 일치할 때까지 계속되며, 듀티 사이클 카운터는 이 일치하는 시점에서 위상 오프셋 카운터로부터의 종료(terminal) 카운트에 의해 리셋될 때까지 정지된다. 듀티 사이클 비교기들의 출력단은 출력 PWM 신호들을 단일 사이클 PWM 신호들의 반복적인 시리즈로서 제공한다.
본 발명의 구체적인 예시의 실시예에 따르면, 반복적인 단일 사이클 PWM 신호(350)를 생성하기 위한 장치는, 듀티 사이클 값을 저장하는 듀티 사이클 레지스터(310); 복수의 클록 펄스들을 생성하는 클록부에 결합된 클록 입력을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 듀티 사이클 카운트 값을 증가시키는 듀티 사이클 카운터(314); 상기 듀티 사이클 레지스터(310) 및 상기 듀티 사이클 카운터(314)에 결합된 듀티 사이클 비교기(312)로서, 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하고, 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 같으면 PWM 신호(350)를 생성하고 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 크면 상기 듀티 사이클 카운터(314)를 정지하는 듀티 사이클 비교기(312); 상기 복수의 클록 펄스들을 생성하는 상기 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 위상 카운트 값을 증가시키고, 또한, 시간 기반 생성기로부터의 PWM 시작 신호에 결합하도록 만들어진 리셋 입력단을 구비하는 위상 카운터(320)로서, 상기 PWM 사이클 시작 신호가 어서트되면 상기 위상 카운트 값이 제로(0)로 리셋됨으로써, 상기 위상 카운터(320)를 재시작하는 위상 카운터(320); 위상 오프셋 값을 저장하는 위상 오프셋 레지스터(316); 및 상기 위상 오프셋 레지스터(316), 상기 위상 카운터(320) 및 상기 위상 카운터(320)의 정지 입력단에 결합된 위상 오프셋 비교기(318)로서, 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하고, 상기 위상 카운트 값이 상기 위상 오프셋 값과 같으면 상기 위상 카운터(320)를 정지하며, 또한 상기 듀티 사이클 값을 제로(0)로 리셋함으로써 상기 듀티 사이클 카운터(314)를 재시작하는 위상 오프셋 비교기(318)를 포함한다.
본 발명의 또 하나의 구체적인 예시의 실시예에 따르면, 복수의 반복적인 단일 사이클 펄스폭 변조(PWM) 신호들(350)을 생성하기 위한 시스템은, 마스터 시간 기반 생성기(300)로서: 마스터 주기 값을 저장하는 마스터 주기 레지스터(304); 복수의 클록 펄스들을 생성하는 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 마스터 카운트 값을 증가시키는 마스터 주기 카운터(308); 상기 마스터 주기 레지스터(304) 및 상기 마스터 주기 카운터(308)에 결합된 마스터 주기 비교기(306)로서, 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하고, 상기 마스터 카운트 값이 상기 마스터 주기 값과 같거나 크면 PWM 사이클 시작 신호(332)를 생성하고, 그 후 상기 마스터 주기 카운터(308)의 상기 마스터 카운트 값을 제로(0)로 리셋시키는 마스터 주기 비교기(306);를 포함하는 마스터 시간 기반 생성기(300); 및 복수의 반복적인 단일 사이클 PWM 신호들(350)을 생성하기 위한 복수의 PWM 생성기들(302)로서, 상기 복수의 PWM 생성기들(302)의 각각은: 듀티 사이클 값을 저장하는 듀티 사이클 레지스터(310); 상기 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 듀티 사이클 카운트 값을 증가시키는 듀티 사이클 카운터(314); 상기 듀티 사이클 레지스터(310) 및 상기 듀티 사이클 카운터(314)에 결합된 듀티 사이클 비교기(312)로서, 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하고, 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 같으면 PWM 신호(350)를 생성하고, 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 크면 상기 듀티 사이클 카운터(314)를 정지하는 듀티 사이클 비교기(312); 상기 복수의 클록 펄스들을 생성하는 상기 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 위상 카운트 값을 증가시키고, 또한 상기 마스터 시간 기반 생성기(300)에 결합된 리셋 입력단을 구비하는 위상 카운터(320)로서, 상기 마스터 시간 기반 생성기(300)로부터의 상기 PWM 사이클 시작 신호(332)가 어서트되면 상기 위상 카운트 값이 제로(0)로 리셋됨으로써 상기 위상 카운터(320)를 재시작하는 위상 카운터(320); 위상 오프셋 값을 저장하는 위상 오프셋 레지스터(316); 및 상기 위상 오프셋 레지스터(316), 상기 위상 카운터(320) 및 상기 위상 카운터(320)의 정지 입력단에 결합된 위상 오프셋 비교기(318)로서, 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하고, 상기 위상 카운트 값이 상기 위상 오프셋 값과 같으면 상기 위상 카운터(320)를 정지하며, 또한 상기 듀티 사이클 값을 제로(0)로 리셋함으로써 상기 듀티 사이클 카운터(314)를 재시작하는 위상 오프셋 비교기(318);를 포함하는 복수의 PWM 생성기들(302)을 포함한다.
본 발명의 다른 또 하나의 구체적인 예시의 실시예에 따르면, 복수의 반복적인 단일 사이클 펄스폭 변조(PWM) 신호들(350)을 생성하기 위한 시스템은, 복수의 시간 기반 생성기들(542)로서, 상기 복수의 시간 기반 생성기들(542)의 각각은: 주기 값을 저장하는 주기 레지스터(304); 복수의 클록 펄스들을 생성하는 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 주기 카운트 값을 증가시키는 주기 카운터(308); 상기 주기 레지스터(304) 및 상기 주기 카운터(308)에 결합된 주기 비교기(306)로서, 상기 주기 카운트 값을 상기 주기 값과 비교하고, 상기 주기 카운트 값이 상기 주기 값과 같거나 크면 PWM 사이클 시작 신호(348)를 생성하고, 그 후 상기 주기 카운터(308)의 상기 주기 카운트 값을 제로(0)로 리셋시키는 주기 비교기(306); 상기 복수의 시간 기반 생성기들(542)로부터의 PWM 사이클 시작 신호들(332)에 결합된 입력단들을 구비한 복수의 멀티플렉서들(540);을 포함하는 복수의 시간 기반 생성기들(300); 및 복수의 반복적인 단일 사이클 PWM 신호들(350)을 생성하기 위한 복수의 PWM 생성기들(302)로서, 상기 복수의 PWM 생성기들(302)의 각각은: 듀티 사이클 값을 저장하는 듀티 사이클 레지스터(310); 상기 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 듀티 사이클 카운트 값을 증가시키는 듀티 사이클 카운터(314); 상기 듀티 사이클 레지스터(310) 및 상기 듀티 사이클 카운터(314)에 결합된 듀티 사이클 비교기(312)로서, 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하여 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 같으면 PWM 신호(350)를 생성하고, 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 크면 상기 듀티 사이클 카운터(314)를 정지하는 듀티 사이클 비교기(312); 상기 복수의 클록 펄스들을 생성하는 상기 클록부에 결합된 클록 입력단을 구비하며 수신된 상기 복수의 클록 펄스들의 각각에 대해 위상 카운트 값을 증가시키고, 또한 상기 복수의 멀티플렉서들(540)의 각각의 멀티플렉서(540)의 출력단에 결합된 리셋 입력단을 구비하는 위상 카운터(320)로서, 각각의 PWM 사이클 시작 신호(332)가 상기 복수의 멀티플렉서들을 통해 선택되어 어서트되면 상기 위상 카운트 값이 제로(0)로 리셋됨으로써 상기 위상 카운터(320)를 재시작하는 위상 카운터(320); 위상 오프셋 값을 저장하는 위상 오프셋 레지스터(316); 및 상기 위상 오프셋 레지스터(316), 상기 위상 카운터(320) 및 상기 위상 카운터(320)의 정지 입력단에 결합된 위상 오프셋 비교기(318)로서, 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하고, 상기 위상 카운트 값이 상기 위상 오프셋 값과 같으면 상기 위상 카운터(320)를 정지하며, 또한 상기 듀티 사이클 값을 제로(0)로 리셋함으로써 상기 듀티 사이클 카운터(314)를 재시작하는 위상 오프셋 비교기(318);를 포함하는 복수의 PWM 생성기들(302)을 포함한다.
본 발명의 다른 또 하나의 구체적인 예시의 실시예에 따르면, 복수의 반복적인 단일 사이클 펄스폭 변조(PWM) 신호들을 생성하기 위한 방법은, 마스터 주기 레지스터(304)에 마스터 주기 값을 저장하는 단계; 상기 마스터 주기 카운터(308)에 의해 수신된 각 클록 펄스에 대해 마스터 주기 카운터(308)의 마스터 카운트 값을 증가시키는 단계; 마스터 주기 비교기(306)로 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하는 단계; 상기 마스터 카운트 값이 상기 마스터 주기 값과 같거나 크면 PWM 사이클 시작 신호를 생성하고, 그 후 상기 마스터 카운트 값을 제로(0)로 리셋시키는 단계; 복수의 PWM 생성기들(302)을 상기 PWM 사이클 시작 신호로 재시작하는 단계로서, 상기 복수의 PWM 생성기들(302)의 각각이 상기 PWM 사이클 시작 신호와 동기화되는 PWM 신호를 생성하고, 상기 복수의 PWM 생성기들(302)의 각각의 동작은: 듀티 사이클 레지스터(310)에 듀티 사이클 값을 저장하고; 상기 듀티 사이클 카운터(314)에 의해 수신된 각 클록 펄스에 대해 듀티 사이클 카운터(314)의 듀티 사이클 카운트 값을 증가시키고; 듀티 사이클 비교기(312)로 상기 듀티 사이클 카운트 값과 상기 듀티 사이클 값을 비교하고; 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 같으면 PWM 신호를 생성하고; 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 크면 상기 듀티 사이클 카운터(314)를 정지하고; 위상 오프셋 레지스터(316)에 위상 오프셋 값을 저장하고; 상기 위상 카운터(320)에 의해 수신된 각 클록 펄스에 대해 상기 위상 카운터(314)의 위상 카운트 값을 증가시키고; 위상 오프셋 비교기(318)로 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하고; 상기 위상 카운트 값이 상기 위상 오프셋 값과 같으면 상기 위상 카운터(320)를 정지하고 또한 상기 듀티 사이클 카운트 값을 제로(0)로 리셋시키고; 상기 PWM 사이클 시작 신호가 상기 위상 카운터(320)에 의해 수신되면 상기 위상 카운트 값을 제로(0)로 리셋시키는 단계들을 포함하는 재시작하는 단계;를 포함한다.
첨부한 도면과 관련된 다음의 상세한 설명을 참조하면, 본 발명을 더욱 완전하게 이해할 수 있을 것이다.
도 1은 전형적인 펄스폭 변조(PWM) 생성기 회로를 도시하는 도면이다.
도 2는 마스터 시간 기반 생성기를 가지며 각 PWM 신호들 간에 위상 오프셋들을 갖는 동기화된 PWM 신호들의 그룹들을 생성하는 데에 이용되는 다중 위상 PWM 신호 생성 회로의 블록도를 도시하는 도면이다.
도 3은 본 발명의 구체적이고 예시적인 실시예에 따른, 반복적인 단일 사이클 PWM 신호들을 생성할 수 있는 다중 위상 PWM 신호 생성 회로의 블록도를 도시하는 도면이다.
도 4는 도 3에 도시된 다중 위상 PWM 신호 생성 회로의 동작 처리 흐름도를 도시하는 도면이다.
도 5는 도 3에 도시된 다중 위상 PWM 신호 생성 회로의 타이밍도를 도시하는 도면이다.
도 6은 본 발명의 또 하나의 구체적이고 예시적인 실시예에 따른, 서로 다른 주파수들 및 위상 오프셋들로 반복적인 단일 사이클 PWM 신호들을 생성할 수 있는 다중 위상 및 다중 주파수 PWM 신호 생성 회로의 블록도를 도시하는 도면이다.
도 7은 본 발명의 교시에 따른, 디지털 프로세서와 결합된 도 5의 다중 위상 및 다중 주파수 PWM 신호 생성 회로의 블록도를 도시하는 도면이다.
발명은 다양한 변형물 및 대체 형태가 가능하지만, 본 발명의 구체적이고 예시적인 실시예들이 도면들에 도시되었고 여기에 상세히 설명되었다. 하지만, 여기에서 구체적이고 예시적인 실시예들의 설명은, 본 발명을 여기에 개시된 특정 형태들로 제한하려는 것이 아니며, 오히려 반대로, 본 발명은 첨부된 청구범위에 의해 정의된 모든 변형물들 및 균등물들을 포함해야 한다.
도면들을 참조하면, 예시적인 실시예들의 상세 내용이 도식적으로 도시되어 있다. 도면들에서 동일 요소들은 동일 번호들로 표시될 것이며, 유사한 요소들은 상이한 소문자 첨가를 갖는 동일 번호들로 표시될 것이다.
도 1은 전형적인 펄스폭 변조(PWM) 생성기 회로를 도시하는 도면이다. PWM 생성기 회로(101)는 타이머/카운터(102), 주기 레지스터(104), 비교기(106) 및 듀티 사이클 레지스터(108)를 포함한다. 타이머/카운터(102)는, 타이머/카운터(102)가 비교기(106)에 의해 결정되는 바와 같이 주기 레지스터(104)에 의해 지정된 값에 도달할 때까지 제로(0)로부터 카운트를 증가시킨다. 주기 레지스터(104)는 PWM 주기를 결정하는 최대 카운트 값을 나타내는 사용자 지정값을 함유한다. 타이머/카운터(102)가 주기 레지스터(104)의 값과 일치하면, 타이머/카운터(102)는 비교기(106)로부터의 리셋 신호에 의해 소거되고, 그 사이클은 반복된다. 듀티 사이클 레지스터(108)는 사용자 지정 듀티 사이클 값을 저장한다. PWM 출력 신호(120)는, 타이머/카운터(102) 값이 듀티 사이클 레지스터(108)에 저장된 듀티 사이클 값보다 작을 때에는 언제든지 어서트된다(하이(high)로 구동된다). PWM 출력 신호(120)는, 타이머/카운터(102) 값이 듀티 사이클 레지스터(108)에 저장된 듀티 사이클 값과 같거나 크면, 디-어서트된다(de-asserted)(로우(low)로 구동된다).
도 2는 마스터 시간 기반 생성기를 가지며 각 PWM 신호들 간에 위상 오프셋들을 갖는 동기화된 PWM 신호들의 그룹들을 생성하는 데에 이용되는 다중 위상 PWM 신호 생성 회로의 블록도를 도시하는 도면이다. 다중 위상 PWM 생성 회로는, 마스터 시간 기반 생성기(200) 및 복수의 PWM 생성기들(101)을 포함한다. 마스터 시간 기반 생성기(200)는, PWM 생성기들(101a~101n)로부터의 각 PWM 신호들의 주기를 제어하는 주기 카운터(202), 주기 레지스터(204) 및 주기 비교기(206)를 포함한다. 각 PWM 생성기들(101)은, 각 PWM 생성기들(101)로부터의 각각의 PWM 출력 신호의 위상 오프셋을 결정하는 데에 이용되는 위상 오프셋 레지스터(212)를 포함한다. PWM 주기 레지스터(204), 듀티 사이클 레지스터들(108) 및 위상 오프셋 레지스터들(212)은, 각 PWM 생성기들(101)에 대해, 소망하는 동작 주파수(주기), 듀티 사이클 및 위상 오프셋의 각각을 획득하는 데에 필요한 값들로 프로그램된다. 로컬 듀티 사이클 카운터들(102)은, 주기 비교기(206)로부터의 PWM 사이클 시작 신호(248)에 의해 마스터 시간 기반 생성기(200)와 동기화된다. 개별적인 PWM 신호 출력들(150)은 (각각의 위상 오프셋 레지스터(212)에 의해 결정되는) 위상에 있어서는 서로 다를 수 있지만, 주기 레지스터(204)의 컨텐츠에 의해 결정되는 주파수(주기)에 있어서는 서로 다르지 않을 수 있다. 듀티 사이클 카운터들(102)로의 클록 입력들은, 블록도를 간단하게 하기 위해서 도시되지 않았다.
도 3은 본 발명의 구체적이고 예시적인 실시예에 따른, 반복적인 단일 사이클 PWM 신호들을 생성할 수 있는 다중 위상 PWM 신호 생성 회로의 블록도를 도시하는 도면이다. 마스터 시간 기반 생성기(300)는, PWM 생성기들(302a~302n)로부터의 각 PWM 신호들의 주기를 제어하는 주기 레지스터(304), 주기 비교기(306), 및 주기 카운터(308)를 포함한다. 주기 카운터(308)는 주기 비교기(306)에 의해 결정되는 바와 같이 주기 레지스터(304)에 의해 지정된 값에 도달할 때까지 제로(0)로부터 카운트를 증가시킨다. 주기 레지스터(304)는 PWM 주기를 결정하는 최대 주기 카운트 값을 나타내는 사용자 지정 값을 함유한다.
각 PWM 생성기 회로들(302)은, 듀티 사이클 레지스터(310), 듀티 사이클 비교기(312), 듀티 사이클 카운터(314), 위상 카운터(320), 위상 오프셋 비교기(318) 및 위상 오프셋 레지스터(316)를 포함한다. 위상 오프셋 레지스터(316)의 위상 오프셋 값은 각 PWM 생성기들(302)로부터의 각각의 PWM 출력(350)의 위상 오프셋을 결정하는데에 사용된다. 듀티 사이클 레지스터(310)의 듀티 사이클 값은 PWM 신호(350)의 주기 내의 듀티 사이클(타임 온의 퍼센트)를 결정한다. 듀티 사이클 레지스터들(310) 및 위상 오프셋 레지스터들(316)은 각 PWM 출력들(350)에 대해 소망하는 PWM 듀티 사이클 및 위상 오프셋을 얻는 데에 필요한 값들로 각각 프로그램된다. 듀티 사이클 비교기들(312)의 출력단들은 PWM 신호들(350)을 단일 사이클 PWM 신호들의 반복적인 시리즈들로서 제공한다.
PWM 사이클 시작 신호(332)는 각 PWM 생성기들(302)의 위상 카운터들(320)을 리셋시킨다. 위상 카운터들(320)이 리셋되면, 위상 카운터들(320) 각각은 다시 카운팅을 시작한다. 위상 카운터(320)의 값이 위상 오프셋 레지스터(316)에 저장된 위상 오프셋 값과 일치하는지를 위상 오프셋 비교기(318)가 결정할 때까지, 위상 카운터(320)는 카운팅을 계속한다. 그 후, 위상 오프셋 비교기(318)는 PWM 사이클 시작 신호(332)에 의해 다시 리셋될 때까지 위상 카운터(320)를 정지한다. 위상 오프셋 비교기(318)는 또한 위상 카운트 값이 위상 오프셋 값과 같아지면 듀티 사이클 카운터(314)를 리셋시킨다. 듀티 사이클 비교기들(312)의 출력단들은 PWM 신호들(350)을 단일 사이클 PWM 신호들의 반복적인 시리즈들로서 제공한다.
위상 카운터들(320)이 PWM 사이클 시작 신호(332)를 수신하면, 위상 카운터들(320) 각각은 리셋되고 위상 카운트 값이 위상 오프셋 레지스터(316)에 저장된 위상 오프셋 값과 일치할 때까지 다시 카운팅을 시작한다. 그 후 위상 카운터(320)가 PWM 사이클 시작 신호(332)에 의해 다시 리셋될 때까지 위상 오프셋 비교기(318)는 위상 카운터(320)를 정지한다. 위상 오프셋 비교기(318)는 또한 위상 카운트 값이 위상 오프셋 값과 같아지면 듀티 사이클 카운터(314)를 리셋시킨다.
듀티 사이클 카운터(314)가 리셋되면, 듀티 사이클 카운터(314)는 다시 카운터를 시작하고 그 카운트 값이 듀티 사이클 레지스터(310)에 저장된 듀티 사이클 값과 일치할 때까지 카운팅을 계속하며, 듀티 사이클 비교기(312)는 이 일치하는 시점에서 듀티 사이클 카운터(314)가 위상 오프셋 비교기(318)로부터의 리셋 신호에 의해 리셋될 때까지 듀티 사이클 카운터(314)의 카운팅을 정지한다. 듀티 사이클 비교기(312)의 출력단은 또한 PWM 신호(350)를 제공하며, 이 PWM 신호(350)는 PWM 사이클 시작 신호(332)의 어서션이 있을 때마다 초기화되는 단일 사이클 PWM 신호 생성 처리들인 반복적인 시리즈들이다.
위상 카운터들(320)는 PWM 사이클 시작 신호(332)에 의해 마스터 시간 기반 생성기(300)에 동기화된다. 개별의 PWM 신호 출력들(350)은 (각각의 위상 오프셋 레지스터(316)에 의해 결정되는) 위상에 있어서는 서로 다를 수 있지만, 주기 레지스터(304)의 컨텐츠들에 의해서 결정되는 주기(주파수)에 있어서는 서로 다르지 않을 수 있다. PWM 시간 기반 생성기(320) 및 각 PWM 생성기들(302)을 위한 듀티 사이클과 관련된 위상 시프트 오프셋을 생성하는 가산기 또는 시간 기반 카운터 선 로드 값 중 어느 하나를 이용하는 종래의 방식 대신에 PWM 신호들(350)의 위상 시프트들을 생성하는데 별개의 위상 카운터들(320)이 사용된다. 본 발명의 교시에 따르면, 위상 시프팅 처리를 듀티 사이클 생성 처리로부터 분리함으로써, 비동기의 외부 동기화 이벤트, 예를 들어 PWM 사이클 시작 신호(332) 이후의 다수의 PWM 채널들 중에 듀티 사이클 및 위상 관계들을 보존하는 태스크(task)를 용이하게 한다.
도 4는 도 3에 도시된 다중 위상 PWM 신호 생성 회로의 동작 처리 흐름도를 도시하는 도면이다. 단계(450)에서, PWM 사이클 시작 신호(332)가 어서트되고, 단계(452)에서 정지된 위상 카운터(320)를 제로 카운트로 리셋시킨다. 단계(454)에서 (위상 카운트 값을 증가시키는) 카운팅을 시작한다. 단계(456)는 위상 카운트 값이 언제 위상 오프셋 레지스터(316)의 위상 오프셋 값과 같은지를 결정한다. 단계(458)에서 위상 카운터(320)는 위상 카운트 값이 위상 오프셋 값과 같으면 카운팅을 정지한다. 단계(460)에서, 듀티 사이클 카운터(314)의 듀티 사이클 카운트 값이 제로 카운트로 리셋되고, 단계(462)에서, 듀티 사이클 카운트 값이 증가하기 시작한다. 단계(464)는 듀티 사이클 카운트 값이 언제 듀티 사이클 레지스터(310)의 듀티 사이클 값과 같은지를 결정한다. 단계(466)에서, 듀티 사이클 카운터(314)는 듀티 사이클 카운트 값이 듀티 사이클 레지스터(310)의 듀티 사이클 값과 같으면 카운팅을 정지한다. 이 전체 사이클은 PWM 사이클 시작 신호(332)가 어서트될 때마다 계속 반복된다.
도 5는 도 3에 도시된 다중 위상 PWM 신호 생성 회로의 타이밍도를 도시하는 도면이다. 도시된 바와 같이, PWM 사이클 시작 신호(332)가 위상 카운터(320)를 리셋시킴으로써, 위상 카운터(320)는 카운팅을 시작하여 그 위상 카운트가 위상 오프셋 레지스터(316)에 저장된 위상 오프셋 값과 같아질 때까지 카운팅을 계속한다. 그 후 위상 카운터(320)의 카운팅은 또 하나의 PWM 사이클 시작 신호(332)가 위상 카운터(320)를 다시 리셋시킬 때까지 정지 상태를 유지한다. 위상 카운터(320)가 카운팅을 정지하면(카운트 값 = 위상 오프셋 값이면), 듀티 사이클 카운터(314)는 제로(0)로 리셋되고, 카운팅을 시작하여 그 종료 카운트(듀티 사이클 카운트 = 듀티 사이클 값)에 도달할 때까지 카운팅을 계속하고, 그리고 카운팅을 중지하고 그리고 위상 카운터(320)가 그 종료 카운트에 도달하여 다시 리셋시킬 때까지 듀티 사이클 카운터(314)의 종료 카운트를 유지할 것이다(즉 위상 카운트(320)는 정지한다).
도 6은 본 발명의 또 하나의 구체적이고 예시적인 실시예에 따른, 서로 다른 주파수들 및 위상 오프셋들로 반복적인 단일 사이클 PWM 신호들을 생성할 수 있는 다중 위상 및 다중 주파수 PWM 신호 생성 회로의 블록도를 도시하는 도면이다. 기능적으로, PWM 생성기들(302)의 각 PWM 생성기는 상술한 바와 같은 기능을 수행한다. 하지만, PWM 생성기들(302) 각각의 동작 주기(주파수)에 의해 시간 기반 생성기(542)가 관련 멀티플렉서(540)를 통해 각각의 PWM 생성기(302)에 결합될지 결정되므로 PWM 생성기들(302) 각각의 동작 주기(주파수)는 서로 다를 수 있으며 또한 독립적일 수 있다. 복수의 시간 기반 생성기들(542)이 멀티플렉서들(540)에 결합될 수 있고, 하나의 멀티플렉서(540)는 PWM 생성기들(302)의 각 PWM 생성기와 관련될 수 있다.
도 7은 본 발명의 교시에 따른, 디지털 프로세서와 결합된 도 6의 다중 위상 및 다중 주파수 PWM 신호 생성 회로의 블록도를 도시하는 도면이다. 디지털 프로세서 및 메모리(650)는 PWM 생성기들(302) 및 시간 기반 생성기들(542)로 신규 PWM 동작 데이터, 예를 들어 주기(들), 듀티 사이클들, 위상 오프셋들을 송신할 수 있고, 또한 디지털 프로세서(650)에서 구동되는 응용 소프트웨어에 의해 초기화될 수 있다. 클록부(652)는 마스터 시간 기반 생성기들(542), 디지털 프로세서 및 메모리(650) 및 PWM 생성기들(302)의 클록 입력단들을 구동하는 적어도 하나의 클록 출력단을 구비할 수 있다. 디지털 프로세서는 예를 들면, 마이크로컨트롤러, 마이크로프로세서, 디지털 신호 처리기(DSP) 등일 수 있지만, 이에 한정되는 것은 아니며, 별개의 집적 회로이거나, 상술한 PWM 생성 회로들을 포함하는 동일한 집적 회로의 일부일 수 있다.
본 발명의 실시예들이 본 발명의 예시적인 실시예들을 참조하여 묘사되고, 설명되고 정의되었을지라도, 그러한 참조는 본 발명의 한정을 암시하는 것이 아니며 이러한 한정이 추론되어서도 안된다. 개시된 주제는, 본 발명과 관련된 기술분야에서 통상의 기술을 가진 자 및 본 발명의 이득을 얻는 자에게 있어서, 형태 및 기능에서 다양한 수정물, 대체물 및 균등물이 가능하다. 본 발명의 묘사되고 설명된 실시예들은 단지 예시로서, 본 발명의 범위 전부가 아니다.

Claims (18)

  1. 반복적인 단일 사이클 펄스폭 변조 신호를 생성시키기 위한 장치로서,
    듀티 사이클 값을 저장하는 듀티 사이클 레지스터;
    복수의 클록 펄스들을 생성하는 클록부에 결합된 클록 입력부를 구비하고 그리고 상기 복수의 클록 펄스들의 각각을 수신할 때 듀티 사이클 카운트 값을 증가시키는 듀티 사이클 카운터;
    상기 듀티 사이클 레지스터 및 상기 듀티 사이클 카운터에 결합된 듀티 사이클 비교기 - 상기 듀티 사이클 비교기는 상기 듀티 사이클 카운트 값을 상기 듀티 사이클 값과 비교하고, 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 그와 같을 때에는 펄스폭 변조 신호를 생성하고 상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 클 때에는 상기 듀티 사이클 카운터를 정지함 -;
    상기 복수의 클록 펄스들을 생성하는 상기 클록부에 결합된 클록 입력부를 구비하고 그리고 상기 복수의 클록 펄스들의 각각을 수신할 때 위상 카운트 값을 증가시키고, 또한, 시간 기반부로부터의 펄스폭 변조 시작 신호에 결합하도록 만들어진 리셋 입력부를 구비하는 위상 카운터 - 상기 펄스폭 변조 사이클 시작 신호가 어서트될 때에는 상기 위상 카운트 값이 제로로 리셋되고, 이로써 상기 위상 카운터를 재시작함 -;
    위상 오프셋 값을 저장하는 위상 오프셋 레지스터; 및
    상기 위상 오프셋 레지스터, 상기 위상 카운터 및 상기 위상 카운터의 정지 입력부에 결합된 위상 오프셋 비교기 - 상기 위상 오프셋 비교기는 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하고, 상기 위상 카운트 값이 상기 위상 오프셋 값과 같을 때에는 상기 위상 카운터를 정지하며 또한 상기 듀티 사이클 값을 제로로 리셋하고, 이로써 상기 듀티 사이클 카운터를 재시작함 - 를 포함하는 장치.
  2. 제1항에 있어서,
    상기 듀티 사이클 레지스터 및 상기 위상 오프셋 레지스터에 결합된 디지털 프로세서 및 메모리를 더 포함하고,
    상기 디지털 프로세서 및 메모리는 그 내부에서 상기 듀티 사이클 값 및 상기 위상 오프셋 값을 각각 로드하는, 장치.
  3. 제2항에 있어서,
    상기 디지털 프로세서는 마이크로컨트롤러인, 장치.
  4. 제2항에 있어서,
    상기 디지털 프로세서는 마이크로프로세서인, 장치.
  5. 제2항에 있어서,
    상기 디지털 프로세서는 디지털 신호 처리기인, 장치.
  6. 복수의 반복적인 단일 사이클 펄스폭 변조 신호들을 생성시키기 위한 시스템으로서,
    마스터 시간 기반 생성기; 및
    제1항 내지 제5항 중 어느 한 항에 따라 각각 구성된, 복수의 반복적인 단일 사이클 펄스폭 변조 신호들을 생성시키기 위한 복수의 펄스폭 변조 생성기들을 포함하고,
    상기 마스터 시간 기반 생성기는:
    마스터 주기 값을 저장하는 마스터 주기 레지스터;
    복수의 클록 펄스들을 생성하는 클록부에 결합된 클록 입력부를 구비하며 상기 복수의 클록 펄스들의 각각을 수신할 때 마스터 카운트 값을 증가시키는 마스터 주기 카운터;
    상기 마스터 주기 레지스터 및 상기 마스터 주기 카운터에 결합된 마스터 주기 비교기 - 상기 마스터 주기 비교기는 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하고, 상기 마스터 카운트 값이 상기 마스터 주기 값과 같거나 그보다 클 때에는 펄스폭 변조 사이클 시작 신호를 생성하고, 그리고 나서 상기 마스터 주기 카운터의 상기 마스터 카운트 값을 제로로 리셋시킴 - 를 포함하는, 시스템.
  7. 제6항에 있어서,
    복수의 멀티플렉서들 및 상기 복수의 멀티플렉서들의 각각의 입력부들에 결합된 복수의 시간 기반부들을 더 포함하고,
    상기 복수의 펄스폭 변조 생성기들의 각각은 상기 복수의 시간 기반부들의 각각의 시간 기반부에 결합되는, 시스템.
  8. 제7항에 있어서,
    상기 복수의 멀티플렉서들에 결합되어 상기 복수의 시간 기반부들의 상기 각각의 시간 기반부들의 선택 동안에 상기 복수의 멀티플렉서들을 제어하는 디지털 프로세서 및 메모리를 더 포함하는, 시스템.
  9. 제7항에 있어서,
    상기 복수의 시간 기반 생성기들 각각은,
    주기 값을 저장하는 주기 레지스터;
    복수의 클록 펄스들을 생성시키는 클록부에 결합된 클록 입력부를 구비하고 그리고 상기 복수의 클록 펄스들 각각을 수신할 때 주기 카운트 값을 증가시키는 주기 카운터;
    상기 주기 레지스터 및 상기 주기 카운터에 결합된 주기 비교기 - 상기 주기 비교기는 상기 주기 카운트 값을 상기 주기 값과 비교하여, 상기 주기 카운트 값이 상기 주기 값과 같거나 그보다 클 때에는 펄스폭 변조 사이클 시작 신호를 생성시키고, 그리고 나서 상기 주기 카운터의 카운트 값을 제로로 리셋시키는, 시스템.
  10. 펄스폭 변조 사이클 시작 신호에 동기화된 펄스폭 변조 신호들을 생성시키기 위한 방법으로서,
    듀티 사이클 레지스터에 듀티 사이클 값을 저장하는 것;
    상기 듀티 사이클 카운터가 각 클록 펄스를 수신할 때 듀티 사이클 카운터의 듀티 사이클 카운트 값을 증가시키는 것;
    듀티 사이클 비교기로써 상기 듀티 사이클 카운트 값를 상기 듀티 사이클 값과 비교하는 것;
    상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 작거나 그와 같을 때에는 펄스폭 변조 신호를 생성하는 것;
    상기 듀티 사이클 카운트 값이 상기 듀티 사이클 값보다 클 때에는 상기 듀티 사이클 카운터를 정지하는 것;
    위상 오프셋 레지스터에 위상 오프셋 값을 저장하는 것;
    위상 카운터가 각 클록 펄스를 수신할 때 상기 위상 카운터의 위상 카운트 값을 증가시키는 것;
    위상 오프셋 비교기로써 상기 위상 카운트 값을 상기 위상 오프셋 값과 비교하는 것;
    상기 위상 카운트 값이 상기 위상 오프셋 값과 같을 때에는 상기 위상 카운터를 정지하고 그리고 상기 듀티 사이클 카운트 값을 제로로 리셋시키는 것; 그리고
    상기 펄스폭 변조 사이클 시작 신호가 상기 위상 카운터에 의해 수신될 때에는 상기 위상 카운트 값을 제로로 리셋시키는 것을 포함하는 방법.
  11. 복수의 반복적인 단일 사이클 펄스폭 변조 신호들을 생성시키기 위한 방법으로서,
    마스터 주기 레지스터에 마스터 주기 값을 저장하는 단계;
    상기 마스터 주기 카운터가 각 클록 펄스를 수신할 때 마스터 주기 카운터의 마스터 카운트 값을 증가시키는 단계;
    마스터 주기 비교기로써 상기 마스터 카운트 값을 상기 마스터 주기 값과 비교하는 단계;
    상기 마스터 카운트 값이 상기 마스터 주기 값과 같거나 그보다 클 때에는 펄스폭 변조 사이클 시작 신호를 생성하고, 그리고 나서 상기 마스터 카운트 값을 제로로 리셋시키는 단계;
    복수의 펄스폭 변조 생성기들을 상기 펄스폭 변조 사이클 시작 신호로 재시작하는 단계 - 상기 복수의 펄스폭 변조 생성기들 각각이 상기 펄스폭 변조 사이클 시작 신호에 동기화되는 펄스폭 변조 신호를 생성하고, 상기 복수의 펄스폭 변조 생성기들 각각은 제10항의 방법에 따라 동작함 - 를 포함하는 방법.
  12. 제11항에 있어서,
    상기 마스터 주기 레지스터에 상기 마스터 주기 값을 저장하는 단계;
    상기 듀티 사이클 레지스터에 상기 듀티 사이클 값을 저장하는 단계; 및
    상기 위상 오프셋 레지스터에 상기 위상 오프셋 값을 저장하는 단계를 수행하는 디지털 프로세서 및 메모리를 더 포함하는, 방법.
  13. 제12항에 있어서,
    상기 디지털 프로세서는 마이크로컨트롤러인, 방법.
  14. 제12항에 있어서,
    상기 디지털 프로세서는 마이크로프로세서인, 방법.
  15. 제12항에 있어서,
    상기 디지털 프로세서는 디지털 신호 처리기인, 방법.
  16. 삭제
  17. 삭제
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