CN108445734A - 时脉倍频、乘频及数字脉冲产生电路、时间数字转换器 - Google Patents

时脉倍频、乘频及数字脉冲产生电路、时间数字转换器 Download PDF

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Abstract

本发明提供一种时脉倍频、乘频及数字脉冲产生电路、时间数字转换器。在时脉倍频电路中，输入时脉信号馈送至可编程延迟区块，反输入时脉信号馈送至另一个可编程延迟区块。这些可编程延迟区块的输出与输入时脉信号和反时脉信号通过与门组合，以便在时脉信号的上升沿和下降沿产生时脉脉冲。这些信号使用或门组合，以提供具有输入时脉信号频率的两倍频率的输出时脉信号。用于可编程延迟区块的控制位的值在包含逐次逼近式暂存器(SAR)的时间数字转换(TDC)电路中决定。对于每个时脉周期，连续设置可编程延迟控制位于SAR电路，并将延迟电路的输出与输入时脉信号进行比较，以确定控制位的值。本发明可用于提供具有不同需求的工作周期的时脉倍频器。

Description

时脉倍频、乘频及数字脉冲产生电路、时间数字转换器
技术领域
本发明涉及半导体电路技术领域。特别是，本发明的实施例涉及时脉倍频、乘频及数字脉冲产生电路、时间数字转换器。
背景技术
印刷电路板(PCB)上的电子系统由于电磁干扰和信号耦合以及PCB连接的走线长度，而会对最大可允许的时脉频率具有限制。然而，在电子系统中使用的集成电路需要越来越快的时脉以用于信号处理和计算。为了从系统时脉创建更快的时脉，经常使用时脉倍频器(clock doubler)。在其中一些系统中，例如使用SoundWire接口的系统，其时脉频率可能与数据速率相同。在这种情况下，数据恢复时需要使用时脉倍频器。
传统的时脉倍频电路通常使用锁相回路(phase locked loop，PLL)或锁频回路(frequency locked loop，FLL)电路。在输入具有双倍频率时脉的替代常规设计是在输入时脉的正向和负向边缘上产生脉冲。然而，这些常规技术具有使它们不适合于某些应用的限制，如下面将进一步描述的。
因此，目前亟需要的是一种能够解决常规电路的一些限制的改进的时脉乘频器。
发明内容
本发明涉及半导体电路技术领域。特别是，本发明的实施例涉及时脉乘频电路。传统的时脉倍频电路通常使用锁相回路(PLL)或锁频回路(FLL)电路。然而，这些电路往往需要大的芯片面积并具有高功耗。在输入具有双倍频率的时脉的替代常规设计是在输入时脉的正向和负向边缘上产生脉冲。然而，当输入频率未知时，这些脉冲的宽度无法确定，因此难以控制产生的时脉脉冲信号的工作周期(duty cycle)。
本发明的实施例提供了时脉倍频、乘频及数字脉冲产生电路、时间数字转换器，其可以在没有锁相回路(PLL)或锁频回路(FLL)电路的大芯片面积和高功耗等缺点的情况下实现。为了满足一些数字集成电路中的接近时序要求(close timing requirement)，使用具有接近50％工作周期的时脉是重要的。对于音频系统，时脉的工作周期可能是重要的，并且具有不正确工作周期的时脉可能导致音频失真。在一些实施例中，针对输入频率有较宽范围时，使用时脉乘频器或倍频器以提供具有50％的工作周期的时脉。
本发明的实施例提供了一种时脉倍频电路，包括：一第一输入节点，接收具有时脉频率Freq和时脉周期Tclock_in的一输入时脉信号；一第一反相器，耦合到第一输入节点，提供一反时脉信号；一第一可编程延迟区块，耦合到第一输入节点，提供一延迟时脉信号；一第二可编程延迟区块，耦合到第一反相器，提供一第一延迟反时脉信号；一第一与门，接收延迟时脉信号和反时脉信号，第一与门用以输出一第一脉冲信号；一第二与门，接收输入时脉信号和第一延迟反时脉信号，第二与门用以输出一第二脉冲信号；一或门，接收第一脉冲信号和第二脉冲信号，或门用以输出一输出时脉信号；一二分频电路，耦合到输入时脉信号(A)，以提供具有频率1/2倍Freq和时脉周期2倍Tclock_in的一第二时脉信号(K)；以及一时间数字转换器，耦合到二分频电路；其中每一个第一可编程延迟区块和第二可编程延迟区块包括串联耦合的N+1个延迟元件和N+1个开关，其中N是整数，其中N+1个延迟元件中的延迟元件#0、#1、#2、#3……及#N用以分别提供20倍Td、21倍Td、22倍Td、23倍Td……及2N倍Td的一延迟时间，其中Td定义为一预设延迟时间，并且每一个N+1个延迟元件被N+1个控制位B[N：0]中的相应的一个选择，标记为B[0]、B[1]、B[2]、B[3]……及B[N]，其中B[0]是一最小有效位，B[N]是一最大有效位；其中时间数字转换器用以通过逐次逼近来确定控制位B[N：0]的值，使得第一可编程延迟区块和第二可编程延迟区块的延迟时间等于时脉周期Tclock_in的1/4，以达到Td的精确度。
在本发明的一些实施例中，输入时脉信号馈送至可编程延迟区块，并且反输入时脉信号馈送至另一个可编程延迟区块。这些可编程延迟区块的输出信号与输入时脉信号和反时脉信号通过与门(AND gate)组合，以便在时脉信号的上升沿(rising edge)和下降沿(falling edge)产生时脉脉冲。在使用或门(OR gate)组合这些输出时脉信号之后，输出时脉信号的频率将是输入时脉信号频率的两倍，并与输入时脉信号同步。
在一些实施例中，为了产生具有50％工作周期的脉冲，用于可编程延迟区块的控制位的值在包含逐次逼近式暂存器时间数字转换器(A Successive ApproximationRegister Time to Digital Converter，SAR TDC)的时间数字转换电路中确定。对于每个时脉周期，SAR电路持续设定可编程延迟控制位，并将延迟电路输出与输入时脉信号进行比较，以确定控制位是否应设定为逻辑值“1”或逻辑值“0”。在确定了所有控制位的值之后，可编程延迟区块的延迟时间将大致等于可编程延迟区块中的控制位的最小有效位或单个延迟元件的精确度内的输入时脉信号的周期。
根据一些实施例，数字脉冲产生电路包括脉冲产生器，其连接用于接收具有时脉频率Freq和时脉周期Tclock_in的输入时脉信号的输入节点。脉冲产生器包括具有多个控制位的可编程延迟区块，以提供作为输入时脉信号的预设分数(preset fraction)的延迟时间。数字脉冲产生电路还包括用于确定多个控制位的值的逐次逼近式暂存器(SAR)。
根据一些实施例，时脉乘频电路包括串联耦合的两个或更多个时脉倍频器，其中每一个时脉倍频器包括一输入节点以及一反相器(inverter)，输入节点用于接收具有时脉频率Freq和时脉周期Tclock的输入时脉信号(A)，以及反相器耦合到输入节点以提供反时脉信号(B)。时脉倍频器还包括耦合到输入节点的第一可编程延迟区块，用于提供延迟时脉信号(C)，以及耦合到反相器的第二可编程延迟区块，用于提供第一延迟反时脉信号(D)。第一与门接收延迟时脉信号(C)和反时脉信号(B)，并输出第一脉冲信号(E)。第二与门接收输入时脉信号(A)和第一延迟反时脉信号(D)，并输出第二脉冲信号(F)。或门接收第一脉冲信号(E)和第二脉冲信号(F)，并输出一输出时脉信号(CLOCK OUT)。每一个第一和第二可编程延迟区块包括N+1个延迟元件以及用以控制N+1个延迟元件的N+1个控制位，其中N是整数。N+1个控制位配置为将可编程延迟区块的延迟时间与时脉周期Tclock_in的预设分数相匹配。其中该时脉倍频器还包括一时间数字转换器，用以通过逐次逼近来确定N+1个控制位的值，使得第一可编程延迟区块和第二可编程延迟区块的一延迟时间等于输入时脉周期Tclock_in在N+1个控制位的一最小有效位的精确度内。
根据一些实施例，时间数字转换器(TDC)包括一输入节点，用于接收具有周期T的第二时脉信号；一反相器，耦合到输入节点，用于提供反时脉信号；以及可编程延迟区块。可编程延迟区块包括编号为#0、#1、#2、#3……至#N的N+1个延迟元件，其中N是整数。延迟元件#0、#1、#2、#3……及#N用以分别提供20倍Td、21倍Td、22倍Td、23倍Td……及2N倍Td的延迟时间，其中Td是一预设延迟时间。TDC还包括耦合到可编程延迟区块的逐次逼近式暂存器，SAR包括N+1个位，分别标记为B[0]、B[1]、B[2]、B[3]……B[N]。每一个N+1个延迟元件由逐次逼近式暂存器B[0]、B[1]、B[2]、B[3]……B[N]中的相应位选择，其中B[0]是最小有效位，B[N]是SAR的最大有效位。SAR用以通过逐次逼近来调整SAR中的位，以将可编程延迟区块的延迟时间与输入脉冲信号的周期T匹配到SAR的最小有效位。
依据一些实施例，时间数字转换器包括可编程延迟区块，其包括编号为#0、#1、#2、#3……及#N的N+1个延迟元件，其中N是整数。TDC还包括耦合到可编程延迟区块的逐次逼近式暂存器，SAR包括N+1个位，分别标记为B[0]、B[1]、B[2]、B[3]……及B[N]。每一个N+1个延迟元件由逐次逼近式暂存器B[0]、B[1]、B[2]、B[3]……B[N]中的相应位选择，其中B[0]是最小有效位，B[N]是SAR的最大有效位。时间数字转换器用以通过逐次逼近来调整SAR中的位，以将可编程延迟区块的延迟时间与输入脉冲信号的宽度匹配到SAR的最小有效位。
可以通过参考说明书和附图的其余部分来进一步理解本发明的性质和优点。
附图说明
图1绘示出根据本发明的一些实施例的时脉倍频器的示意图；
图2绘示出根据本发明的一些实施例的图1的时脉倍频器中的各种信号的波形的时序图；
图3绘示出根据本发明的一些实施例的图1的时脉倍频器中的可编程延迟区块的示意图；
图4绘示出根据本发明的一些实施例的图1的时脉倍频器中的SAR时间数字转换器的操作的流程图；
图5A至图5D绘示出根据本发明的一些实施例的各种延迟元件的示意图；
图6绘示出根据本发明的一些实施例的图1的时脉倍频器的逐次逼近操作的波形图；
图7A至图7D绘示出根据本发明的一些实施例的时脉乘频器的示意图；及
图8绘示出根据本发明的一些实施例的可以在时脉乘频器中使用的各种可编程延迟区块的示意图。
附图标号
100、700：时脉倍频器
101：第一输入节点
103、703：第一反相器
109、707、729、731、741、CLOCK_OUT、CLOCK_OUT2X、CLOCK_OUT4X、CLOCK_OUT8X、G：输出时脉信号
110：数字脉冲产生器
111、711：第一可编程延迟区块
112、712：第二可编程延迟区块
121、721：第一与门
122、722：第二与门
124、724：或门
140、740：二分频电路
150、750、TDC：时间数字转换器
153、300、753、810、820：可编程延迟区块
155、755：逐次逼近式暂存器区块
160、760：时脉周期至数字转换器
400：逐次逼近方法
410、420、430、440、450、460、470、480：步骤
510：单个延迟单元
511、512：慢速反相器
520：双倍延迟单元
530：四倍延迟单元
540：M倍延迟单元
541：M/2倍延迟单元
710、720、730：倍频器
701、CLOCK_IN、A：输入时脉信号
B[0]、B[1]、B[2]……B[N]、B[N：0]、TDC[N：0]、SAR[N：0]：位
DE#0、DE#1、DE#2……DE#N：延迟元件
IN：输入信号
OUT：输出信号
SAR：逐次逼近式暂存器
SW#0、SW#1、SW#2……SW#N：开关
Tclock：时脉周期
Tclock_in：输入时脉周期
Tclock_out：输出时脉周期
Td：预设延迟时间
Tdlh：低到高转换时间
Tdhl：高到低转换时间
Tdelay、Tdelay 1、Tdelay2、Tdelay4、Tdelay16：延迟时间
B：反时脉信号
C：延迟时脉信号
D：第一延迟反时脉信号
E：第一脉冲信号
F：第二脉冲信号
K：第二时脉信号
L：第二反时脉信号
R：第二延迟反时脉信号
具体实施方式
图1是示出根据本发明的一些实施例的时脉倍频器的示意图。如图1所示，时脉倍频器100包括一数字脉冲产生器或时脉倍频器100以及一时脉周期至数字转换器160。数字脉冲产生器110包括用于接收包含时脉频率Freq和时脉周期Tclock的输入时脉信号CLOCK_IN(A)的第一输入节点101。第一反相器103耦合到第一输入节点101以提供反时脉信号(B)。第一可编程延迟区块111耦合到第一输入节点101以提供延迟时脉信号(C)，并且第二可编程延迟区块112耦合到第一反相器103以提供第一延迟反时脉信号(D)。时脉倍频器100还包括用于接收延迟时脉信号(C)和反时脉信号(B)的第一与门121。第一与门121输出第一脉冲信号(E)。时脉倍频器100还包括用于接收输入时脉信号(A)和第一延迟反时脉信号(D)的第二与门122。第二与门122输出第二脉冲信号(F)。此外，或门124接收第一脉冲信号(E)和第二脉冲信号(F)，并输出输出时脉信号109(CLOCK OUT)。
图2是示出根据本发明的一些实施例的图1的时脉倍频器中的各种信号的波形的时序图。参考图2中的波形说明时脉倍频器100的操作。在图1中，输入时脉信号CLOCK_IN(A)馈送至第一可编程延迟区块111，第一可编程延迟区块111提供具有延迟时间Tdelay1的延迟时脉信号(C)，并且反时脉信号(B)馈送至第二可编程延迟区块112，在一延迟时间Tdelay1之后提供一第一延迟反时脉信号(D)。这些可编程延迟区块111和112输出的延迟时脉信号(C)和第一延迟反时脉信号(D)通过与门121和122与反时脉信号(B)和输入时脉信号(A)组合，以便在第一脉冲信号(E)和第二脉冲信号(F)的上升沿及下降沿产生时脉脉冲。在一些实施例中，可编程延迟区块111和112用以提供等于时脉周期Tclock的四分之一的延迟时间Tdelay1。由可编程延迟区块111和112提供的延迟时间，通过时脉周期至数字转换器160提供的参数TDC[N：0]确定，其操作在下面详细描述。
如图2的时序图所示，在使用或门124组合这些信号之后，输出的输出时脉信号CLOCK_OUT(G)将会具有作为输入时脉周期Tclock的一半的时脉周期Tclock_out，其频率是输入时脉信号的频率Freq的两倍，并与输入时脉信号同步。
图3是示出根据本发明的一些实施例的图1的时脉倍频器中的可编程延迟区块的示意图。图3中的可编程延迟区块300可以用作图1中的可编程延迟区块111和112。如图3所示，可编程延迟区块300包括N+1个串联耦合的延迟元件DE#0、DE#1、DE#2、DE#3……及DE#N，其中N是整数。N+1个延迟元件由N+1个控制位B[0]、B[1]、B[2]、B[3]……及B[N]控制，其中B[0]是最小有效位，B[N]是最大有效位。在一些实施例中，N+1个延迟元件与N+1个开关、SW#0、SW#1、SW#2、SW#3……及SW#N串联耦合，并且每个开关由相应的控制位B[0]、B[1]、B[2]、B[3]……及B[N]控制，如图3所示。每个控制位用以在延迟链中选择相应的延迟元件。在一些实施例中，可以使用半导体晶体管，例如MOS晶体管来实现开关。
如图3所示，延迟元件#0、#1、#2、#3……及#N用以分别提供20倍Td、21倍Td、22倍Td、23倍Td……及2N倍Td的延迟时间。换句话说，可编程延迟区块中的延迟元件#0(DE#0)包括单个延迟单元(delay cell)，其用以提供预设延迟时间Td。例如，预设延迟时间Td可以由包括两个反相器的单个延迟单元提供。单个延迟单元也可以在其他电路中实现，如下所述。可编程延迟区块中的延迟元件#1、DE#1可以包括双倍延迟单元，其包括串联耦合的两个延迟单元。如上所述，单个延迟单元用以提供预设延迟时间Td。类似地，可编程延迟区块中的延迟元件#2、DE#2包括四倍延迟单元，其具有串联耦合的两个双延迟单元。通过扩展，可编程延迟区块中的延迟元件#M包括包含两个串联耦合的M/2倍延迟单元的M倍延迟单元。
在一些实施例中，控制位B[0]、B[1]、B[2]、B[3]……和B[N]是逐次逼近式暂存器中的位，并且可编程延迟电路的延迟时间可以通过逐次逼近由时间数字转换器确定。在图3中，当输入信号IN变低时，通过由B[N：0]选择编程的开关设置延迟到输出信号OUT，其延迟时间Tdelay1大约为：
Tdelay1＝B[0]×Td+B[1]×2×d+B[2]×4×d+B[3]×8×Td+....+B[N]×2N×Td
延迟时间的精确度在控制位B[N：0]的最小有效位之内。换句话说，精确度在延迟Td为一单位以内。
参考图1，时脉周期至数字转换器160包括一二分频电路(divide-by-twocircuit)140和时间数字转换器150。如图1所示，时间数字转换器150包括一第二输入节点151，其用于接收具有频率和周期的第二时脉信号(K)。在此示例中，通过二分频电路140从输入时脉信号(A)得出第二时脉信号(K)。因此，第二时脉信号(K)的频率Freq是输入时脉信号(A)的频率的一半，时脉周期Tclock是输入时脉信号(A)周期的两倍。在一些实施例中，可以使用具有将时脉频率除以2的反馈的正反器(flip-flop)来实现二分频电路140。时间数字转换器150具有耦合到第二输入节点151的反相器703，用于提供第二反时脉信号(L)。TDC150还具有可编程延迟区块153，其类似于图3中的可编程延迟区块300。可编程延迟区块153包括编号为#0、#1、#2、#3……及#N的N+1个延迟元件，其中N是整数。延迟元件#0、#1、#2、#3……及#N用以分别提供20倍Td、21倍Td、22倍Td、23倍Td……及2N倍Td的延迟时间，其中Td是预设延迟时间。时间数字转换器150还具有耦合到可编程延迟区块153的逐次逼近式暂存器区块155。SAR区块155包括具有N+1个位的逐次逼近式暂存器，标记为B[0]、B[1]、B[2]、B[3]……及B[N]。每一个N+1个延迟元件由逐次逼近式暂存器B[0]、B[1]、B[2]、B[3]……及B[N]中的相应位选择，其中B[0]是最小有效位，B[N]是SAR的最大有效位。SAR配置为通过逐次逼近来调整SAR中的位，以将可编程延迟区块的延迟时间与输入脉冲信号的宽度匹配到SAR的最小有效位。SAR区块155还包括用于将第二时脉信号(K)与第二延迟反时脉信号(R)进行比较的比较器电路(comparator circuit)。此外，SAR区块155耦合到可编程延迟区块153，以基于比较的结果来更新控制位B[N：0]。此外，SAR区块155还提供表示控制位B[N：0]的最终值的输出位TDC[N：0]，其可用于其他可编程延迟区块。下面参考图4中的流程图说明逐次逼近式暂存器时间数字转换器(SAR TDC)的操作。
图4是示出根据本发明的一些实施例的在图1的时脉倍频器中的SAR TDC的操作的流程图。如图4所示，在清除逐次逼近式暂存器中的所有位(步骤410)之后，逐次逼近方法400从最大有效位开始(步骤420)并移动到最小有效位。在时间数字转换器150的例子中，最大有效位是B[N]。接下来，所选位被设定为1(步骤430)。将可编程延迟区块153中的延迟时间与反相的输入时脉信号(第二反时脉信号)(L)比较。如果可编程延迟区块的延迟时间太高(步骤450)，则该位设为0。如果可编程延迟区块中的延迟时间低于目标(步骤460)，则该位保持为1。在一些实施例中，可以使用锁存器(latch)来实现比较。在每一个输入时脉的边缘，可编程延迟区块的输出信号被锁存。根据其是“1”还是“0”，来决定Tdelay是否大于Tclock。接下来，该方法在下一个时脉进行到下一个位(步骤470)，直到所有位都完成。如果从最大有效位到最小有效位的所有位都处理完成，则此方法完成(步骤480)。在方法400的结尾，其结果通过逐次逼近而在SAR的最小有效位。
在图1中，时间数字转换器150用以产生具有50％工作周期的脉冲。首先，将输入时脉信号(A)除以2以产生第二时脉信号(K)。分频时脉信号(divided clock)(L)被馈送至逐次逼近暂存器时间数字转换器(SAR TDC)150。SAR TDC 150具有标记为Tdelay4的可编程延迟区块153，其具有由可编程延迟区块111和112提供的Tdelay1的延迟的4倍长度。可编程延迟区块Tdelay4设计为可紧密追踪Tdelay1。对于分频时脉信号的每个周期，SAR电路依次设置可编程延迟位B[N：0]，并将延迟电路输出的第二延迟反时脉信号(R)与被分频的输入时脉信号(第二时脉信号)(K)进行比较，在B[N：0]中的所有位确定后，Tdelay4区块153的延迟逼近于输入时脉信号CLOCK_IN的时脉周期。在这种情况下，Tdelay4的延迟时间约为：
Tdelay4＝B[0]×4×Td+B[1]×8×Td+B[2]×16×Td+B[3]×32×Td+....+B[N]×4×2N×Td
延迟时间的精确度在控制位B[N：0]的最小有效位之内。换句话说，精确度在4倍Td的延迟为一单位以内。
在转换结束时，B[N：0]内容被锁存到TDC[N：0]中，其被耦合到可编程延迟区块111和112中的控制位B[N：0]中，并且延迟Tdelay1将是输入时脉信号Tclock_in/4的四分之一。
图5A至图5D是示出根据本发明的一些实施例的各种延迟元件的示意图。根据实施例，上述可编程延迟区块中的延迟单元可以由逻辑门、可编程RC网络或使用可编程电流和电容器制成。逻辑门的优点是它们可以很容易地转移到不同的技术中，并且可以容易地扩展其可编程性(位的数量)。然而，RC网络和电容充电网络可以更准确，特别是在使用修整技术(trimming technique)时。图5A至图5D示出了使用逻辑门的延迟电路的例子。首先，在图5A中示出了单一个延迟单元510。在这种情况下，固有延迟(intrinsic delay)由两个慢速反相器(slow inverter)511和512设定。当输入从高电平变为低电平时，输出信号OUT将在延迟Td后变为低电平，Td是一个预设延迟时间，可根据具体的电路配置和时脉乘频器的应用选择。在右侧示出了使用MOS晶体管的单个延迟单元的配置的电路图。如图5A所示，单个延迟单元510具有比从低到高转换时间Tdlh慢的高到低转换时间Tdhl。
图5B示出了延迟为两倍的Td的双倍延迟单元520的方块图。可以看出，双倍延迟单元520可以通过串联两个单个延迟单元510来实现。图5C是示出具有4×Td的延迟的四倍延迟单元530的方块图。可以看出，四倍延迟单元530可以通过串联两个双倍延迟单元520来实现。图5D是示出具有4×Td的延迟的四延迟单元530的方块图。这可以重复直到达到具有M倍Td的延迟的延迟单元，其中M＝2N，N+1是SARTDC的位的数量。图5D是示出了具有M倍Td的延迟的M倍延迟单元540的方块图。可以看出，M倍延迟单元540可以通过串联两个M/2倍延迟单元541来实现。
图6是示出根据本发明的一些实施例的图1的时脉倍频器的逐次逼近操作的模拟结果的波形图。此瞬变回应模拟结果显示逐次逼近操作的进行，以从9.6MHz的输入时脉产生输出时脉。可以看出，输出时脉信号的频率是输入时脉信号频率的两倍。使用单独的DUTYCYCLE测量电路绘制工作周期波形。测量电路包括滤波器，其导致测量的延迟和过冲。DUTYCYCLE的达成率是53％，使用8位SAR。当SAE第一次收敛时，观察到几个突波(glitch)。可以通过使用SAR转换指示器来抑制输出。
执行另一模拟，其导致根据本发明的一些实施例的图1的时脉倍频器的逐次逼近操作。瞬变结果显示输入时脉和输出为2MHz输入。DUTYCYCLE的达成率是50.4％，使用8位SAR。由于输入时脉周期比单位延迟时间大，因此这里的结果更为准确。当SAR第一次收敛时，再次观察到几个突波，但是第二次转换数据没有变化，所以没有突波发生。
分析某些设计考虑因素和时脉乘频器电路性能参数的评估如下。根据所需的分辨率和范围，需要选择位的数量和单位延迟。其结果是：
分辨率＝100×Td/(0.5×Tclock)(％)
因此，对于9.6MHz的输入时脉和1.5nsec Td，其分辨率为2.88％，对于2MHz的输入时脉和1.5nsec Td，其分辨率为0.6％，与模拟结果大致相同。
范围＝4×Td×(2N+1-1)
对于Td＝1.5nsec的8位SAR，范围为4×1.5nsec×255＝1.53usec。最小输入时脉频率为654kHz。对于范围的最坏案例模拟，可以使用快速案例逻辑模拟角(fast caselogic simulation corner)，而对于分辨率的最坏案例模拟，可以使用慢速逻辑模拟角(slow case logic simulation corner)。
在抖动(jitter)方面，电路完全遵循输入波形的上升沿和下降沿。因此，它不像PLL那样过滤抖动。此外，SAR和延迟单位可能产生抖动。在提供精确的低抖动外部时脉的情况下，最好从外部时脉的上升沿和下降沿导出的边缘进行所有信号处理。具有SAR结果的额外优点是，如果使用精确的外部时脉频率，则允许读出每个器件的门延迟特性(gate delaycharacteristic)。
由于提供脉冲的延迟电路是SAR ADC中使用的延迟单元的副本，所以不匹配效应可能会影响产生的时脉脉冲宽度。假设其为高斯分布，则不匹配效应可以通过以下公式计算：
因此，工作周期的Σ变成：
例如在0.18um进程中，1.79nsec延迟门的Σ为9.34psec。输入时脉为9.6MHz时，延迟链的Σ为：
∑Duty_cycle＝0.07％
图7A-图7D是示出根据本发明的一些实施例的时脉乘频器的示意图。如图7A所示，时脉乘频器700可以包括以串联方式耦合在一起的倍频器710、720和730。每一个倍频器710、720和730也耦合到时脉周期至数字转换器760。每一个倍频器710、720和730用以提供具有作为输入时脉信号的两倍频率的输出时脉信号。例如，倍频器710接收输入时脉信号701CLOCK_IN，并提供具有两倍于作为输入时脉信号701的时脉频率的输出时脉信号729CLOCK_OUT2X。类似地，倍频器720接收输入时脉信号729CLOCK_OUT2X，并提供具有四倍于作为输入时脉信号701的时脉频率的输出时脉信号731CLOCK_OUT4X。此外，倍频器730接收输入时脉信号731CLOCK_OUT4X，并提供具有八倍时脉频率于作为输入时脉信号701的输出时脉信号741CLOCK_OUT8X。如图7A所示，每一个倍频器710、720和730耦合到时脉周期至数字转换器760，时脉周期至数字转换器760接收输入时脉信号701CLOCK_IN，并且向每一个倍频器710、720和730提供TDC[N：0]的参数。参考图7B-图7D描述关于这些电路的更多细节。
图7B是示出根据本发明的一些实施例的倍频器710和时脉周期至数字转换器760的示意图。倍频器710和时脉周期至数字转换器760具有与图1所示的时脉倍频器100和时脉周期至数字转换器160类似的电路配置。显著的区别在于图1中的可编程延迟区块Tdelay1和Tdelay4分别被可编程延迟区块Tdelay4和Tdelay16代替。
在图7B中，数字脉冲产生器或倍频器710包括第一输入节点701，其用于接收具有时脉频率Freq和时脉周期Tclock的输入时脉信号CLOCK_IN(A)。反相器703耦合到第一输入节点以提供反时脉信号(B)。第一可编程延迟区块711耦合到第一输入节点701以提供延迟时脉信号(C)，并且第二可编程延迟区块712耦合到反相器以提供第一延迟反时脉信号(D)。时脉倍频器700还包括用于接收延迟时脉信号(C)和反时脉信号(B)的第一与门721。第一与门721输出第一脉冲信号(E)。时脉倍频器700还包括用于接收输入时脉信号(A)和第一延迟反时脉信号(D)的第二与门722。第二与门722输出第二脉冲信号(F)。此外，或门724接收第一脉冲信号(E)和第二脉冲信号(F)，并输出输出时脉信号707(CLOCK_OUT2X)。
在图7B中，时脉周期至数字转换器760包括一二分频电路740和时间数字转换器750。时间数字转换器750包括第二输入节点751，其用于接收具有频率和周期的第二时脉信号(K)。在该示例中，该第二时脉信号(K)通过二分频电路740从输入时脉信号(A)导出。因此，该第二时脉信号(K)的频率Freq是输入时脉信号(A)的频率的一半，时脉周期Tclock是输入时脉信号(A)周期的两倍。在一些实施例中，可以使用具有将时脉频率除以2的反馈的正反器来实现二分频电路740。时间数字转换器750具有耦合到第二输入节点751的反相器703，用于提供第二反时脉信号(L)。TDC750还具有可编程延迟区块753，其类似于图1中的可编程延迟区块153，但是其包括Tdelay16元件而不是如图1中的Tdelay4元件。时间数字转换器750还具有耦合到可编程延迟区块753的逐次逼近式暂存器区块755。SAR配置为通过逐次逼近来调整SAR中的位，以将可编程延迟区块的延迟时间与输入脉冲信号的宽度匹配到SAR的最小有效位。逐次逼近暂存器区块755提供参数TDC[N：0]至第一可编程延迟区块711和第二可编程延迟区块712，以设置期望输出的适当延迟。倍频器710和数字转换器760的时脉周期的操作类似于上面结合第2-6图所述的操作。
因此，如上面结合图7A和图7B所述，倍频器710和时脉周期至数字转换器760接收输入时脉信号701，并提供具有两倍时脉频率的输出时脉信号729CLOCK_OUT2X作为输入时脉信号701。
图7C是示出根据本发明的一些实施例的图7A中的倍频器720的示意图。倍频器720类似于图7A和图7B中的倍频器710，可编程延迟区块Tdelay4由可编程延迟区块Tdelay2取代。如图7A和图7B所示，与时脉周期至数字转换器760一起，倍频器720接收输入时脉信号CLOCK_OUT2X，并提供具有四倍于时脉频率的输出时脉信号CLOCK_OUT4X作为输入时脉信号701。
图7D是示出根据本发明的一些实施例的图7A中的倍频器730的示意图。倍频器730类似于图7A中的倍频器710，可编程延迟区块Tdelay4由可编程延迟区块Tdelay1替代。如图7A和图7B所示，与时脉周期至数字转换器760一起，倍频器730接收输入时脉信号CLOCK_OUT4X，并提供具有八倍于时脉频率的输出时脉信号CLOCK_OUT8X作为输入时脉信号701。
图8是示出根据本发明的一些实施例的可使用于图7A-图7D中的电路区块的可编程延迟区块的示意图。如图8所示，可编程延迟区块810(Tdelay2)可以由串联耦合的两个可编程延迟区块Tdelay1形成。上面结合图3描述了可编程延迟区块Tdelay1的结构和功能。图8还示出了由两个串联耦合的两个可编程延迟区块Tdelay(1/2)形成的可编程延迟区块820(Tdelay(i))。例如，Tdelay4可以由串联耦合的两个可编程延迟区块Tdelay2形成。类似地，Tdelay8可以由串联耦合的两个可编程延迟区块Tdelay4形成，并且Tdelay16可以由串联耦合的两个可编程延迟区块Tdelay8形成。
可以扩展上述时脉乘频电路以产生可以具有比输入时脉信号更高的频率的输出时脉信号。时脉乘频器可以包括以串联方式耦合在一起的多个倍频器。每个倍频器耦合到时脉周期至数字转换器，并且用以提供具有作为输入时脉的频率的两倍的输出时脉。这些电路区块中的可编程延迟区块可以根据结合图7A-图7D和图8描述的示例来布置。
在上述一些实施例中，可编程延迟区块用以提供输入时脉信号的周期的1/4的延迟，其对于产生具有输入时脉信号的频率的两倍、以及具有50％工作周期的输出时脉信号而言是有用的。在一些实施例中，输入时脉信号具有50％的工作周期。然而，本发明可用于提供具有不同需求的工作周期的时脉乘频器。例如，可以根据目标工作周期来修改时间数字转换器。在某些情况下，二分频电路可以改为m分频电路，其中m是整数。此外，可以修改可编程延迟区块以提供输入时脉信号的周期的1/2、输入时脉信号的周期的1/8、输入时脉信号的周期的1/16等。在这些情况下，可以针对不同的应用方式改变时间数字转换器中的单个延迟元件中的延迟时间。
尽管已经使用各种具体示例描述了本发明的实施例，但是应当理解，可以对本发明的范围内的实施例进行数据修改。还应当理解，上述示例中的各种设备，电路或逻辑组件可以由本领域具有通常知识的技术人员以已知的等效替换组件代替。例如，在上述示例中使用诸如与门、或门、反相器或开关的组件的情况下，可以理解，这些逻辑元件可以分别在有两个输入信号时提供“及”操作、有两个输入信号时提供“或”操作，有一个输入信号时提供逻辑反相操作，或者有两个或以上个输入信号时提供切换或选择操作。上述示例中的这些组件以及其他组件可以使用诸如MOS、CMOS或双极装置的各种半导体装置来实现。
虽然以上是对本发明的具体实施方案的描述，但是不应将本说明书限于本发明的范围。应当理解，本文所述的实施例和实施方案仅用于说明目的，并且可以根据其进行各种修改或改变。

Claims (24)

1.一种时脉倍频电路，其特征在于，包括：
一第一输入节点，接收具有时脉频率Freq和时脉周期Tclock_in的一输入时脉信号；
一第一反相器，耦合到该第一输入节点，提供一反时脉信号；
一第一可编程延迟区块，耦合到该第一输入节点，提供一延迟时脉信号；
一第二可编程延迟区块，耦合到该第一反相器，提供一第一延迟反时脉信号；
一第一与门，接收该延迟时脉信号和该反时脉信号，该第一与门用以输出一第一脉冲信号；
一第二与门，接收该输入时脉信号和该第一延迟反时脉信号，该第二与门用以输出一第二脉冲信号；
一或门，接收该第一脉冲信号和该第二脉冲信号，该或门用以输出一输出时脉信号；
一二分频电路，耦合到该输入时脉信号(A)，以提供具有频率1/2倍Freq和时脉周期2倍Tclock_in的一第二时脉信号(K)；以及
一时间数字转换器，耦合到该二分频电路；
其中每一个该第一可编程延迟区块和该第二可编程延迟区块包括串联耦合的N+1个延迟元件和N+1个开关，其中N是整数，
其中该N+1个延迟元件中的该延迟元件#0、#1、#2、#3……及#N用以分别提供20倍Td、21倍Td、22倍Td、23倍Td……及2N倍Td的一延迟时间，其中Td定义为一预设延迟时间，并且每一个该N+1个延迟元件被N+1个控制位B[N：0]中的相应的一个选择，标记为B[0]、B[1]、B[2]、B[3]……及B[N]，其中B[0]是一最小有效位，B[N]是一最大有效位；
其中该时间数字转换器用以通过逐次逼近来确定该控制位B[N：0]的值，使得该第一可编程延迟区块和该第二可编程延迟区块的该延迟时间等于该时脉周期Tclock_in的1/4，以达到Td的精确度。
2.根据权利要求1所述的时脉倍频电路，其特征在于，该时间数字转换器包括：
一第二输入节点，用以接收该第二时脉信号(K)；
一第二反相器，耦合到该第二输入节点，以提供一第二反时脉信号；
一可编程延迟区块，其中：
该可编程延迟区块包括编号为#0、#1、#2、#3……及#N的该N+1个延迟元件，其中N是整数；
其中该延迟元件#0、#1、#2、#3……及#N用以分别提供20×4倍Td、21×4倍Td、22×4倍Td、23×4倍Td……2N×4倍Td的该延迟时间；以及
一逐次逼近式暂存器，耦合到该可编程延迟区块，该逐次逼近式暂存器包括该N+1个控制位，分别标记为B[0]、B[1]、B[2]、B[3]……B[N]；
其中每一个该N+1个延迟元件由该逐次逼近式暂存器的相对应位B[0]、B[1]、B[2]、B[3]……B[N]选择，其中B[0]是该逐次逼近式暂存器的该最小有效位，B[N]是该逐次逼近式暂存器的该最大有效位；
其中该逐次逼近式暂存器用以通过逐次逼近来调整该逐次逼近式暂存器中的该控制位，以将该可编程延迟区块的该延迟时间与该输入脉冲信号的时脉周期Tclock_in匹配到该逐次逼近式暂存器的该最小有效位。
3.根据权利要求2所述的时脉倍频电路，其特征在于，该时间数字转换器用以：
清除该逐次逼近式暂存器中的所有位；
选择该逐次逼近式暂存器中该最大有效位，并定义为一所选位；
通过以下操作，确定该所选位的值；
将该所选位设定为逻辑值“1”；
确定该可编程延迟区块中的该延迟时间是否大于该第二时脉信号(K)的该时脉周期；
如果该延迟时间高于该第二时脉信号(K)的该时脉周期，则将该所选位设定为逻辑值“0”；
如果该延迟时间不高于该第二时脉信号(K)的该时脉周期，则将该所选位保持逻辑值“1”；以及
确定下一个有效位的值，直到该逐次逼近式暂存器中的所有位被处理。
4.根据权利要求1所述的时脉倍频电路，其特征在于，该预设延迟时间Td由包括两个该第一反相器的一单个延迟单元提供。
5.根据权利要求1所述的时脉倍频电路，其特征在于，每一个该第一可编程延迟区块和该第二可编程延迟区块还包括该N+1个开关，每一个该N+1个开关耦合到该N+1个延迟元件中相对应的一个，其中每一个该N+1个开关由在该逐次逼近式暂存器中的相对应控制位控制。
6.根据权利要求1所述的时脉倍频电路，其特征在于，更包括提供具有2倍Freq的时脉频率的该输出时脉信号的一输出端。
7.根据权利要求1所述的时脉倍频电路，其特征在于，更包括提供工作周期为50％的该输出时脉信号的一输出端。
8.根据权利要求1所述的时脉倍频电路，其特征在于，更包括一输出端，提供具有工作周期为50％的该输出时脉信号到该逐次逼近式暂存器的该最小有效位。
9.一种数字脉冲产生电路，其特征在于，包括：
一脉冲产生器，接收一输入节点，该输入节点接收具有时脉频率Freq和时脉周期Tclock_in的一输入时脉信号，其中该脉冲产生器包括具有多个控制位的一可编程延迟区块，提供该输入时脉信号的一预设分数的一延迟时间；以及
一逐次逼近式暂存器，确定该多个控制位的值。
10.根据权利要求9所述的数字脉冲产生电路，其特征在于，该脉冲产生器包含：
一反相器，耦合到该输入节点，提供一反时脉信号；
一第一可编程延迟区块，耦合到该输入节点，提供一延迟时脉信号；
一第二可编程延迟区块，耦合到该反相器，提供一第一延迟反时脉信号；
一第一与门，接收该延迟时脉信号和该反时脉信号，该第一与门用以输出一第一脉冲信号；
一第二与门，接收该输入时脉信号和该第一延迟反时脉信号，该第二与门用以输出一第二脉冲信号；以及
一或门，接收该第一脉冲信号和该第二脉冲信号，该或门用以输出一输出时脉信号；
其中每一个该第一可编程延迟区块和该第二可编程延迟区块包括N+1个延迟元件，以及用以控制该N+1个延迟元件的N+1个该控制位，其中N是整数；
其中，该N+1个控制位用以使该可编程延迟区块的该延迟时间与该时脉周期Tclock_in的一预设分数相匹配。
11.根据权利要求10所述的数字脉冲产生电路，其特征在于，更包括一时间数字转换器，其中该时间数字转换器用以通过逐次逼近来确定该N+1个控制位的值，使得该第一可编程延迟区块和该第二可编程延迟区块的该延迟时间等于该输入时脉周期Tclock_in的该预设分数。
12.一种时脉乘频电路，其特征在于，包括串联耦合的两个或更多个时脉倍频器，其中每一个该时脉倍频器包括：
一输入节点，接收具有时脉频率Freq和时脉周期Tclock的一输入时脉信号；
一反相器，耦合到该输入节点，提供一反时脉信号；
一第一可编程延迟区块，耦合到该输入节点，提供一延迟时脉信号；
一第二可编程延迟区块，耦合到该反相器，提供一第一延迟反时脉信号；
一第一与门，接收该延迟时脉信号和该反时脉信号，该第一与门用以输出一第一脉冲信号；
一第二与门，接收该输入时脉信号和该第一延迟反时脉信号，该第二与门用以输出一第二脉冲信号；以及
一或门，接收该第一脉冲信号和该第二脉冲信号，该或门用以输出一输出时脉信号；
其中每一个该第一可编程延迟区块和该第二可编程延迟区块包括N+1个延迟元件，及用以控制该N+1个延迟元件的N+1个控制位，其中N是整数；
其中该时脉倍频器还包括一时间数字转换器，用以通过逐次逼近来确定该N+1个控制位的值，使得该第一可编程延迟区块和该第二可编程延迟区块的一延迟时间等于该输入时脉周期Tclock_in在该N+1个控制位的一最小有效位的精确度内。
13.根据权利要求12所述的时脉乘频电路，其特征在于，该第一可编程延迟区块和该第二可编程延迟区块中该N+1个延迟元件中的每一个该延迟元件#0、#1、#2、#3……及#N用以分别提供20倍Td、21倍Td、22倍Td、23倍Td、……及2N倍Td的该延迟时间，其中Td是一预设延迟时间，并且每一个该N+1个延迟元件被该N+1个控制位B[N：0]中的相应一个选择，并标记为B[0]、B[1]、B[2]、B[3]……B[N]，其中B[0]是该最小有效位，B[N]是一最大有效位。
14.根据权利要求12所述的时脉乘频电路，其特征在于，每一个该第一可编程延迟区块和该第二可编程延迟区块还包括N+1个开关，每一个该N+1个开关耦合到该N+1个延迟元件中的相对应的一个，其中每一个该N+1个开关由该N+1个控制位中的相对应控制位控制。
15.一种时间数字转换器，其特征在于，包括：
一输入节点，接收具有周期T的一第二时脉信号；
一反相器，耦合到该输入节点，提供一反时脉信号；
一可编程延迟区块，其中：
该可编程延迟区块包括N+1个延迟元件，编号为#0、#1、#2、#3……及#N，其中N是整数；
其中该延迟元件#0、#1、#2、#3……及#N用以分别提供20倍Td、21倍Td、22倍Td、23倍Td……及2N倍Td的一延迟时间，其中Td是一预设延迟时间；以及
一逐次逼近式暂存器，耦合到该可编程延迟区块，该逐次逼近式暂存器包括N+1个位，分别并标记为B[0]、B[1]、B[2]、B[3]……B[N]；其中每一个该N+1个延迟元件由该逐次逼近式暂存器的B[0]、B[1]、B[2]、B[3]……B[N]中的相对应位选择，其中B[0]是该逐次逼近式暂存器的一最小有效位，B[N]是该逐次逼近式暂存器的一最大有效位；
其中该逐次逼近式暂存器用以通过逐次逼近来调整该逐次逼近式暂存器中的该位，以将该可编程延迟区块的该延迟时间与该第二时脉信号的周期T匹配到该逐次逼近式暂存器的该最小有效位。
16.根据权利要求15所述的时间数字转换器，其特征在于，该时间数字转换器用以：
清除该逐次逼近式暂存器中的所有位；
选择该逐次逼近式暂存器中该最大有效位，并定义为一所选位；
通过以下操作确定该所选位的值：
将该所选位设定为逻辑值“1”；
确定该可编程延迟区块中的该延迟时间是否大于该第二时脉信号的周期；
如果该延迟时间高于该第二时脉信号的周期，则将该所选位设定为逻辑值“0”；
如果该延迟时间不高于该第二时脉信号的周期，则将该所选位保持逻辑值“1”；以及
确定下一个有效位的值，直到该逐次逼近式暂存器中的所有位被处理。
17.根据权利要求15所述的时间数字转换器，其特征在于，还包括N+1个开关，每一个该N+1个开关分别耦合到该N+1个延迟元件中的相对应的一个，其中每一个该N+1个开关由该逐次逼近式暂存器中的相对应位控制。
18.根据权利要求15所述的时间数字转换器，其特征在于，该预设延迟时间Td由包括两个反相器的一单个延迟单元提供。
19.根据权利要求15所述的时间数字转换器，其特征在于，该可编程延迟区块中的该延迟元件#0包括一单个延迟单元，该单个延迟单元用以提供该预设延迟时间Td。
20.根据权利要求19所述的时间数字转换器，其特征在于，该可编程延迟区块中的该延迟元件#1包括一双倍延迟单元，该双倍延迟单元包括串联耦合的两个该单个延迟单元，该单个延迟单元用以提供该预设延迟时间Td。
21.根据权利要求20所述的时间数字转换器，其特征在于，该可编程延迟区块中的该延迟元件#2包括一四倍延迟单元，该四倍延迟单元包含串联耦合的两个该双倍延迟单元。
22.根据权利要求21所述的时间数字转换器，其特征在于，该可编程延迟区块中的该延迟元件#M包括一M倍延迟单元，该M倍延迟单元包含串联耦合的两个M/2倍延迟单元。
23.一种时间数字转换器，其特征在于，包括：
一可编程延迟区块，其中该可编程延迟区块包括编号为#0、#1、#2、#3……及#N的N+1个延迟元件，其中N是整数；以及
一逐次逼近式暂存器，耦合到该可编程延迟区块，该逐次逼近式暂存器包括N+1个位，分别标记为B[0]、B[1]、B[2]、B[3]……及B[N]；
其中每一个该N+1个延迟元件由该逐次逼近式暂存器的B[0]、B[1]、B[2]、B[3]……B[N]中的相对应位选择，其中B[0]是该逐次逼近式暂存器的一最小有效位，B[N]是该逐次逼近式暂存器的一最大有效位；
其中该时间数字转换器用以通过逐次逼近来调整该逐次逼近式暂存器中的该位以将该可编程延迟区块的一延迟时间与一输入脉冲信号的宽度匹配到该逐次逼近式暂存器的该最小有效位。
24.根据权利要求23所述的时间数字转换器，其特征在于，该延迟元件#0、#1、#2、#3……及#N用以分别提供20倍Td、21倍Td、22倍Td、23倍Td……及2N倍Td的该延迟时间，其中Td定义为一预设延迟时间。
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