CN105978538A - 具有整数和分数时间分辨力的可编程延迟电路 - Google Patents

Abstract

本发明描述一种能够提供具有整数和分数时间分辨力的延迟的可编程延迟电路。在一个示范性设计中，一种设备包括第一和第二延迟电路。所述第一延迟电路提供整数数目个时间单位的第一延迟。所述第二延迟电路耦合到所述第一延迟电路，且提供为一个时间单位的分数的第二延迟。所述第一延迟电路可包括串联耦合的多个单位延迟单元。每一单位延迟单元可在被启用时提供一个时间单位的延迟。所述第二延迟电路可具有第一和第二路径。所述第一路径可在被选择时提供较短延迟，且所述第二路径可在被选择时提供较长延迟。所述第二路径可耦合到至少一个虚设逻辑门，所述至少一个虚设逻辑门提供额外负载，以获得所述第二路径的所述较长延迟。

Description

具有整数和分数时间分辨力的可编程延迟电路

分案申请的相关信息

本申请是申请号为PCT/US2008/087545，申请日为2008年12月18日，优先权日为2007年12月20日，发明名称为“具有整数和分数时间分辨力的可编程延迟电路”的PCT申请进入国家阶段后申请号为200880121419.5的中国发明专利申请的分案申请。

技术领域

本发明大体上涉及电子电路，且更具体地说，涉及延迟电路。

背景技术

例如触发器或锁存器等同步电路可从一个源接收数据信号，且从另一源接收时钟信号。所述数据信号和所述时钟信号可能具有不同的传播延迟，且可能未在同步电路处时间对准。可能需要使所述时钟信号和/或所述数据信号延迟某一合适量，使得这些信号时间对准。此举可接着允许同步电路以较快的速率操作和/或实现较多的时序容限，较快的速率和较多的时序容限两者都是合意的。

发明内容

本发明的一个方面涉及一种设备，所述设备包含：第一延迟电路，其提供整数数目个时间单位的第一延迟；以及第二延迟电路，其耦合到所述第一延迟电路，且提供为一个时间单位的分数的第二延迟。

本发明的另一方面涉及一种集成电路，所述集成电路包含：第一延迟电路，其提供整数数目个时间单位的第一延迟；以及第二延迟电路，其耦合到所述第一延迟电路，且提供为一个时间单位的分数的第二延迟。

本发明的另一方面涉及一种集成电路，所述集成电路包含：第一组逻辑门，其形成用于输入信号的第一路径，且提供较短延迟；第二组逻辑门，其形成用于所述输入信号的第二路径，且提供较长延迟；以及至少一个虚设逻辑门，其耦合到所述第二组逻辑门，且提供额外负载以获得所述第二路径的所述较长延迟。

本发明的另一方面涉及一种方法，所述方法包含：使输入信号延迟整数数目个时间单位的第一延迟；以及基于由至少一个虚设逻辑门提供的额外负载，使所述输入信号进一步延迟为一个时间单位的分数的第二延迟。

本发明的又一方面涉及一种设备，所述设备包含：用于使输入信号延迟整数数目个时间单位的第一延迟的装置；以及用于基于至少一个虚设逻辑门所提供的额外负载使所述输入信号进一步延迟为一个时间单位的分数的第二延迟的装置。

附图说明

图1展示具有中央处理单元(CPU)和两个存储器的装置。

图2展示输入接口电路的框图。

图3展示可编程延迟电路的框图。

图4展示N级全延迟电路的示意图。

图5展示分数延迟电路的示意图。

图6展示另一分数延迟电路的示意图。

图7展示无线通信装置的框图。

具体实施方式

本文中使用词“示范性”来表示“充当实例、例项或说明”。本文中描述为“示范性”的任何示范性实施例不一定被解释为比其它示范性实施例优选或有利。

本文中所描述的可编程延迟电路可用以使提供给例如触发器、锁存器等同步电路的信号的延迟匹配。所述可编程延迟电路可用于例如CPU和存储器等不同装置(其可实施于同一集成电路(IC)或不同IC上)之间的接口电路。所述可编程延迟电路还可用于给定装置或IC内的内部电路。

图1展示具有CPU 110以及存储器120和130的装置100的框图。CPU 110可包含任何类型的处理器，例如数字信号处理器(DSP)、通用处理器、微处理器、精简指令集计算(RISC)处理器、复杂指令集计算(CISC)处理器等。存储器120和130可为相同或不同类型的存储器。举例来说，存储器120可为同步动态随机存取存储器(SDRAM)，且存储器130可为快闪存储器，例如“与非”快闪存储器或“或非”快闪存储器。CPU110以及存储器120和130可实施于例如专用集成电路(ASIC)等单个IC上。或者，CPU 110以及存储器120和130可实施于单独的IC上。

CPU 110包括输入/输出接口电路(I/O Ckt)112以用于与存储器120交换数据。存储器120包括I/O电路122和124以用于分别与CPU 110和存储器130交换数据。存储器130包括I/O电路132以用于与存储器120交换数据。可能需要以尽可能高的时钟速率操作CPU 110以及存储器120和130之间的接口，以便改进数据通过量)。可通过在I/O电路112、122、124和132中使用本文中所描述的可编程延迟电路来支持高时钟速率。

图2展示可用于图1中所示的I/O电路中的每一者中的输入接口电路200的示范性设计的示意图。在此示范性设计中，输入接口电路200包括可编程延迟电路210和同步电路220，同步电路220可包含触发器、锁存器等。可编程延迟电路210接收时钟信号，且提供经延迟的时钟信号。同步电路220接收数据信号和经延迟的时钟信号，且提供输出信号。可编程延迟电路210提供合适量的延迟，使得经延迟的时钟信号与数据信号在同步电路220的输入处时间对准。延迟量可为可编程的，且由选择控件决定。

在一方面中，可编程延迟电路210可提供具有整数和分数时间分辨力的延迟。可使用可高效地实施的单位延迟单元来获得整数时间分辨力。可如下文所述高效地获得分数时间分辨力。分数时间分辨力可提供较精细的延迟分辨力，其可允许时钟信号以较精细的频率分辨力延迟或偏斜。

图3展示图2中的可编程延迟电路210的示范性设计的框图。在此示范性设计中，可编程延迟电路210包括N级全延迟电路310、二分之一延迟电路320、四分之一延迟电路330以及单端到差分转换器340，其全部串联耦合。全延迟电路310接收时钟信号，并提供1到N个时间单位的延迟，其中N可为大于一的任何整数值。时间单位T_unit可为任何合适的持续时间，且可基于各种因素(例如，可编程延迟电路210所用于的应用、所要的整数延迟分辨力等)进行选择。举例来说，T_unit可为皮秒级，数十皮秒级等。二分之一延迟电路320在被启用时接收全延迟电路310的输出，并提供二分之一时间单位的延迟。四分之一延迟电路330在被启用时接收二分之一延迟电路320的输出，并提供四分之一时间单位的延迟。延迟电路320与330的组合可提供零到3T_unit/4的分数延迟，加上下文所述的时间偏移。

可以不同于图3中所示次序的次序来布置延迟电路310、320和330。此外，一个或一个以上额外分数延迟电路(例如，八分之一延迟电路、十六分之一延迟电路等)可用以提供更精细的延迟分辨力。单端到差分转换器340从最后一个延迟电路330接收单端信号，执行单端到差分转换，且提供差分经延迟时钟信号Clockp和Clockn。

图4展示图3中的N级全延迟电路310的示范性设计的示意图。在此示范性设计中，全延迟电路310包括串联耦合的N个单位延迟单元410a到410n。可基于控制信号S1到SN以及R1到RN，以循序次序启用单位延迟单元410a到410n，以获得所要量的延迟。举例来说，可通过仅启用单位延迟单元410a来获得T_unit的延迟，可通过启用两个单位延迟单元410a和410b来获得2T_unit的延迟，依此类推，且可通过启用所有N个单位延迟单元410a到410n来获得N·T_unit的延迟。

每一单位延迟单元410包括(i)由“与非”门412组成的上部路径，和(ii)由“与非”门416组成的下部路径。每一单位延迟单元410进一步包括用于使输出信号从上部路径耦合到下部路径的“与非”门414。对于第n个单位延迟单元(其中1≤n≤N)，“与非”门412接收用于上部路径的输入信号Xn以及控制信号Sn，并提供用于上部路径的输出信号Yn。“与非”门414接收输出信号Yn和控制信号Rn，并将其输出提供给“与非”门416。“与非”门416接收用于下部路径的输入信号Un，且“与非”门414的输出提供用于下部路径的输出信号Vn。

每一单位延迟单元410如下操作。“与非”门412(i)在控制信号Sn处于逻辑高的情况下传递输入信号Xn，或(ii)在控制信号Sn处于逻辑低的情况下传递逻辑高。“与非”门414(i)在控制信号Rn处于逻辑高的情况下传递输出信号Yn，或(ii)在控制信号Rn处于逻辑低的情况下传递逻辑高。“与非”门416(i)在控制信号Rn处于逻辑高的情况下传递“与非”门414的输出，或(ii)在控制信号Rn处于逻辑低的情况下传递用于下部路径的输入信号Un。表1分别给出用于上部路径的输出信号Yn对控制信号Sn，以及用于下部路径的输出信号Vn对控制信号Rn。

表1

每一单位延迟单元410在由控制信号Sn启用的情况下，从前一单位延迟单元的上部路径接收输出信号Yn-1，使此信号延迟T_half-unit＝T_unit/2的延迟，且将输出信号Yn提供给下一单位延迟单元的上部路径。每一单位延迟单元410在由控制信号Rn启用的情况下，还经由“与非”门414将输出信号Yn从上部路径传递到下部路径。每一单位延迟单元410进一步从下一单位延迟单元的下部路径接收输出信号Vn+1，基于控制信号Rn而传递信号Yn或Vn+1，使所传递的信号延迟T_half-unit的延迟，且将输出信号Vn提供给前一单位延迟单元的下部路径。

可通过传递输入信号经过前k个单位延迟单元的上部路径，接着从第k个单位延迟单元的上部路径传递到下部路径，且接着经过前k个单位延迟单元的下部路径，来获得k·T_unit的延迟，其中1≤k≤N。这可通过以下步骤来实现：(i)将控制信号S1到Sk设置为逻辑高，以启用前k个单位延迟单元，(ii)将其余的控制信号Sk+1到SN设置为逻辑低，以停用其余的N-k个单位延迟单元，(iii)将控制信号Rk设置为逻辑高，以将信号从第k个单位延迟单元的上部路径传递到下部路径，以及(iv)将N-1个其余控制信号R1到Rk-1以及Rk+1到RN设置为逻辑低。

由全延迟电路310提供的总延迟可表达为：

T_integer＝2·k·T_half-unit+T_offset＝k·T_unit+T_offset， 等式(1)

其中T_offset为从上部路径到下部路径的耦合路径的延迟，

k为选定的单位延迟单元的数目，且

T_integer为由全延迟电路310提供的总延迟。

如等式(1)中所示，总延迟包括不管选定的单位延迟单元的数目如何都存在的部分T_offset。因此可将T_offset视为固定偏移。可通过启用合适数目的单位延迟单元来以T_unit的增量选择总延迟。

在图4中所示的示范性设计中，每一单位延迟单元具有位于上部路径中的一个“与非”门412，位于下部路径中的一个“与非”门416，以及位于从上部路径到下部路径的耦合路径中的一个“与非”门414。当选择k个单位延迟单元时(其中1≤k≤N)，输入信号经过k个选定单位延迟单元的上部路径和下部路径中的2k个“与非”门，加上第k个单位延迟单元的耦合路径中的一个“与非”门。因此，输入信号经过奇数个“与非”门，而不管选定的单位延迟单元的数目如何。可在第一单位延迟单元410a的输入或输出处插入反相器(图4中未展示)，以便获得偶数个反相。这将致使输出信号具有与输入信号相同的极性。或者，可通过调换来自图3中的转换器340的Clockp和Clockn信号来实现此反相器所进行的反相。

图5展示可用于图3中的延迟电路320和330中的每一者的分数延迟电路500的示范性设计的示意图。分数延迟电路500包括反相器510、三个“与非”门512、514和516以及L个虚设“与非”门518a到其中一般来说，L≥1。反相器510接收控制信号Sel，并提供经反相的控制信号。“与非”门512接收输入信号Iin和经反相的控制信号，且“与非”门514接收输入信号和控制信号。“与非”门516接收“与非”门512和514的输出，且提供输出信号Out。“与非”门518a到使其输入耦合在一起，且进一步耦合到“与非”门514的输出。

分数延迟单元500包括由“与非”门512和516组成的短路径，以及由“与非”门514和516组成的长路径。当控制信号Sel处于逻辑低时，选择短路径。在此情况下，输入信号经过“与非”门512和516到达输出。当控制信号Sel处于逻辑高时，选择长路径。在此情况下，输入信号经过“与非”门514和516到达输出。

由延迟电路500提供的分数延迟可表达为：

T_frac＝T_long-T_short， 等式(2)

其中T_short为短路径的延迟，

T_long为长路径的延迟，且

T_frac为当被选择时由延迟电路500提供的分数延迟。

经过分数延迟电路500的延迟包括不管延迟电路500是否被选择都存在的部分T_short。因此可将T_short视为固定偏移。

“与非”门518a到充当虚设门，其为“与非”门514提供额外负载，且因此增加长路径的传播延迟。“与非”门518可经设计以提供所要的分数延迟T_frac。在一个示范性设计中，不同数目的“与非”门518可用以获得不同量的分数延迟。举例来说，可用一个“与非”门来获得T_unit/8的分数延迟，可用两个“与非”门来获得T_unit/4的分数延迟，且可用四个“与非”门来获得T_unit/2的分数延迟。在另一示范性设计中，仅一个“与非”门518a可用作虚设门，但可选择“与非”门518a内的晶体管的尺寸(例如，宽度和/或长度)以获得所要的分数延迟。计算机模拟指示：长路径的延迟随着用于虚设“与非”门518a的晶体管的宽度而线性增加。因此可通过选择虚设“与非”门518a内的晶体管的合适宽度来获得所要的分数延迟。

分数延迟电路500可用于图3中的二分之一延迟电路320。在此情况下，“与非”门518a到可经设计以在二分之一延迟电路320被选择时提供T_unit/2的分数延迟。分数延迟电路500也可用于图3中的四分之一延迟电路330。在此情况下，“与非”门518a到可经设计以在四分之一延迟电路330被选择时提供T_unit/4的分数延迟。一般来说，分数延迟电路500可经设计以提供任何所要分数延迟。

图6展示可用于图3中的延迟电路320和330两者的分数延迟电路600的示范性设计的示意图。分数延迟电路600包括反相器610以及三个“与非”门612、614和616，其以与图5中的反相器510以及“与非”门512、514和516相同的方式耦合。分数延迟电路600进一步包括多个(T个)虚设“与非”门618a到618t，其分别经由T个开关620a到620t耦合到“与非”门614的输出。每一虚设“与非”门618使其输入耦合在一起，且经由相应的开关620耦合到“与非”门614的输出。

在一个示范性设计中，所述T个虚设“与非”门618a到618t具有相同大小。将耦合到“与非”门614的输出的虚设“与非”门618的数目由所要的分数延迟确定。举例来说，一个、两个或四个虚设“与非”门618可耦合到“与非”门614的输出，以分别获得T_unit/8、T_unit/4或T_unit/2的分数延迟。在另一示范性设计中，不同的虚设“与非”门具有不同的晶体管尺寸，且合适的虚设“与非”门可基于所要的分数延迟耦合到“与非”门614的输出。

在图5和图6中所示的示范性设计中，“与非”门用于短路径和长路径中的逻辑门，以及用于在长路径中提供额外负载的虚设逻辑门。一般来说，可用任何类型的逻辑门(例如，“与”门、“或”门、“或非”门、“异或”(XOR)门、反相器等)来获得额外负载。还可用晶体管和/或其它电路元件来获得额外负载。可能需要使用用于短路径和长路径中的相同类型的逻辑门来实施虚设逻辑门。这可允许使用用于短路径和长路径中的逻辑门的相同IC工艺来制造虚设逻辑门。这还可跨越IC工艺、温度和电源变化提供更准确的分数延迟。

本文中所描述的可编程延迟电路可用以延迟时钟信号，以使时钟信号与数据信号时间对准，以用于例如触发器、锁存器等同步电路。可编程延迟电路可用于高速接口电路(例如，如图1中所示)中，以使数据信号与时钟信号时间对准。这些高速接口电路可用于可编程块的CPU、存储器、寄存器等。可编程延迟电路还可用于需要时钟/控制信号与数据信号的准确延迟匹配的内部电路。

本文中所描述的可编程延迟电路可用于各种应用，例如通信、连网、计算、消费者电子装置等。可编程延迟电路可用于蜂窝式电话、个人数字助理(PDA)、无线通信装置、手持式装置、无线调制解调器、膝上型计算机、无绳电话等。下文描述可编程延迟电路在无线通信装置中的实例使用。

图7展示无线通信系统中的无线通信装置700的示范性设计的框图。无线装置700可为蜂窝式电话、终端、手持机、PDA等。无线通信系统可为码分多址(CDMA)系统、全球移动通信系统(GSM)系统等。

无线装置700能够经由接收路径和发射路径提供双向通信。在接收路径中，基站(未图示)所发射的信号由天线712接收，且被提供给接收器(RCVR)714。接收器714调节所接收到的信号，并将输入信号提供给ASIC 720。在发射路径中，发射器(TMTR)716接收并调节来自ASIC 720的输出信号，并产生经调制的信号，所述经调制的信号经由天线712发射到基站。

ASIC 720可包括各种处理、接口和存储器单元，例如调制解调器处理器722、CPU724、图形处理单元(GPU)726、内部存储器728、控制器/处理器730、外部总线接口(EBI)732和734以及外部驱动器736。调制解调器处理器722可执行用于数据发射和接收的处理，例如编码、调制、解调、解码等。CPU 724可为无线装置700执行各种类型的处理，例如针对较高层应用的处理。GPU 726可为无线装置700执行图形和视频处理。内部存储器728可存储用于ASIC 720内的各种单元的数据和/或指令。控制器/处理器730可指导ASIC 720内的各种处理和接口单元的操作。EBI 732可促进数据在ASIC720与SDRAM 742之间的传送。EBI 734可促进数据在ASIC 720与快闪存储器744之间的传送。外部驱动器736可经由模拟或数字接口来驱动外部装置746。本文中所描述的可编程延迟电路可实施于图7中所示的处理、存储器和接口单元中的任一者中，例如，实施于图7中所示的I/O电路(I/O)中的任一者中。

本文中所描述的可编程延迟电路可实施于各种硬件单元中，例如DSP、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器、电子装置、存储器装置等。可编程延迟电路可用于各种类型的IC中，例如ASIC、数字IC、模拟IC、混合信号IC、射频IC(RFIC)等。可用例如互补金属氧化物半导体(CMOS)、N沟道MOS(N-MOS)、P沟道MOS(P-MOS)、双极型结晶体管(BJT)、双极CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)等各种IC工艺技术来制造可编程延迟电路。还可用任何装置大小技术(例如，130纳米(nm)、90nm、65nm、45nm、32nm等)来制造可编程延迟电路。

实施本文中所描述的可编程延迟电路的设备可为独立装置或可为较大装置的一部分。装置可为(i)独立IC，(ii)可包括用于存储数据和/或指令的存储器IC的一组一个或一个以上IC，(iii)例如移动台调制解调器(MSM)等ASIC，(iv)例如RF接收器(RFR)或RF发射器/接收器(RTR)等RFIC，(v)可嵌入其它装置内的模块，(vi)蜂窝式电话、无线装置、手持机或移动单元，(vii)等等。

提供对本发明的先前描述是为了使所属领域的技术人员能够制作或使用本发明。对本发明的各种修改对所属领域的技术人员来说将是显而易见的，且在不脱离本发明的范围的情况下，本文中所界定的一般原理可适用于其它变化。因此，本发明无意限于本文中所描述的实例和设计，而是将被赋予与本文中所揭示的原理和新颖特征一致的最宽范围。

Claims (20)

1.一种具有整数和分数时间分辨力的设备，其包含：

第一延迟电路，其提供整数数目个时间单位的第一延迟；以及

第二延迟电路，其串联地耦合到所述第一延迟电路，且提供为一个时间单位的分数的第二延迟，所述第二延迟从分离的延迟路径中选择，所述分离的延迟路径具有基于额外负载的不同延迟和共同输出，

其中所述第二延迟电路包含：

第一路径，在所述第一路径被选择时，所述第一路径提供较短延迟，

第二路径，在所述第二路径被选择时，所述第二路径提供较长延迟，以及

至少一个虚设逻辑门，其耦合到所述第二路径，且提供所述额外负载以获得所述第二路径的所述较长延迟，

其中不同数目个所述至少一个虚设逻辑门会引起所述第二路径的不同量的分数延迟。

2.根据权利要求1所述的设备，所述第一路径包含第一和第二逻辑门，所述第二路径包含所述第二逻辑门和第三逻辑门，且所述至少一个虚设逻辑门耦合到所述第三逻辑门。

3.根据权利要求2所述的设备，所述至少一个虚设逻辑门是与所述第一、第二和第三逻辑门相同类型的逻辑门。

4.根据权利要求1所述的设备，所述至少一个虚设逻辑门经界定以使得所述较长延迟与所述较短延迟之间的差等于一个时间单位的所述分数。

5.根据权利要求1所述的设备，所述多个虚设逻辑门是可选择的，以获得所述第二路径的不同的较长延迟。

6.根据权利要求1所述的设备，所述第二延迟电路提供具有二分之一时间单位的分辨力的所述第二延迟。

7.根据权利要求1所述的设备，所述第二延迟电路提供具有四分之一时间单位的分辨力的所述第二延迟。

8.根据权利要求1所述的设备，所述至少一个虚设逻辑门包含

第三延迟电路，其在被启用时提供二分之一时间单位的延迟。

9.根据权利要求8所述的设备，所述至少一个虚设逻辑门进一步包含

第四延迟电路，其耦合到所述第三延迟电路，且在被启用时提供四分之一时间单位的延迟。

10.根据权利要求1所述的设备，所述第一延迟电路包含

串联耦合的多个单位延迟单元，每一单位延迟单元在被启用时提供一个时间单位的延迟。

11.一种集成电路，其包含：

第一延迟电路，其提供整数数目个时间单位的第一延迟；以及

第二延迟电路，其串联地耦合到所述第一延迟电路，且提供为一个时间单位的分数的第二延迟，所述第二延迟从分离的延迟路径中选择，所述分离的延迟路径具有基于额外负载的不同延迟和共同输出，

其中所述第二延迟电路包含：

第一路径，在所述第一路径被选择时，所述第一路径提供较短延迟，

第二路径，在所述第二路径被选择时，所述第二路径提供较长延迟，以及

至少一个虚设逻辑门，其耦合到所述第二路径，且提供所述额外负载以获得所述第二路径的所述较长延迟，

其中不同数目个所述至少一个虚设逻辑门会引起所述第二路径的不同量的分数延迟。

12.根据权利要求11所述的集成电路，所述至少一个虚设逻辑门包含

第三延迟电路，其在被启用时提供二分之一时间单位的延迟。

13.根据权利要求12所述的集成电路，所述至少一个虚设逻辑门进一步包含

第四延迟电路，其耦合到所述第三延迟电路，且在被启用时提供四分之一时间单位的延迟。

14.一种集成电路，其包含：

第一组逻辑门，其形成用于输入信号的第一路径，且提供较短延迟；

第二组逻辑门，其形成用于所述输入信号的第二路径，且提供较长延迟，所述第一路径和所述第二路径具有不同延迟和共同输出；以及

至少一个虚设逻辑门，其耦合到所述第二组逻辑门，且提供额外负载以获得所述第二路径的所述较长延迟，

其中不同数目个所述至少一个虚设逻辑门会引起所述第二路径的不同量的分数延迟。

15.根据权利要求14所述的集成电路，所述第一组逻辑门包含串联耦合的第一逻辑门和第二逻辑门，所述第二组逻辑门包含串联耦合的第三逻辑门和所述第二逻辑门，且所述至少一个虚设逻辑门耦合到所述第三逻辑门的输出。

16.根据权利要求14所述的集成电路，所述至少一个虚设逻辑门是用具有预定尺寸的晶体管来实施的，且虚设逻辑门的数目是基于所述较长延迟与所述较短延迟之间的目标差而确定的。

17.根据权利要求14所述的集成电路，所述至少一个虚设逻辑门是与所述第一组逻辑门和所述第二组逻辑门相同类型的逻辑门。

18.根据权利要求14所述的集成电路，所述第一组逻辑门和所述第二组逻辑门以及所述至少一个虚设逻辑门为“与非”门。

19.一种具有整数和分数时间分辨力的设备的控制方法，其包含：

使输入信号延迟整数数目个时间单位的第一延迟；以及

基于由至少一个虚设逻辑门提供的额外负载，使所述输入信号进一步延迟与所述第一延迟串联地耦合的所述第二延迟，所述第二延迟为一个时间单位的分数，所述第二延迟从分离的延迟中选择，所述分离的延迟具有基于所述额外负载的不同延迟和共同输出，

所述使所述输入信号进一步延迟所述第二延迟包含

在未选择所述第二延迟的情况下，经由无所述额外负载的第一路径传递所述输入信号，以及

在选择所述第二延迟的情况下，经由具有所述额外负载的第二路径传递所述输入信号，

其中不同数目个所述至少一个虚设逻辑门会引起所述第二路径的不同量的分数延迟。

20.一种具有整数和分数时间分辨力的设备，其包含：

用于使输入信号延迟整数数目个时间单位的第一延迟的装置；以及

用于基于至少一个虚设逻辑门所提供的额外负载，使所述输入信号进一步延迟与所述第一延迟串联地耦合的所述第二延迟的装置，所述第二延迟为一个时间单位的分数，所述第二延迟从分离的延迟路径中选择，所述分离的延迟路径具有基于所述额外负载的不同延迟和共同输出，

所述用于使所述输入信号进一步延迟所述第二延迟的装置包含

用于在未选择所述第二延迟的情况下经由无所述额外负载的第一路径传递所述输入信号的装置，以及

用于在选择所述第二延迟的情况下经由具有所述额外负载的第二路径传递所述输入信号的装置，

其中不同数目个所述至少一个虚设逻辑门会引起所述第二路径的不同量的分数延迟。