CN104584431A - 调整时钟信号的系统和方法 - Google Patents

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Abstract

一种方法包括在可编程缓冲器(102)处接收输入时钟信号(110)。该方法进一步包括对来自可编程缓冲器(102)的输出信号(112)进行滤波以生成具有一电压电平的经滤波信号(114)，其中该电压电平指示输出信号(112)的占空比。该方法进一步包括将该电压电平(114)与参考电压(116)作比较。该方法进一步包括修改可编程缓冲器(102)的至少一个工作参数以调整输出信号(112)的占空比。

Description

调整时钟信号的系统和方法
I.领域
本公开一般涉及调整时钟信号。
II.相关技术描述
技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络来传达语音和数据分组。此外，许多此类无线电话包括被纳入于此的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。由此，这些无线电话可包括显著的计算能力。
无线电话及其他电子设备内的电路系统可包括多数据通道高速接口。多数据通道高速接口可能要求生成和分发具有不同时钟相位的时钟信号。应用可能需要时钟信号的许多不同相位变动，这可导致多个压控振荡器(VCO)和多个时钟分发。此外，使用多个时钟分发可产生具有可能失真的独立占空比的时钟信号。占空比失真可导致时钟与高速接口中的数据通道之间不想要的偏斜，从而造成高速接口中减小的带宽和较低的性能。
III.概述
公开了用于调整时钟信号的占空比和/或相位的系统和方法。可编程电路(例如，可编程缓冲器或可编程延迟元件)被校准以调整时钟信号的相位或占空比。在校准期间，具有未经平衡的占空比的输入时钟信号可被提供给可编程缓冲器，并且该可编程缓冲器可生成输出信号。该输出信号可被滤波以将关于未经平衡的占空比的信息转换成直流(DC)电平。该DC电平可与具有与期望占空比相对应的DC电平的参考信号作比较。可编程缓冲器可基于该比较的结果被编程以将输出信号调谐至期望占空比。
输入时钟信号可被提供给数字逻辑门和可编程延迟元件。可编程延迟元件可基于输入时钟信号来生成经延迟时钟信号。该经延迟时钟信号也可被提供给该数字逻辑门。该数字逻辑门可创建表示输入时钟信号和经延迟时钟信号两者皆具有数字高逻辑电平时的实例的脉冲(例如，周期性脉冲)。该周期性脉冲可被滤波以将关于输入时钟信号与经延迟时钟信号之间的相位延迟的信息转换成DC电平。该DC电平可与具有与期望相位延迟相对应的DC电平的参考信号作比较。响应于该比较，可编程延迟元件可被编程为将经延迟时钟信号的相位延迟调谐至期望相位延迟。
在一特定实施例中，一种方法包括在可编程缓冲器处接收输入时钟信号。该方法进一步包括对来自可编程缓冲器的输出信号进行滤波以生成具有一电压电平的经滤波信号，其中该电压电平指示输出信号的占空比。该方法进一步包括将该电压电平与参考电压作比较。该方法进一步包括修改可编程缓冲器的至少一个工作参数以调整输出信号的占空比。
在另一特定实施例中，一种装置包括被配置成基于接收到的输入时钟信号来生成输出信号的可编程缓冲器。输出信号的占空比基于可编程缓冲器的至少一个工作参数来调整。
在另一特定实施例中，一种方法包括在可编程延迟元件处接收输入时钟信号并生成经延迟时钟信号。该方法进一步包括基于输入时钟信号和经延迟时钟信号来生成交叠信号。该方法还包括对交叠信号进行滤波以生成具有一电压电平的经滤波信号，以及通过将该电压电平与参考电压作比较来生成控制信号。该方法进一步包括响应于该控制信号来调整可编程延迟元件的延迟。
在另一特定实施例中，一种装置包括被配置成响应于接收到输入时钟信号而生成经延迟时钟信号的可编程延迟元件。经延迟时钟信号的延迟可基于控制信号来调整。
由至少一个所公开实施例提供的一个特定优势在于调整时钟信号的占空比以减少时钟源与多个数据通道之间的偏斜的能力。本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括下述章节：附图简述、详细描述以及权利要求。
IV.附图简述
图1是可作用于调整时钟信号的占空比和/或相位的系统的特定解说性实施例的框图；
图2是可作用于调整时钟信号的占空比的电路的特定解说性实施例的示图；
图3是可作用于调整发射机处的时钟信号的占空比的系统的特定解说性实施例的框图；
图4是可作用于调整时钟信号的相位的电路的特定解说性实施例的示图；
图5是调整时钟信号的占空比的方法的特定实施例的流程图；
图6是调整时钟信号的相位的方法的特定实施例的流程图；
图7是包括可作用于调整时钟信号的占空比和相位的组件的无线设备的框图；以及
图8是用于制造包括可作用于调整时钟信号的占空比和相位的组件的电子设备的制造过程的特定解说性实施例的数据流图。
V.详细描述
参照图1，示出了可作用于调整时钟信号的占空比和/或相位的系统100的特定解说性实施例。系统100包括可编程电路102、低通滤波器104、比较器106、以及控制电路108(诸如校准有限状态机(FSM))。可编程电路102的输出被耦合至低通滤波器104的输入，且低通滤波器104的输出被耦合至比较器106的第一输入。比较器106的输出117被耦合至控制电路108的输入，且控制电路108的输出122被耦合至可编程电路102的输入。
可编程电路102被配置成接收输入时钟信号110。输入时钟信号110可具有未经平衡的占空比(例如，不等于50％的占空比)。在特定实施例中，可编程电路102可包括可编程缓冲器，其配置成基于接收到的输入时钟信号110来生成输出信号，诸如关于图2和3所描述的。输出信号的占空比可基于可编程缓冲器的至少一个工作参数来调整。输出信号可以是输出时钟信号。在替换实施例中，可编程电路102可包括可编程延迟元件，其配置成响应于接收到输入时钟信号102而生成经延迟时钟信号，诸如关于图4所描述的。经延迟时钟信号的延迟(例如，相位)可基于控制电路108的输出122来调整。
低通滤波器104被配置成接收可编程电路102的输出信号112。低通滤波器104被进一步配置成通过对可编程电路102的输出信号112进行滤波来生成经滤波信号114。经滤波信号114被提供给比较器106的第一输入。
比较器106被配置成在第一输入处接收经滤波信号114并在第二输入处接收参考信号116。比较器106被配置成将经滤波信号114的电压电平与参考信号116的电压电平作比较并基于该比较来生成比较信号117。例如，参考信号116的电压电平可对应于供电电压的分数，其中供电电压表示100％占空比(即，全占空比)，而参考信号112的电压电平表示全占空比的相应分数。经滤波信号114的电压电平可对应于直流(DC)电压电平，而参考信号116的电压电平可对应于参考DC电压电平。比较信号117可对应于关于经滤波信号的电压电平与参考信号116的电压电平之差的信息。比较信号117被提供给控制电路108的输入。
控制电路108被配置成接收比较信号117。控制电路108被配置成基于从比较信号117接收到的信息来生成控制信号122。控制信号122被提供给可编程电路102。在特定实施例中，控制电路108可修改可编程电路102内的可编程缓冲器的至少一个工作参数，以调整输出信号112的占空比。例如，控制电路108可选择性地启用一个或多个上拉或下拉晶体管以调整输出信号112的充电速率或放电速率，如关于图2进一步详细描述的。在替换实施例中，控制电路108可调整可编程电路102内的可编程延迟元件的延迟。在一些实施例中，控制电路108可实现为有限状态机，该有限状态机被配置成基于最新近选择的数字码并基于比较信号117的值来选择一组数字码，并将所选的这组数字码提供给可编程缓冲器或可编程延迟元件，诸如关于图2-4所描述的。所选的这组数字码可修改可编程缓冲器和可编程延迟元件的工作参数。在其他实施例中，控制电路108可实现为处理器，其执行指令以基于最新近选择的数字码并基于比较信号117的值来选择一组数字码。
在第一特定实施例的操作期间，系统100调整输出信号的占空比。可编程电路102接收具有未经平衡的占空比的输入时钟信号110。可编程电路102响应于接收到输入时钟信号110而生成输出信号112，并将输出信号112提供给低通滤波器104。低通滤波器104对输出信号112进行滤波(例如，通过移除高频分量并将电容器充电至表示低频分量的时间平均电压的电压)并生成具有与未经平衡的占空比相对应的电压电平的经滤波信号114。低通滤波器104将经滤波信号114提供给比较器106的第一输入。具有一电压电平的参考信号116被提供给比较器106的第二输入。参考信号116的电压电平可指示期望占空比。例如，参考信号116的电压电平可指示50％占空比(即，经平衡的占空比)。参考信号116的电压电平可对应于供电电压的分数，其中供电电压表示100％占空比(即，全占空比)，而参考信号112的电压电平表示全占空比的相应分数。
比较器106将经滤波信号114的电压电平与参考信号116的电压电平作比较并基于该比较来生成比较信号117。控制电路108接收比较信号117并基于比较信号117来修改可编程电路102内的可编程缓冲器的至少一个工作参数。修改可编程缓冲器的工作参数可将输出信号112的未经平衡的占空比调整为逼近期望占空比。例如，修改可编程缓冲器的工作参数可将输出信号112的未经平衡的占空比调整(即，增大或减小)为逼近50％占空比。例如，控制电路122可通过修改被配置成选择性地启用一个或多个上拉晶体管或下拉晶体管的数字码来调整输出信号112的充电速率或放电速率。调整输出信号112的占空比的解说性方法参照图5来进一步描述。
在第二特定实施例的操作期间，系统100生成输入时钟信号110的经相移版本。关于第二特定实施例，可编程电路102的输出信号112可对应于交叠信号112。例如，可编程电路102接收具有第一相位的输入时钟信号110。可编程电路102内的可编程延迟元件(未示出)响应于接收到输入时钟信号110而生成经延迟时钟信号(未示出)。可基于输入时钟信号110和经延迟时钟信号来生成交叠信号112。例如，交叠信号112可包括与输入时钟信号110和经延迟时钟信号两者具有相同数字值(例如，高值或低值)时的实例相对应的周期性脉冲。交叠信号112被提供给低通滤波器104。低通滤波器104对交叠信号112进行滤波以生成经滤波信号114，其具有表示交叠信号112的低频分量的时间平均电压的电压。由于交叠信号112的脉冲宽度对应于输入时钟信号110与经延迟数据信号之间的交叠量，因此交叠信号112的占空比对应于输入时钟信号110与经延迟时钟信号之间的相位差。低通滤波器104生成具有与交叠信号112的占空比相对应(并因此与经延迟时钟信号相比于输入时钟信号110的相位相对应)的电压电平的经滤波信号114。低通滤波器104将经滤波信号114提供给比较器106的第一输入。参考信号116被提供给比较器106的第二输入。参考信号116的电压电平可指示期望相移(例如，30°相移、60°相移、90°相移等)。
比较器106将经滤波信号114的电压电平与参考信号116的电压电平作比较并基于该比较来生成比较信号117。控制电路108接收比较信号117并基于接收到的比较信号117来生成控制信号122。控制信号122可对应于一数字码，该数字码被提供给可编程电路102内的可编程延迟元件以调整该可编程延迟元件的延迟(例如，调整经延迟时钟信号的相位)。例如，该数字码的每个值可对应于可编程延迟元件的不同延迟时间。调整经延迟时钟信号的相位的解说性方法参照图6来进一步描述。
在调整数字码之后，输出信号112的结果所得占空比可在重复过程中被滤波并与参考信号116作比较，直至输出信号112的占空比基本上等于或接近期望占空比。通过重复地将经滤波信号114与参考信号116作比较并响应于该比较来调整输出信号的占空比，图1的系统100可由此将输出信号112的占空比调整为逼近期望占空比(例如，50％占空比)以改进高速接口中的带宽和吞吐量，同时减小使用差分时钟来调整占空比可能导致的功耗。图1的系统100可使用可通过数字码进行编程的单个延迟元件来调整经延迟时钟信号的相位，这与使用固定数目的非可编程延迟元件来调整相位的系统相比可提高灵活性。
参照图2，示出了可作用于调整时钟信号的占空比的电路200的特定解说性实施例的示图。该电路包括可编程缓冲器202、低通滤波器204、比较器206、和校准FSM 208。可编程缓冲器202可对应于图1的可编程电路102。低通滤波器204可对应于图1的低通滤波器104，比较器206可对应于图1的比较器106，并且校准FSM 208可对应于图1的控制电路108。
可编程缓冲器202可包括第一组数字逻辑，其配置为对生成输出信号212的逻辑电平(即，电压)的节点225进行充电的上拉电路。第一组数字逻辑包括第一NAND(与非)数字逻辑门230、第二NAND数字逻辑门232、和第N个NAND数字逻辑门234。第一组数字逻辑进一步包括第一p型金属氧化物半导体(PMOS)晶体管231、第二PMOS晶体管233、…、和第N个PMOS晶体管235，其中N可以是大于2的任何整数值。例如，在其中N＝5的实现中，第一组数字逻辑可包括耦合至5个PMOS晶体管的5个NAND数字逻辑门。可编程缓冲器202还可包括第二组数字逻辑，其配置为对生成输出信号212的逻辑电平的节点225进行放电的下拉电路。第二组数字逻辑包括第一NOR(或非)数字逻辑门240、第二NOR数字逻辑门242、和第N个NOR数字逻辑门244。第二组数字逻辑进一步包括第一n型金属氧化物半导体(NMOS)晶体管241、第二NMOS晶体管243、…、和第N个NMOS晶体管245。
可编程缓冲器202被配置成接收输入时钟信号110。可编程缓冲器202被配置成将输入时钟信号110提供给第一NAND数字逻辑门230的第一输入、第二NAND数字逻辑门232的第一输入、和第N个NAND数字逻辑门234的第一输入。第一NAND数字逻辑门230被配置成基于输入时钟信号110的逻辑电平并基于从校准FSM 208提供给第一NAND数字逻辑门230的第二输入的数字码Sel_p(1)来选择性地激活第一PMOS晶体管231。例如，在输入时钟信号110具有逻辑高电平且数字码Sel_p(1)对应于逻辑高电平时，第一NAND数字逻辑门230可激活第一PMOS晶体管231。第一PMOS晶体管231被配置成基于第一NAND数字逻辑门230的输出来选择性地对节点225进行充电。例如，第一PMOS晶体管231在激活之际可用作基于缓冲器供电电压(Vs)对节点225进行充电的上拉晶体管。
第二NAND数字逻辑门232被配置成基于输入时钟信号110的逻辑电平并基于从校准FSM 208提供给第二NAND数字逻辑门232的第二输入的数字码Sel_p(2)来选择性地激活第二PMOS晶体管233。例如，在输入时钟信号110具有逻辑高电平且数字码Sel_p(2)对应于逻辑高电平时，第二NAND数字逻辑门232可激活第二PMOS晶体管233。第二PMOS晶体管233被配置成基于第二NAND数字逻辑门232的输出来选择性地对节点225进行充电。例如，第二PMOS晶体管233在激活之际可用作基于缓冲器供电电压(Vs)对节点225进行充电的上拉晶体管。
第N个NAND数字逻辑门234被配置成基于输入时钟信号110的数字逻辑电平并基于从校准FSM 208提供给第N个NAND数字逻辑门234的第二输入的数字码Sel_p(n)来选择性地激活第N个PMOS晶体管235。例如，在输入时钟信号110具有逻辑高电平且数字码Sel_p(n)对应于逻辑高电平时，第N个NAND数字逻辑门234可激活第N个PMOS晶体管235。第N个PMOS晶体管235被配置成基于第N个NAND数字逻辑门234的输出来选择性地对节点225进行充电。例如，第N个PMOS晶体管235在激活之际可用作基于缓冲器供电电压(Vs)对节点225进行充电的上拉晶体管。
可编程缓冲器202被进一步配置成将输入时钟信号110提供给第一NOR数字逻辑门240的第一输入、第二NOR数字逻辑门242的第一输入、和第N个NOR数字逻辑门244的第一输入。第一NOR数字逻辑门240被配置成基于输入时钟信号110的数字逻辑电平并基于从校准FSM 208提供给第一NOR数字逻辑门240的第二输入的数字码Sel_n(1)来选择性地激活第一NMOS晶体管241。例如，在输入时钟信号110具有逻辑低电平且数字码Sel_n(1)对应于逻辑低电平时，第一NOR数字逻辑门240可激活第一NMOS晶体管241。第一NMOS晶体管241被配置成基于第一NOR数字逻辑门240的输出来选择性地对节点225进行放电。例如，第一NMOS晶体管241在激活之际可用作使节点225放电至地的下拉晶体管。
第二NOR数字逻辑门242被配置成基于输入时钟信号110的数字逻辑电平并基于从校准FSM 208提供给第二NOR数字逻辑门242的第二输入的数字码Sel_n(2)来选择性地激活第二NMOS晶体管243。例如，在输入时钟信号110具有逻辑低电平且数字码Sel_n(2)对应于逻辑低电平时，第二NOR数字逻辑门242可激活第二NMOS晶体管243。第二NMOS晶体管243被配置成基于第二NOR数字逻辑门242的输出来选择性地对节点225进行放电。例如，第二NMOS晶体管243在激活之际可用作使节点225放电至地的下拉晶体管。
第N个NOR数字逻辑门244被配置成基于输入时钟信号110的数字逻辑电平并基于从校准FSM 208提供给第N个NOR数字逻辑门244的第二输入的数字码Sel_n(n)来选择性地激活第N个NMOS晶体管245。例如，在输入时钟信号110具有逻辑低电平且数字码Sel_n(n)对应于逻辑低电平时，第N个NOR数字逻辑门244可激活第N个NMOS晶体管245。第N个NMOS晶体管245被配置成基于第N个NOR数字逻辑门244的输出来选择性地对节点225进行放电。例如，第N个NMOS晶体管245在激活之际可用作使节点225放电至地的下拉晶体管。
在图2的特定解说性实施例中，一对反相器248被配置成缓冲节点225的电压并基于所缓冲的电压来生成输出信号212。低通滤波器204被配置成接收输出信号212。低通滤波器204可包括电阻器和电容器，它们可作用于对输出信号212进行滤波(例如，通过短接输出信号212的高频分量并由于与负载并联的电容的阻抗减小而降低跨串联电阻器的电压)以生成与输出信号212相对应的DC电平。例如，低通滤波器204可通过对输出信号212进行滤波来生成经滤波信号214。经滤波信号214被提供给比较器206的第一输入。
比较器206被配置成在第一输入处接收经滤波信号214并在第二输入处接收参考信号216。比较器206被配置成将经滤波信号214的电压电平与参考信号216的电压电平作比较并基于该比较来生成比较信号217。参考信号216的电压电平可指示期望占空比。例如，在参考信号216的电压电平等于1/2 VDD时，期望占空比可对应于50％。比较信号217被提供给校准FSM 208的输入。
校准FSM 208被配置成接收比较信号217并响应于接收到校准启用信号(Cal_启用)262而调整输出信号212的占空比。例如，校准FSM 208被配置成基于比较信号217来监视输出信号212的占空比是否太高或太低(相比于参考信号216)。校准FSM 208被进一步配置成将第一组校准数字码(Cal_p(1:n))252提供给第一复用器222，并将第二组校准数字码(Cal_n(1:n))254提供给第二组复用器224。
在操作期间，输入时钟信号110被提供给第一NAND数字逻辑门230的第一输入、第二NAND数字逻辑门232的第一输入、和第N个NAND数字逻辑门234的第一输入。输入时钟信号110可具有并非50％的占空比(即，输入时钟信号110在每个时钟循环中可能不具有相等时间量的逻辑高电平和逻辑低电平)。第一复用器222将数字码Sel_p(1)提供给第一NAND数字逻辑门230的第二输入，将数字码Sel_p(2)提供给第二NAND数字逻辑门232的第二输入，并将数字码Sel_p(n)提供给第N个NAND数字逻辑门234的第二输入。由第一复用器222提供的数字码(即，Sel_p(1)、Sel_p(2)、和Sel_p(n))可以是预定的默认值，或是响应于校准FSM 208的输出的值(如下所述)。由第一复用器222提供的数字码可通过经由NAND数字逻辑门231、233、235选择性地激活和停用PMOS晶体管230、232、234中的某些PMOS晶体管来控制节点225充电的速率(即，充电速率)。
可编程缓冲器202基于输入时钟信号110的数字电压电平并基于至少一个工作参数(即，由第一复用器222提供的数字码(即，Sel_p(1)、Sel_p(2)、和Sel_p(n)))来选择性地对节点225进行充电。例如，在输入时钟信号110处于逻辑高电平且数字码Sel_p(1)对应于逻辑高电平时，第一NAND逻辑门230激活第一PMOS晶体管231。在激活之际，第一PMOS晶体管231用作上拉晶体管并基于缓冲器供电电压(Vs)对节点225进行充电。在输入时钟信号110处于逻辑高电平且数字码Sel_p(2)对应于逻辑高电平时，第二NAND逻辑门232激活第二PMOS晶体管233。在激活之际，第二PMOS晶体管233用作上拉晶体管并基于缓冲器供电电压(Vs)对节点225进行充电。在输入时钟信号110处于逻辑高电平且数字码Sel_p(n)对应于逻辑高电平时，第N个NAND逻辑门234激活第N个PMOS晶体管235。在激活之际，第N个PMOS晶体管235用作上拉晶体管并基于缓冲器供电电压(Vs)对节点225进行充电。与仅一个PMOS晶体管被激活时相比，当多个PMOS晶体管被激活时，节点225以更快的速率充电。例如，与仅第一PMOS晶体管231被激活时相比，当第一和第二PMOS晶体管231、233被激活时，节点225可以更快的速率充电。进一步，与仅第一和第二PMOS晶体管231、233被激活时相比，当第一、第二、和第N个PMOS晶体管231、233、235被激活时，节点225可以更快的速率充电。
输入时钟信号110还被提供给第一NOR数字逻辑门240的第一输入、第二NOR数字逻辑门242的第一输入、和第N个NOR数字逻辑门244的第一输入。第二复用器224将数字码Sel_n(1)提供给第一NOR数字逻辑门240的第二输入，将数字码Sel_n(2)提供给第二NOR数字逻辑门242的第二输入，并将数字码Sel_n(n)提供给第N个NOR数字逻辑门244的第二输入。由第二复用器224提供的数字码(即，Sel_n(1)、Sel_n(2)、和Sel_n(n))可以是预定的默认值(例如，对应于全部逻辑低电平、全部逻辑高电平、或另一逻辑电平组合)，或是响应于校准FSM 208的输出的值(如下所述)。由第二复用器224提供的数字码可通过经由NOR数字逻辑门240、242、244选择性地激活和停用NMOS晶体管241、243、245中的某些NMOS晶体管来控制节点225放电的速率(即，放电速率)。
通过减少活跃PMOS晶体管231、233、235的数目，可相对于输入时钟信号110延迟输出信号212的低至高信号转变。通过减少活跃NMOS晶体管241、243、245的数目，可相对于输入时钟信号110延迟输出信号212的高至低信号转变。可通过调整低至高信号转变的延迟、调整高至低信号转变的延迟、或其任何组合来调整输出信号212的占空比。第一组数字逻辑(即，上拉电路)和第二组数字逻辑(即，下拉电路)可独立地调节。
输出信号212被提供给低通滤波器204。低通滤波器204对输出信号212进行滤波(例如，短接输出信号212的高频分量并由于与负载并联的电容的阻抗减小而降低跨串联电阻器的电压)并生成具有指示输出信号212的占空比的电压电平的经滤波信号214。经滤波信号214的电压电平可对应于DC电压电平。经滤波信号214被提供给比较器206的第一输入，并且具有一电压电平的参考信号216被提供给比较器206的第二输入。参考信号216的电压电平可对应于DC电压电平并且可指示期望占空比(即，经平衡的/50％的占空比)。
参考信号216的电压电平可等于或近似等于供电电压的一半(Vdd/2)。例如，第一电阻器218和第二电阻器220可串联连接并且可具有相等的电阻以形成分压器。参考信号216是在连接第一和第二电阻器218、220的节点219处生成的。连接第一和第二电阻器218、220的节点219可具有等于或近似等于供电电压(Vdd)与地之和的一半(即，Vdd/2)的电压电平。电压电平Vdd/2可指示50％的占空比(例如，期望占空比)。
比较器206将经滤波信号214的电压电平与参考信号216的电压电平(例如，Vdd/2)作比较并经由比较信号217将比较结果提供给控制电路108。
校准FSM 208基于该比较结果来修改可编程缓冲器202的工作参数。例如，校准FSM可通过响应于启用信号262的值而周期性地检查比较信号217(例如，约每微秒一次地检查比较信号217)来监视比较结果。响应于检查比较信号217，校准FSM 208可确定输出信号212的占空比与由参考信号216指示的期望占空比(即，50％占空比)相比是否太高或太低。在输出信号212的占空比太低时，校准FSM 208可通过向第一和第二复用器222、224提供数字码来选择性地停用至少一个NMOS晶体管240、242、244(即，延迟高至低转变)，激活至少一个PMOS晶体管230、232、234(即，加快低至高转变)，或其任何组合。在输出信号212的占空比太高时，校准FSM 208可通过向第一和第二复用器222、224提供数字码来选择性地激活至少一个先前非活跃的NMOS晶体管240、242、244，停用至少一个先前活跃的PMOS晶体管230、232、234，或其任何组合。
例如，校准FSM 208可将第一组校准数字码(Cal_p(1:n))252提供给第一复用器222以选择性地激活NMOS晶体管240、242、244并选择性地停用PMOS晶体管230、232、234。第一组默认码(默认_p(1:n))251也可被提供给第一复用器222。第一复用器222基于旁路信号(Cal_旁路)250来选择是提供第一组校准数字码(Cal_p(1:n))252还是第一组默认码(默认_p(1:n))251。当第一复用器222选择第一组校准数字码252时，可编程缓冲器202可基于第一组校准数字码252来选择性地激活或停用至少一个PMOS晶体管230、232、234以调整节点225充电的速率。
作为另一示例，校准FSM 208可将第二组校准数字码(Cal_n(1:n))254提供给第二复用器224。第二组默认码(默认_n(1:n))253也可被提供给第二复用器224。第二复用器224选择是提供第二组校准数字码(Cal_n(1:n))254还是第二组默认码(默认_n(1:n))253。当第二复用器224选择第二组校准数字码254时，可编程缓冲器202可基于第二组校准数字码254来选择性地激活或停用至少一个NMOS晶体管240、242、244以调整节点225放电的速率。由此，可编程缓冲器202的工作参数(例如，上拉或下拉晶体管的激活或停用)可被修改以将输出信号212的占空比调整至期望占空比。
图2的电路200可由此使用数字码将输出信号212的占空比调整至基本等于50％(或另一期望占空比)。数字码可被提供给多通道应用的多个数据路径。例如，图2的电路200可通过将一组数字码提供给可编程缓冲器202来校准作为一个数据通道的时钟信号的输出信号212的占空比，并且可将相同的一组数字码分发给与其他数据通道相关联的其他可编程缓冲器(例如，占空比纠正缓冲器)以调整传播通过该其他数据通道的时钟信号的占空比。
参照图3，示出了可作用于调整发射机处的时钟信号的占空比的系统300的特定解说性实施例的框图。系统300包括可编程缓冲器202、低通滤波器204、比较器206、和校准FSM 208，它们以关于图2的电路200所描述的类似方式来操作。可编程缓冲器202、预加强驱动器350、和高速发射机处于模拟数据通道303中。低通滤波器204和比较器206处于顶级模拟域305中。校准FSM208处于顶级数字域307中。模拟数据通道303、顶级模拟域305、和顶级数字域307中的每一者可对应于不同的电压域。第一电平转换器340、第二电平转换器342、和第三电平转换器346实现模拟数据通道303、顶级模拟域305、和顶级数字域307之间的信令。
可编程缓冲器202、预加强驱动器350、和高速发射机352被包括在第一模拟数据通道303中。一个或多个其他模拟数据通道(例如，四个其他模拟数据通道，未示出)可包括类似的设备。来自校准FSM 208的反馈(例如，数字码)被提供给每一个模拟数据通道(例如，第一模拟数据通道303和四个其他模拟数据通道)中所包括的可编程缓冲器，从而每个可编程缓冲器(例如，可编程缓冲器202以及与四个其他数据通道相关联的可编程缓冲器)可基于第一模拟数据通道303的占空比反馈来调整输出信号的相应占空比，如关于图2所描述的。
第一电平转换器340被配置成接收输入时钟信号110并将输入时钟信号110的电压电平从数字域转换成模拟域中的相应电压电平。例如，第一电平转换器340可将具有数字域中的电压的输入时钟信号110转换成具有模拟域中的电压的信号。该转换可包括基于0.9数字伏特/1.8模拟伏特的比率将输入时钟信号110的电压电平进行升变换。第一电平转换器340被进一步配置成将输入时钟信号110提供给可编程缓冲器202。
第二电平转换器342被配置成接收比较信号217并将比较信号217的电压电平从模拟域转换成数字域中的相应电压电平。例如，第二电平转换器342可将具有模拟域中的电压的比较信号217转换成具有数字域中的电压的信号。该转换可包括基于1.8模拟伏特/0.9数字伏特的比率将比较信号217的电压电平进行降变换。第二电平转换器342被进一步配置成将比较信号217提供给校准FSM 208。
第三电平转换器346被配置成接收与用于修改可编程缓冲器202的工作参数的数字码相对应的控制信号322。第三电平转换器346被进一步配置成将控制信号322的电压电平从数字域转换成模拟域中的相应电压电平。第三电平转换器可将控制信号322提供给第一数据通道的可编程缓冲器202以及其他四个模拟数据通道(未示出)的可编程缓冲器。
在操作期间，可编程缓冲器202接收输入时钟信号110并生成输出信号212。输出信号212先被提供给传输门348，然后被提供给低通滤波器204。低通滤波器204对输出信号212进行滤波以生成经滤波信号214，其具有指示输出信号212的占空比的电压电平，如图2中所述。经滤波信号214被提供给比较器206的第一输入，并且参考信号216被提供给比较器206的第二输入，如图2中所述。比较器206的比较信号217(即，经滤波信号214的电压电平与参考信号216的电压电平之间的比较结果)先被提供给电平转换器342，然后被提供给校准FSM 208。校准FSM 208的输出322经由第三电平转换器346被提供给可编程缓冲器202以修改工作参数。校准FSM 208的输出322可对应于第一组校准数字码(Cal_p(1:n))252和第二组校准数字码(Cal_n(1:n))254，如关于图2所描述的。可编程缓冲器202可对应于第一模拟数据通道303，并且修改可编程缓冲器202的工作参数可导致将第一模拟数据通道303的输出信号212的占空比调整为50％。将输出信号212的占空比调整为50％可能需要多个调整校准FSM 208的数字码的循环以根据可编程缓冲器202的分辨率达到近似等于50％的占空比(例如，与具有较少可选晶体管的可编程缓冲器相比，具有较多可选晶体管的可编程缓冲器可具有更高分辨率并实现更高准确度)。校准FSM 208的输出322还被提供给四个其他可编程缓冲器(未示出)，以将四个其他模拟数据通道(未示出)的输出信号(未示出)的占空比调整为50％。
输出信号212被进一步提供给预加强驱动器350。预加强驱动器350可推升输出信号212中的转变沿。预加强驱动器350的输出被提供给高速发射机352。高速发射机352的输出作为差分信号被提供给第一焊盘354和第二焊盘356以跨通信信道(未示出)进行传送。
图3的系统300可由此使用数字码将输出信号212的占空比调整为基本等于50％，这与为多通道应用中的每个数据通道复制被配置成调整占空比的硬件组件相比可提高多通道应用的扩展效率。例如，图3的系统300可通过将一组数字码提供给可编程缓冲器202来调整第一模拟数据通道303的输出信号212的占空比，并且将相同的一组数字码分发给四个其他模拟数据通道的可编程缓冲器。
参照图4，示出了可作用于调整时钟信号的相位的电路400的特定解说性实施例的示图。电路400包括时钟相位生成器401、低通滤波器404、比较器406、和校准有限状态机(FSM)408。低通滤波器404可对应于图1的低通滤波器104，比较器406可对应于图1的比较器106，并且校准FSM 408可对应于图1的控制电路108。
时钟相位生成器401包括可编程延迟元件402以及AND(与)数字逻辑门403。时钟相位生成器401可在图1的可编程电路102内。可编程延迟元件402被配置成接收输入时钟信号410和控制信号422。可编程延迟元件402被进一步配置成生成经延迟时钟信号411并将经延迟时钟信号411提供给AND数字逻辑门的第二输入。可编程延迟元件402的延迟(即，经延迟时钟信号411的相位)可基于控制信号422来调整。AND数字逻辑门402被配置成在第一输入处接收输入时钟信号410并在第二输入处接收经延迟时钟信号411。AND数字逻辑门403被进一步配置成基于输入时钟信号410和经延迟时钟信号411来生成交叠信号412。
低通滤波器404被配置成接收交叠信号412。低通滤波器404可包括作用于对交叠信号412进行滤波的电阻器和电容器。例如，低通滤波器404可经由对交叠信号412进行滤波(例如，通过短接交叠信号412的高频分量并由于与负载并联的电容的阻抗减小而降低跨串联电阻器的电压)来生成具有一电压电平的经滤波信号414。经滤波信号414的电压电平可指示经延迟时钟信号411的相位。经滤波信号414被提供给比较器406的第一输入。
比较器406被配置成在第一输入处接收经滤波信号414并在第二输入处接收参考信号416。比较器406被配置成将经滤波信号414的电压电平与参考信号416的电压电平作比较并基于该比较来生成比较信号417。比较信号417可对应于经延迟时钟信号411的相位。比较信号417被提供给校准FSM 408的输入。
校准FSM 408可包括被配置成接收比较信号417并响应于接收到校准启用信号(Cal_启用)462而调整可编程延迟元件402的延迟的数字电路系统。例如，校准FSM 408被配置成监视基于最新近选择的一组校准数字码的经延迟时钟信号411的相位与输入时钟信号410相比是否过大或过小。校准FSM 408被配置成经由比较信号417来监视经延迟时钟信号411的相位，从而向可编程延迟元件402提供经更新的一组校准数字码。这一组校准数字码可调整可编程延迟元件402的延迟。
在操作期间，具有第一相位的输入时钟信号410被提供给可编程延迟元件402的输入以及AND数字逻辑门403的第一输入。可编程延迟元件402生成具有第二相位的经延迟时钟信号411并将经延迟时钟信号411提供给AND数字逻辑门403的第二输入。
AND数字逻辑门403基于输入时钟信号410的第一相位和经延迟时钟信号411的第二相位来生成交叠信号412。例如，在输入时钟信号410和经延迟时钟信号411两者皆处于逻辑高电平的时段期间，AND数字逻辑门403生成具有逻辑高电平的交叠信号412。在输入时钟信号410或经延迟时钟信号411中任一者(或两者)处于逻辑低电平的时段期间，交叠信号412具有逻辑低电平。由此，交叠信号412可对应于具有表示输入时钟信号410和经延迟时钟信号两者皆具有数字高逻辑电平的时间段的宽度的脉冲(即，周期性脉冲)。交叠信号412被提供给低通滤波器404。低通滤波器404对交叠信号412进行滤波以生成经滤波信号414。经滤波信号414的电压电平指示经延迟时钟信号411的第二相位(即，该电压电平对应于交叠信号412的占空比，而交叠信号412的占空比对应于经延迟时钟信号411相比于输入时钟信号410的相位延迟)。经滤波信号414被提供给比较器406的第一输入，并且参考信号416被提供给比较器406的第二输入。
参考信号416的电压电平表示经延迟时钟信号411的期望相位延迟。例如，如果经延迟时钟信号411的期望相位延迟是90度，则参考信号416的电压电平将为90/360 VDD或即1/2 VDD。如果经延迟时钟信号411的期望相位延迟是60度，则参考信号416的电压电平将为60/360VDD或即1/6VDD。参考信号416的电压电平可响应于第一电阻器418和第二电阻器420的电阻值而改变。例如，如果第一电阻器418具有的电阻是第二电阻器420的电阻的3倍大，则节点419(以及参考信号416的电压电平)将具有1/4 VDD的DC电压电平。替换地，如果第一电阻器418和第二电阻器420具有相等的电阻值，则节点419将具有1/2VDD的电压电平。
比较器406将经滤波信号414的电压电平与参考信号416的电压电平作比较并将比较结果提供给校准FSM 408。校准FSM 408生成数字码并将(与这些数字码相对应的)控制信号422提供给可编程延迟元件402以调整可编程延迟元件402的延迟。数字码可调整可编程延迟元件402的工作参数以调整经延迟时钟信号411的第二相位。为了解说，可编程延迟元件402可包括图2的可编程缓冲器202，并且这些码可用于选择性地延迟该输入时钟信号410的转变。作为另一示例，可编程延迟元件402可包括多个延迟元件(诸如串行耦合的反相器的链)，并且每个数字码可选择该链中的相应反相器的输出。例如，调整可编程延迟元件402的延迟可导致将经延迟时钟信号411的第二相位(即，经延迟时钟信号411相对于输入时钟信号410的相位)调整至期望相位。
图4的电路400可由此调整经延迟时钟信号411的相位，同时减少多个时钟相位所需的延迟元件数目。例如，图4的电路400可使用提供给可编程延迟元件402的数字码来调整经延迟时钟信号411的相位，从而避免了与使用多个延迟元件或多个时钟分发的常规系统相关联的增大的面积和功率使用。
参照图5，示出了调整时钟信号的占空比的方法500的特定实施例的流程图。在解说性实施例中，方法500可使用图1的系统100、图2的电路200、或图3的系统300来执行。
方法500包括在502，在可编程缓冲器处接收输入时钟信号。例如，在图1中，可编程电路102可接收输入时钟信号110。作为另一示例，在图2中，可编程缓冲器202可接收输入时钟信号110。
在504，来自可编程缓冲器的输出信号可被滤波以生成具有一电压电平的经滤波信号。例如，在图2中，低通滤波器204可对来自可编程缓冲器202的输出信号212进行滤波以生成具有该电压电平的经滤波信号214。该电压电平可指示输出信号的占空比。例如，在图2中，经滤波信号214的电压电平可指示输出信号212的占空比。在506，该电压电平可与参考电压作比较。例如，在图2中，比较器206可将经滤波信号214的电压电平与参考信号216的电压电平(即，参考电压)作比较。
在508，可编程缓冲器的至少一个工作参数可被修改以调整输出信号的占空比。例如，在图2中，校准FSM 208可修改可编程缓冲器202的工作参数以调整输出信号212的占空比。校准FSM 208可将第一组校准数字码(Cal_p(1:n))252提供给第一复用器222以选择性地激活PMOS晶体管230、232、234中的个体晶体管。第一组默认码(默认_p(1:n))251也可被提供给第一复用器222。第一复用器222基于旁路信号(Cal_旁路)250来选择是提供第一组校准数字码(Cal_p(1:n))252还是第一组默认码(默认_p(1:n))251。当第一复用器222选择第一组校准数字码252(即，与(Cal_p(1:n))相对应的(Sel_p(1:n)))时，可编程缓冲器202可基于第一组校准数字码252来选择性地激活或停用至少一个PMOS晶体管230、232、234以调整节点225充电的速率。校准FSM 208还可将第二组校准数字码(Cal_n(1:n))254提供给第二复用器224。第二组默认码(默认_n(1:n))253也可被提供给第二复用器224。第二复用器224选择是提供第二组校准数字码(Cal_n(1:n))254还是第二组默认码(默认_n(1:n))253。当第二复用器224选择第二组校准数字码254(即，与(Cal_n(1:n))相对应的(Sel_n(1:n)))时，可编程缓冲器202可基于第二组校准数字码254来选择性地激活或停用至少一个NMOS晶体管240、242、244以调整节点225放电的速率。作为另一示例，处理器可被编程为选择一组数字码以修改可编程缓冲器202的工作参数，从而调整输出信号212的占空比。处理器可响应于接收到与输出212的占空比和期望占空比之间的比较相对应的信号(例如，比较信号217)来选择该组数字码。由此，可编程缓冲器202的工作参数可被修改以调整输出信号212的占空比。
方法500可使用可被用于多通道应用的数字码来将输出信号212的占空比调整为基本上等于50％。对于多通道应用，可通过将一组数字码提供给可编程缓冲器202来校准一个数据通道，并且相同的一组数字码可被分发给具有占空比纠正缓冲器的其他数据通道。
将领会，图5的方法500可使用数字码调整输出信号212的占空比直至输出信号212的占空比近似为期望占空比来将输出信号212的占空比调整为基本上等于50％(或另一期望占空比)。数字码可被提供给多通道应用的多个数据路径。例如，图5的方法500可被用于通过将一组数字码提供给可编程缓冲器202来校准将用作一个数据通道的时钟信号的输出信号212的占空比，并且可将相同的一组数字码分发给与其他数据通道相关联的其他可编程缓冲器(例如，占空比纠正缓冲器)以调整传播通过该其他数据通道的时钟信号的占空比。
参照图6，示出了调整时钟信号的相位的方法600的特定实施例的流程图。在解说性实施例中，方法600可由图1的系统100或图4的电路400来执行。
方法600包括在602，接收输入时钟信号。例如，在图1中，可编程电路102可接收输入时钟信号110。作为另一示例，在图4中，可编程延迟元件402可接收输入时钟信号410。
在604，可在可编程延迟元件处生成经延迟时钟信号。例如，在图4中，可编程延迟元件402可生成经延迟时钟信号411。在606，可基于输入时钟信号和经延迟时钟信号来生成交叠信号。例如，在图4中，AND数字逻辑门403可基于输入时钟信号410和经延迟时钟信号411来生成交叠信号412。在输入时钟信号410和经延迟时钟信号411两者皆处于逻辑高电平的时段期间，交叠信号412可具有逻辑高电平。在输入时钟信号410或经延迟时钟信号411中任一者或两者处于逻辑低电平的时段期间，交叠信号412可具有逻辑低电平。
在608，该交叠信号可被滤波以生成具有一电压电平的经滤波信号。例如，在图4中，低通滤波器404可对交叠信号412进行滤波以生成具有该电压电平的经滤波信号414。该电压电平可指示经延迟时钟信号410相比于输入时钟信号410的相位。在610，该电压电平可与参考电压作比较以生成控制信号。例如，比较器406可将经滤波信号414的电压电平与参考信号416的参考电压作比较。比较器406可进一步将比较结果提供给校准FSM 408以生成控制信号422。
可编程延迟元件的延迟可响应于该控制信号而被调整。例如，在图4中，校准FSM 408将控制信号422提供给可编程延迟元件402以调整可编程延迟元件402的延迟。控制信号422可对应于配置可编程延迟元件402以调整经延迟时钟信号411的第二相位(即，延迟)的数字码。例如，调整可编程延迟元件402的延迟可导致将经延迟时钟信号411的第二相位(即，经延迟时钟信号相对于输入时钟信号410的相位)调整至期望相位。
方法600可调整经延迟时钟信号411的相位，同时减少多个时钟相位所需的延迟元件数目。例如，可使用提供给可编程延迟元件402的数字码来调整经延迟时钟信号411的相位，而非利用可增大面积和功率使用的多个延迟元件或多个时钟分发。
参照图7，示出了包括可作用于调整时钟信号的占空比和相位的组件的无线设备700的框图。设备700包括耦合至存储器732的处理器710，诸如数字信号处理器(DSP)。
图7还示出了被耦合至处理器710和显示器728的显示器控制器726。显示器控制器726可包括带有压控振荡器(VCO)的锁相环(PLL)770，其耦合至校准FSM(FSM)和可编程电路772。在解说性实施例中，校准FSM和可编程电路772可包括图1的可编程电路102和控制电路108，图2的可编程缓冲器202和控制电路108，图3的可编程缓冲器202和控制电路108，或者图4的时钟相位生成器401和校准FSM 408。校准FSM和可编程电路772可调整可由PLL 770生成的时钟信号的占空比和/或相位，如参照图2的输出信号212和图4的经延迟时钟信号411所描述的。在特定实施例中，校准FSM和可编程电路772可执行图5的方法500和/或图6的方法600以生成供在显示器728的高速接口(诸如串化器/解串器(SERDES)接口或使用多个数据通道的另一高速接口)中使用的时钟信号。
编码器/解码器(CODEC)734也可耦合至处理器710。扬声器736和话筒738可耦合至CODEC 734。图7还指示无线控制器740可被耦合至处理器710及无线天线742。
在特定实施例中，布置在无线控制器740与无线天线742之间的射频(RF)接口780包括带有压控振荡器(VCO)的锁相环(PLL)790，其耦合至校准有限状态机(FSM)和可编程电路792。在解说性实施例中，校准FSM和可编程电路792可包括图1的可编程电路102和控制电路108，图2的可编程缓冲器202和控制电路108，图3的可编程缓冲器202和控制电路108，或者图4的时钟相位生成器401和校准FSM 408。校准FSM和可编程电路792可调整可由PLL 770生成的时钟信号的占空比和/或相位，如参照图2的输出信号212和图4的经延迟时钟信号411所描述的。在特定实施例中，校准FSM和可编程电路792可执行图5的方法500和/或图6的方法600。
存储器732可以是包括可执行指令756的有形的非瞬态处理器可读存储介质。指令756可由处理器(诸如处理器710或校准有限状态机772、792内的处理器)执行以修改可编程电路772、792内可包括的可编程缓冲器的至少一个工作参数。在可编程缓冲器的该至少一个工作参数被修改时，可编程缓冲器可基于该至少一个工作参数来调整输出信号的占空比。指令756还可被执行以生成控制信号并将控制信号提供给可编程电路772、792内可包括的可编程延迟元件。当控制信号被提供给可编程延迟元件时，该可编程延迟元件可基于该控制信号来调整经延迟时钟信号的延迟。
在一特定实施例中，处理器710、显示器控制器726、存储器732、CODEC734、以及无线控制器740被包括在系统级封装或片上系统设备722中。在特定实施例中，输入设备730和电源744被耦合至片上系统设备722。此外，在特定实施例中，如图7中所解说的，显示器728、输入设备730、扬声器736、话筒738、无线天线742和电源744在片上系统设备722的外部。然而，显示器728、输入设备730、扬声器736、话筒738、无线天线742和电源744中的每一者可被耦合至片上系统设备722的组件，诸如接口或控制器。
结合所描述的实施例，一种设备包括用于生成输出信号并调整输出信号的占空比的装置。例如，用于生成输出信号并调整输出信号的占空比的装置可包括图1的可编程电路102，图2的可编程缓冲器202，图3的可编程缓冲器202，图7的可编程电路和校准FSM 772，图7的可编程电路和校准FSM 792，被编程为执行图7的指令756的处理器710，用于生成输出信号并调整输出信号的占空比的一个或多个其他设备、电路、模块或指令，或其任何组合。
该设备还可包括用于对输出信号进行滤波以生成具有一电压电平的经滤波信号的装置。该电压电平可指示输出信号的占空比。例如，用于对输出信号进行滤波的装置可包括图1的低通滤波器104，图2的低通滤波器204，图3的低通滤波器204，图7的可编程电路和校准FSM 772，图7的可编程电路和校准FSM 792，被编程为执行图7的指令756的处理器710，用于对输出信号进行滤波以生成具有一电压电平的经滤波信号的一个或多个其他设备、电路、模块或指令，或其任何组合。
该设备可进一步包括用于将该电压电平与参考电压作比较的装置。例如，用于将该电压电平与参考电压作比较的装置可包括图1的比较器106，图2的比较器206，图3的比较器206，图7的可编程电路和校准FSM 772，图7的可编程电路和校准FSM 792，被编程为执行图7的指令756的处理器710，用于将该电压电平与参考电压作比较的一个或多个其他设备、电路、模块或指令，或其任何组合。
该设备还可包括用于修改该用于生成的装置的至少一个工作参数以调整输出信号的占空比的装置。例如，用于修改至少一个工作参数的装置可包括图1的控制电路108，图2的校准FSM 208，图3的校准FSM 208，图7的可编程电路和校准FSM 772，图7的可编程电路和校准FSM 792，被编程为执行图7的指令756的处理器710，用于修改至少一个工作参数以调整输出信号的占空比的一个或多个其他设备、电路、模块或指令，或其任何组合。
结合所描述的实施例，一种设备包括用于响应于接收到输入时钟信号而生成经延迟时钟信号的装置。例如，用于生成经延迟时钟信号的装置可包括图1的可编程电路102，图4的包括可编程延迟元件402的时钟相位生成器401，图7的可编程电路和校准FSM 772，图7的可编程电路和校准FSM 792，被编程为执行图7的指令756的处理器710，用于生成经延迟时钟信号的一个或多个其他设备、电路、模块或指令，或其任何组合。
该设备还可包括用于基于输入时钟信号和经延迟时钟信号来生成交叠信号的装置。例如，用于生成交叠信号的装置可包括图1的可编程电路102，图4的包括AND数字逻辑门403的时钟相位生成器401，图7的可编程电路和校准FSM 772，图7的可编程电路和校准FSM 792，被编程为执行图7的指令756的处理器710，用于生成交叠时钟信号的一个或多个其他设备、电路、模块或指令，或其任何组合。
该设备还可包括用于对交叠信号进行滤波以生成具有一电压电平的经滤波信号的装置。例如，用于对交叠信号进行滤波的装置可包括图1的低通滤波器104，图4的低通滤波器404，图7的可编程电路和校准FSM 772，图7的可编程电路和校准FSM 792，被编程为执行图7的指令756的处理器710，用于对交叠信号进行滤波以生成具有一电压电平的经滤波信号的一个或多个其他设备、电路、模块或指令，或其任何组合。
该设备还可包括用于将该电压电平与参考电压作比较以生成控制信号的装置。例如，用于将该电压电平与参考电压作比较的装置可包括图1的比较器106，图4的比较器406，图7的可编程电路和校准FSM 772，图7的可编程电路和校准FSM 792，被编程为执行图7的指令756的处理器710，用于将该电压电平与参考电压作比较的一个或多个其他设备、电路、模块或指令，或其任何组合。用于生成控制信号的装置可包括图1的控制电路108，图4的校准FSM408，图7的可编程电路和校准FSM 772，图7的可编程电路和校准FSM 792，被编程为执行图7的指令756的处理器710，用于生成控制信号的一个或多个其他设备、电路、模块或指令，或其任何组合。
该设备还可包括用于响应于该控制信号来调整可编程延迟元件的延迟的装置。例如，用于调整可编程延迟元件的延迟的装置可包括图1的控制电路108，图4的校准FSM 408，图7的可编程电路和校准FSM 772，图7的可编程电路和校准FSM 792，被编程为执行图7的指令756的处理器710，用于调整可编程延迟元件的延迟的一个或多个其他设备、电路、模块或指令，或其任何组合。
上文公开的设备和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造设备的制造处理人员。结果产生的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。图8描绘了电子设备制造过程800的特定解说性实施例。
物理设备信息802在制造过程800处(诸如在研究计算机806处)被接收。物理设备信息802可包括表示半导体设备的至少一个物理性质的设计信息，该半导体设备诸如是包括图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合的设备。例如，该半导体设备可包括图1的可编程电路102，图1-4的低通滤波器104-404，图1-4的比较器106-406，图1-4的校准FSM 108-408，图2和图3的可编程缓冲器202-302，图3的预加强驱动器350，图3的发射机352，图3的传输门348，图3的电平转换器340、342、346，图4的可编程延迟元件402，图4的AND数字逻辑门403，图7的校准有限状态机和可编程电路772、792，或其任何组合。例如，物理设备信息802可包括经由耦合至研究计算机806的用户接口804输入的物理参数、材料特性、以及结构信息。研究计算机806包括耦合至计算机可读介质(诸如存储器810)的处理器808，诸如一个或多个处理核。存储器810可存储计算机可读指令，其可被执行以使处理器808将物理设备信息802转换成遵循文件格式并生成库文件812。
在一特定实施例中，库文件812包括至少一个包括经转换的设计信息的数据文件。例如，库文件812可包括半导体设备的库，该半导体设备包括图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合。例如，半导体设备可包括被提供以与电子设计自动化(EDA)工具820联用的图1的可编程电路102，图1-4的低通滤波器104-404，图1-4的比较器106-406，图1-4的校准FSM 108-408，图2和图3的可编程缓冲器202-302，图3的预加强驱动器350，图3的发射机352，图3的传输门348，图3的电平转换器340、342、346，图4的可编程延迟元件402，图4的AND数字逻辑门403，图7的校准有限状态机和可编程电路772、792，或其任何组合。
库文件812可在设计计算机814处与EDA工具820协同使用，设计计算机814包括耦合至存储器818的处理器816，诸如一个或多个处理核。EDA工具820可被存储为存储器818处的处理器可执行指令，以使得设计计算机814的用户能设计库文件812的包括图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合的设备。例如，设计计算机814的用户可经由耦合至设计计算机814的用户接口824来输入电路设计信息822。电路设计信息822可包括表示半导体设备的至少一个物理性质的设计信息，该半导体设备包括图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合。为了解说，电路设计性质可包括特定电路以及与电路设计中其他元件的关系的标识、定位信息、特征尺寸信息、互连信息、或表示半导体设备的物理性质的其他信息。
设计计算机814可被配置成转换设计信息(包括电路设计信息822)以遵循文件格式。为了解说，该文件格式化可包括以分层格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。设计计算机814可被配置成生成包括经转换的设计信息的数据文件，诸如包括描述设备的信息的GDSII文件826，该设备包括图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合。为了解说，数据文件可包括与片上系统(SOC)相对应的信息，该SOC包括图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合，并且在该SOC内还包括附加电子电路和组件。
GDSII文件826可在制造过程828处被接收以根据GDSII文件826中的经转换信息来制造半导体设备，该半导体设备包括图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合。例如，设备制造过程可包括将GDSII文件826提供给掩模制造商830以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其被解说为代表性掩模832。掩模832可在制造过程期间被用于生成一个或多个晶片834，晶片834可被测试并被分成管芯，诸如代表性管芯836。管芯836包括电路，该电路包括图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合。
管芯836可被提供给封装过程838，其中管芯836被纳入到代表性封装840中。例如，封装840可包括单个管芯836或多个管芯，诸如系统级封装(SiP)安排。封装840可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。
关于封装840的信息可诸如经由存储在计算机846处的组件库被分发给各产品设计者。计算机846可包括耦合至存储器850的处理器848，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器850处以处理经由用户接口844从计算机846的用户接收的PCB设计信息842。PCB设计信息842可包括经封装半导体设备在电路板上的物理定位信息，与封装840相对应的经封装半导体设备包括包含图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合的设备。
计算机846可被配置成转换PCB设计信息842以生成数据文件，诸如具有包括经封装半导体设备在电路板上的物理定位信息、以及电连接(诸如迹线和通孔)的布局的数据的GERBER文件852，其中经封装半导体设备对应于包括图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合的封装840。在其他实施例中，由经转换的PCB设计信息生成的数据文件可具有GERBER格式以外的格式。
GERBER文件852可在板组装过程854处被接收并且被用于创建PCB，诸如根据GERBER文件852内存储的设计信息来制造的代表性PCB 856。例如，GERBER文件852可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 856可填充有电子组件(包括封装840)以形成代表性印刷电路组装件(PCA)858。
PCA 858可在产品制造过程860处被接收，并被集成到一个或多个电子设备中，诸如第一代表性电子设备862和第二代表性电子设备864。作为解说的非限定性示例，第一代表性电子设备862、第二代表性电子设备864或这两者可选自包括以下各项的组：其中集成了图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合的机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。作为另一解说的非限定性示例，电子设备862和864中的一者或多者可以是远程单元(诸如移动电话、手持式个人通信系统(PCS)单元)、便携式数据单元(诸如个人数据助理、启用全球定位系统(GPS)的设备、导航设备)、固定位置数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或者其任何组合。除了根据本公开的教导的远程单元以外，本公开的实施例可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。
一设备包括图1的系统100、图2的电路200、图3的系统300、图4的电路400、或其任何组合。例如，该设备可包括图1的可编程电路102，图1-4的低通滤波器104-404，图1-4的比较器106-406，图1-4的校准FSM 108-408，图2和图3的可编程缓冲器202-302，图3的预加强驱动器350，图3的发射机352，图3的传输门348，图3的电平转换器340、342、346，图4的可编程延迟元件402，图4的AND数字逻辑门403，图7的校准有限状态机和可编程电路772、792，或其任何组合，该设备可被制造、处理、并纳入到电子设备中，如解说性过程800中所描述的。关于图1-7所公开的实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件812、GDSII文件826、以及GERBER文件852内，以及被存储在研究计算机806的存储器810、设计计算机814的存储器819、计算机846的存储器850、在各个阶段(诸如在板组装过程854处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例中，诸如掩模832、管芯836、封装840、PCA 858、其他产品，诸如原型电路或设备(未示出)、或其任何组合。尽管描绘了从物理设备设计到最终产品的各个代表性生产阶段，然而在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，过程800可由单个实体或由执行过程800的各个阶段的一个或多个实体来执行。
技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。
结合本文所公开的实施例描述的方法或算法的各个步骤可直接用硬件、由处理器执行的软件模块或两者的组合来实现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。示例性的存储介质被耦合到处理器以使得该处理器能从/向该存储介质读和写信息。替换地，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。
提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。

Claims (40)

1.一种方法，包括：
在可编程缓冲器处接收输入时钟信号；
对来自所述可编程缓冲器的输出信号进行滤波以生成具有一电压电平的经滤波信号，所述电压电平指示所述输出信号的占空比；
将所述电压电平与参考电压作比较；以及
修改所述可编程缓冲器的至少一个工作参数以调整所述输出信号的占空比。
2.如权利要求1所述的方法，其特征在于，所述可编程缓冲器被配置成基于所述输入时钟信号的数字电压电平并基于所述至少一个工作参数来选择性地对节点进行充电和放电，其中所述输出信号的占空比响应于所述节点的充电速率和放电速率。
3.如权利要求2所述的方法，其特征在于，对所述节点进行充电包括基于所述至少一个工作参数来选择性地激活至少一个p型金属氧化物半导体(PMOS)晶体管。
4.如权利要求2所述的方法，其特征在于，对所述节点进行放电包括基于所述至少一个工作参数来选择性地激活至少一个n型金属氧化物半导体(NMOS)晶体管。
5.如权利要求1所述的方法，其特征在于，所述输出信号是输出时钟信号。
6.如权利要求1所述的方法，其特征在于，响应于修改所述至少一个工作参数，所述输出信号具有50％的占空比。
7.如权利要求6所述的方法，其特征在于，所述输入时钟信号的占空比不是50％。
8.如权利要求1所述的方法，其特征在于，所述参考电压对应于指示50％占空比的直流(DC)电压电平。
9.如权利要求8所述的方法，其特征在于，所述经滤波信号的电压电平对应于所述输出信号的DC电压电平。
10.如权利要求1所述的方法，其特征在于，修改所述至少一个工作参数是在集成到电子设备中的处理器处执行的。
11.一种装置，包括：
可编程缓冲器，其配置成基于接收到的输入时钟信号来生成输出信号，其中所述输出信号的占空比基于所述可编程缓冲器的至少一个工作参数被调整。
12.如权利要求11所述的装置，其特征在于，进一步包括校准机，其配置成修改所述可编程缓冲器的所述至少一个工作参数。
13.如权利要求11所述的装置，其特征在于，进一步包括低通滤波器电路，其配置成通过对所述输出信号进行滤波来生成经滤波信号，其中所述经滤波信号具有指示所述输出信号的占空比的电压电平。
14.如权利要求11所述的装置，其特征在于，所述可编程缓冲器被配置成经由基于所述输入时钟信号的数字电压电平并基于所述至少一个工作参数来选择性地对节点进行充电和放电而调整所述输出信号的占空比。
15.如权利要求11所述的装置，其特征在于，所述装置被集成到至少一个半导体管芯中。
16.如权利要求10所述的装置，其特征在于，进一步包括其中集成了所述可编程缓冲器的设备，所述设备选自包括以下各项的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。
17.一种设备，包括：
用于生成输出信号并调整所述输出信号的占空比的装置；
用于对所述输出信号进行滤波以生成具有一电压电平的经滤波信号的装置，所述电压电平指示所述输出信号的占空比；
用于将所述电压电平与参考电压作比较的装置；以及
用于修改所述用于生成的装置的至少一个工作参数以调整所述输出信号的占空比的装置。
18.如权利要求17所述的设备，其特征在于，所述用于生成的装置包括可编程缓冲器。
19.如权利要求17所述的设备，其特征在于，所述设备被集成到至少一个半导体管芯中。
20.如权利要求17所述的设备，其特征在于，进一步包括其中集成了所述用于生成的装置、所述用于滤波的装置、所述用于比较的装置、和所述用于修改的装置的设备，所述设备选自包括以下各项的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。
21.一种包括指令的非瞬态计算机可读介质，所述指令在由处理器执行时使所述处理器：
修改可编程缓冲器的至少一个工作参数，其中所述可编程缓冲器被配置成基于所述至少一个工作参数来调整输出信号的占空比。
22.如权利要求21所述的非瞬态计算机可读介质，其特征在于，所述可编程缓冲器被配置成基于输入时钟信号的数字电压电平并基于所述至少一个工作参数来选择性地对节点进行充电和放电，其中所述输出信号的占空比响应于所述节点的充电速率和放电速率。
23.如权利要求21所述的非瞬态计算机可读介质，其特征在于，所述指令能由集成到设备中的处理器执行，所述设备选自包括以下各项的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。
24.一种方法，包括：
接收输入时钟信号；
在可编程延迟元件处生成经延迟时钟信号；
基于所述输入时钟信号和所述经延迟时钟信号来生成交叠信号；
对所述交叠信号进行滤波以生成具有一电压电平的经滤波信号；
将所述电压电平与参考电压作比较以生成控制信号；以及
响应于所述控制信号来调整所述可编程延迟元件的延迟。
25.如权利要求24所述的方法，其特征在于，生成所述控制信号是在集成到电子设备中的处理器处执行的。
26.一种设备，包括：
用于响应于接收到输入时钟信号而生成经延迟时钟信号的装置；
用于基于所述输入时钟信号和所述经延迟时钟信号来生成交叠信号的装置；
用于对所述交叠信号进行滤波以生成具有一电压电平的经滤波信号的装置；
用于将所述电压电平与参考电压作比较以生成控制信号的装置；以及
用于响应于所述控制信号来调整所述用于生成的装置的延迟的装置。
27.如权利要求26所述的设备，其特征在于，所述设备被集成到至少一个半导体管芯中。
28.如权利要求26所述的设备，其特征在于，进一步包括其中集成了所述用于生成经延迟时钟信号的装置、所述用于生成交叠信号的装置、所述用于滤波的装置、所述用于比较的装置、和所述用于调整的装置的设备，所述设备选自包括以下各项的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。
29.一种装置，包括：
可编程延迟元件，其配置成响应于接收到输入时钟信号而生成经延迟时钟信号，其中所述经延迟时钟信号的延迟能基于控制信号来调整。
30.如权利要求29所述的装置，其特征在于，进一步包括被配置成生成所述控制信号的校准有限状态机。
31.如权利要求29所述的装置，其特征在于，所述装置被集成到至少一个半导体管芯中。
32.如权利要求29所述的装置，其特征在于，进一步包括其中集成了所述可编程延迟元件的设备，所述设备选自包括以下各项的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。
33.一种包括指令的非瞬态计算机可读介质，所述指令在由处理器执行时使所述处理器：
生成控制信号；以及
将所述控制信号提供给可编程延迟元件，其中所述可编程延迟元件被配置成基于所述控制信号来调整经延迟时钟信号的延迟。
34.如权利要求33所述的非瞬态计算机可读介质，其特征在于，所述经延迟时钟信号是由所述可编程延迟元件响应于接收到所述控制信号和输入时钟信号而生成的。
35.如权利要求33所述的非瞬态计算机可读介质，其特征在于，所述指令能由集成到设备中的处理器执行，所述设备选自包括以下各项的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机。
36.一种方法，包括：
用于在可编程缓冲器处接收输入时钟信号的步骤；
用于对来自所述可编程缓冲器的输出信号进行滤波以生成具有一电压电平的经滤波信号的步骤，所述电压电平指示所述输出信号的占空比；
用于将所述电压电平与参考电压作比较的步骤；以及
用于修改所述可编程缓冲器的至少一个工作参数以调整所述输出信号的占空比的步骤。
37.如权利要求36所述的方法，其特征在于，所述用于修改的步骤是在集成到电子设备中的处理器处执行的。
38.一种方法，包括：
接收表示半导体设备的至少一个物理性质的设计信息，所述半导体设备包括：
可编程缓冲器，其配置成基于接收到的输入时钟信号来生成输出信号，其中所述输出信号的占空比基于所述可编程缓冲器的至少一个工作参数被调整；
转换所述设计信息以遵循文件格式；以及
生成包括经转换的设计信息的数据文件。
39.如权利要求38所述的方法，其特征在于，所述数据文件包括GDSII格式。
40.如权利要求38所述的方法，其特征在于，所述数据文件包括GERBER格式。
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