KR102407546B1

KR102407546B1 - 스큐 검출 회로 및 이를 이용한 입력 회로

Info

Publication number: KR102407546B1
Application number: KR1020170165120A
Authority: KR
Inventors: 장연수
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2017-12-04
Filing date: 2017-12-04
Publication date: 2022-06-13
Also published as: US10581419B2; US10361691B2; US20190173459A1; KR20190065695A; US20190296725A1

Abstract

본 기술은 제 1 바이어스 및 제 2 바이어스를 생성하도록 구성된 바이어스 회로; 제 3 바이어스 및 제 4 바이어스를 생성하도록 구성된 기준전압 회로; 및 상기 제 1 내지 제 4 바이어스에 응답하여 복수의 스큐 검출신호를 생성하도록 구성된 검출회로를 포함할 수 있다.

Description

스큐 검출 회로 및 이를 이용한 입력 회로{SKEW DETECTION CIRCUIT AND INPUT CIRCUIT USING THE SAME}

본 발명은 반도체 회로에 관한 것으로서, 특히 스큐 검출 회로 및 이를 이용한 입력 회로에 관한 것이다.

반도체 장치는 외부에서 제공되는 신호를 입력 받거나, 출력하기 위한 다수의 버퍼를 포함할 수 있다.

버퍼는 PVT(Process, Voltage, Temperature) 변동에 민감하여 스큐 예를 들어, 듀티 싸이클 변동이 발생할 수 있으며, 듀티 싸이클이 변함에 따라 버퍼의 동작 성능 저하를 초래할 수 있다.

본 발명의 실시예는 듀티 싸이클 변동을 줄일 수 있는 스큐 검출 회로 및 이를 이용한 입력 회로를 제공한다.

본 발명의 실시예는 제 1 바이어스 및 제 2 바이어스를 생성하도록 구성된 바이어스 회로; 제 3 바이어스 및 제 4 바이어스를 생성하도록 구성된 기준전압 회로; 및 상기 제 1 내지 제 4 바이어스에 응답하여 복수의 스큐 검출신호를 생성하도록 구성된 검출회로를 포함할 수 있다.

본 발명의 실시예는 반도체 장치를 구성하는 기본 로직 소자를 포화(Saturation) 영역과 서브 쓰레숄드(Subthreshold) 영역에서 각각 동작시킴으로써, 상기 기본 로직 소자의 공정, 동작전압 또는 온도변화에 따른 특성 변화를 검출하여 복수의 스큐 검출신호를 생성하도록 구성된 스큐 검출회로; 상기 복수의 스큐 검출신호를 조합하여 소스 제어신호 및 싱크 제어신호를 생성하도록 구성된 연산회로; 및 상기 소스 제어신호에 응답하여 소스 전류량을 가변시키고, 상기 싱크 제어신호에 응답하여 싱크 전류량을 가변시키도록 구성된 버퍼를 포함할 수 있다.

본 기술은 PVT 변동에 대응하여 입력 회로의 듀티 싸이클 변동을 줄일 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치의 입력 회로(100)의 구성을 나타낸 도면,
도 2는 도 1의 스큐 검출회로(200)의 구성을 나타낸 도면,
도 3은 도 2의 바이어스 회로(210)의 구성을 나타낸 도면,
도 4는 도 2의 기준전압 회로(220)의 구성을 나타낸 도면,
도 5는 도 2의 제 1 검출회로(230)의 구성을 나타낸 도면,
도 6은 도 2의 제 2 검출회로(240)의 구성을 나타낸 도면,
도 7은 도 1의 연산회로(300)의 구성을 나타낸 도면,
도 8은 도 7의 연산회로(300)의 동작을 설명하기 위한 진리표,
도 9는 도 1의 버퍼(400)의 구성 예를 나타낸 도면이고,
도 10은 도 1의 버퍼(400)의 다른 구성 예를 나타낸 도면이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.

도 1은 본 발명의 실시예에 따른 반도체 장치의 입력 회로(100)의 구성을 나타낸 도면이다.

도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치의 입력 회로(100)는 스큐 검출회로(200), 연산회로(300) 및 버퍼(400)를 포함할 수 있다.

스큐 검출회로(200)는 반도체 장치를 구성하는 기본 로직 소자인 PMOS 트랜지스터와 NMOS 트랜지스터의 스큐(Skew) 특성 예를 들어, 공정, 동작전압 또는 온도변화에 따른 특성 변화를 검출하여 제 1 내지 제 4 스큐 검출신호(VSEN_PMOS_NS, VSEN_PMOS_PF, VSEN_NMOS_NS, VSEN_NMOS_PF)를 생성할 수 있다.

스큐 검출회로(200)는 PMOS 트랜지스터와 NMOS 트랜지스터를 포화(Saturation) 영역과 서브 쓰레숄드(Subthreshold) 영역에서 각각 동작시킴으로써 공정, 동작전압 또는 온도변화에 따른 특성 변화를 검출하여 제 1 내지 제 4 스큐 검출신호(VSEN_PMOS_NS, VSEN_PMOS_PF, VSEN_NMOS_NS, VSEN_NMOS_PF)를 생성할 수 있다.

연산회로(300)는 제 1 내지 제 4 스큐 검출신호(VSEN_PMOS_NS, VSEN_PMOS_PF, VSEN_NMOS_NS, VSEN_NMOS_PF)를 조합하여 버퍼(400)의 소스 전류량을 가변시키기 위한 소스 제어신호(ISOURCE_EN) 및 버퍼(400)의 싱크 전류량을 가변시키기 위한 싱크 제어신호(ISINK_EN)를 생성할 수 있다.

버퍼(400)는 소스 제어신호(ISOURCE_EN)에 응답하여 소스 전류량을 가변시키고, 싱크 제어신호(ISINK_EN)에 응답하여 싱크 전류량을 가변시킴으로써 공정 변화에 따른 듀티 싸이클 변화를 보상할 수 있다.

도 2는 도 1의 스큐 검출회로(200)의 구성을 나타낸 도면이다.

도 2를 참조하면, 스큐 검출회로(200)는 바이어스 회로(210), 기준전압 회로(220), 제 1 검출회로(230) 및 제 2 검출회로(240)를 포함할 수 있다.

바이어스 회로(210)는 NMOS 트랜지스터가 포화 영역에서 동작하도록 하는 제 1 바이어스(NBIAS), 그리고 PMOS 트랜지스터가 포화 영역에서 동작하도록 하는 제 2 바이어스(PBIAS)를 생성할 수 있다.

기준전압 회로(220)는 NMOS 트랜지스터가 서브 쓰레숄드 영역에서 동작하도록 하는 제 3 바이어스(VBIAS_N), 그리고 PMOS 트랜지스터가 서브 쓰레숄드 영역에서 동작하도록 하는 제 4 바이어스(VBIAS_P)를 생성할 수 있다.

제 1 검출회로(230)는 PVT 변화에 따라 PMOS 트랜지스터의 동작점의 변화를 감지할 수 있다.

제 1 검출회로(230)는 제 1 바이어스(NBIAS) 및 제 4 바이어스(VBIAS_P)에 응답하여 제 1 스큐 검출신호(VSEN_PMOS_NS) 및 제 2 스큐 검출신호(VSEN_PMOS_PF)를 생성할 수 있다.

제 2 검출회로(240)는 PVT 변화에 따라 NMOS 트랜지스터의 동작점의 변화를 감지할 수 있다.

제 2 검출회로(240)는 제 2 바이어스(PBIAS) 및 제 3 바이어스(VBIAS_N)에 응답하여 제 3 스큐 검출신호(VSEN_NMOS_NS) 및 제 4 스큐 검출신호(VSEN_NMOS_PF)를 생성할 수 있다.

도 3은 도 2의 바이어스 회로(210)의 구성을 나타낸 도면이다.

도 3을 참조하면, 바이어스 회로(210)는 Widlar bias 회로로 구성 가능하며, 인에이블 신호 쌍(EN/ENB)에 따라 제 1 바이어스(NBIAS) 및 제 2 바이어스(PBIAS)를 생성할 수 있다.

도 4는 도 2의 기준전압 회로(220)의 구성을 나타낸 도면이다.

도 4를 참조하면, 기준전압 회로(220)는 제 1 분배저항(221) 및 제 2 분배저항(222)을 포함할 수 있다.

제 1 분배저항(221) 및 제 2 분배저항(222)은 트랜지스터들로 구성될 수 있다.

제 1 분배저항(221) 전원전압을 제 1 분배 비로 분배하여 제 3 바이어스(VBIAS_N)를 생성할 수 있다.

제 2 분배저항(222)은 전원전압을 제 2 분배 비로 분배하여 제 4 바이어스(VBIAS_P)를 생성할 수 있다.

도 5는 도 2의 제 1 검출회로(230)의 구성을 나타낸 도면이다.

도 5를 참조하면, 제 1 검출회로(230)는 제 1 내지 제 4 트랜지스터(231 - 234) 및 제 1 내지 제 3 인버터(235 - 237)를 포함할 수 있다.

제 1 트랜지스터(231)는 PMOS 트랜지스터로서 소오스가 전원단과 연결된다.

제 2 트랜지스터(232)는 NMOS 트랜지스터로서 소오스가 접지단과 연결되고, 드레인이 제 1 트랜지스터(231)의 드레인과 연결된다.

제 3 트랜지스터(233)는 PMOS 트랜지스터로서 소오스가 전원단과 연결된다.

제 4 트랜지스터(234)는 NMOS 트랜지스터로서 소오스가 접지단과 연결되고, 드레인이 제 3 트랜지스터(233)의 드레인과 연결된다.

제 1 및 제 3 트랜지스터(231, 233)는 게이트에 제 4 바이어스(VBIAS_P)를 공통 입력 받는다.

제 2 및 제 4 트랜지스터(232, 234)는 게이트에 제 1 바이어스(NBIAS)를 공통 입력 받는다.

제 1 트랜지스터(231)와 제 2 트랜지스터(232)가 연결된 노드에서 제 1 예비 스큐 검출신호(N10PS)가 출력된다.

제 3 트랜지스터(233)와 제 4 트랜지스터(234)가 연결된 노드에서 제 2 예비 스큐 검출신호(P95PF)가 출력된다.

제 1 및 제 3 트랜지스터(231, 233)는 제 4 바이어스(VBIAS_P)에 따라 서브 쓰레숄드 영역에서 동작하고, 제 2 및 제 4 트랜지스터(232, 234)는 제 1 바이어스(NBIAS)에 따라 포화 영역에서 동작한다. 따라서 서브 쓰레숄드 영역에서 동작하는 PMOS 트랜지스터 즉, 제 1 및 제 3 트랜지스터(231, 233)의 동작점의 변화가 제 1 예비 스큐 검출신호(N10PS) 및 제 2 예비 스큐 검출신호(P95PF)로서 출력된다.

제 1 인버터(235)는 제 1 예비 스큐 검출신호(N10PS)를 CMOS 레벨로 변환하여 제 1 스큐 검출신호(VSEN_PMOS_NS)로서 출력한다.

제 2 및 제 3 인버터(236, 237)는 제 2 예비 스큐 검출신호(P95PF)를 CMOS 레벨로 변환하여 제 2 스큐 검출신호(VSEN_PMOS_PF)로서 출력한다.

도 6은 도 2의 제 2 검출회로(240)의 구성을 나타낸 도면이다.

도 6을 참조하면, 제 2 검출회로(240)는 제 1 내지 제 4 트랜지스터(241 - 244) 및 제 1 내지 제 3 인버터(245 - 247)를 포함할 수 있다.

제 1 트랜지스터(241)는 PMOS 트랜지스터로서 소오스가 전원단과 연결된다.

제 2 트랜지스터(242)는 NMOS 트랜지스터로서 소오스가 접지단과 연결되고, 드레인이 제 1 트랜지스터(241)의 드레인과 연결된다.

제 3 트랜지스터(243)는 PMOS 트랜지스터로서 소오스가 전원단과 연결된다.

제 4 트랜지스터(244)는 NMOS 트랜지스터로서 소오스가 접지단과 연결되고, 드레인이 제 3 트랜지스터(243)의 드레인과 연결된다.

제 1 및 제 3 트랜지스터(241, 243)는 게이트에 제 2 바이어스(PBIAS)를 공통 입력 받는다.

제 2 및 제 4 트랜지스터(242, 244)는 게이트에 제 3 바이어스(VBIAS_N)를 공통 입력 받는다.

제 1 트랜지스터(241)와 제 2 트랜지스터(242)가 연결된 노드에서 제 3 예비 스큐 검출신호(N10S)가 출력된다.

제 3 트랜지스터(243)와 제 4 트랜지스터(244)가 연결된 노드에서 제 4 예비 스큐 검출신호(P95F)가 출력된다.

제 1 및 제 3 트랜지스터(241, 243)는 제 2 바이어스(PBIAS)에 따라 포화 영역에서 동작하고, 제 2 및 제 4 트랜지스터(242, 244)는 제 3 바이어스(VBIAS_N)에 따라 서브 쓰레숄드 영역에서 동작한다. 따라서 서브 쓰레숄드 영역에서 동작하는 NMOS 트랜지스터들 즉, 제 2 및 제 4 트랜지스터(242, 244)의 동작점의 변화가 제 3 예비 스큐 검출신호(N10S) 및 제 4 예비 스큐 검출신호(P95F)로서 출력된다.

제 1 인버터(245)는 제 3 예비 스큐 검출신호(N10S)를 CMOS 레벨로 변환하여 제 3 스큐 검출신호(VSEN_NMOS_NS)로서 출력한다.

제 2 및 제 3 인버터(246, 247)는 제 4 예비 스큐 검출신호(P95F)를 CMOS 레벨로 변환하여 제 4 스큐 검출신호(VSEN_NMOS_PF)로서 출력한다.

도 7은 도 1의 연산회로(300)의 구성을 나타낸 도면이고, 도 8은 도 7의 연산회로(300)의 동작을 설명하기 위한 진리표이다.

도 7의 연산회로(300)는 도 8의 진리표를 기준으로 설계될 수 있다.

외부 환경 및 공정 변화를 시뮬레이션으로 검증하기 위해서 'FF, FT, FS, TF, TT, TS, SF, ST, SS'와 같은 단계적인 조건이 사용되며, 'TT'를 기준으로 각 조건 간에 일정 스큐 차이를 가진다. 여기서, 'F'는 빠른 상태(fast condition), 'T'는 일반적인 상태(typical condition), 'S'는 느린 상태(slow condition)를 각각 의미한다. 'FF'가 가장 빠른 상태이며, 'SS'가 가장 느린 상태이다.

본 발명의 실시예는 도 8의 진리표와 같이, 특정 온도 조건 예를 들어, -10℃에서 'SX'(이때, X는 F 또는 T) 그리고 95℃에서 'YF' (이때, Y는 S 또는 T)인 경우 싱크 제어신호(ISINK_EN) 및 소스 제어신호(ISOURCE_EN)를 활성화시키고, -10℃에서 'XS' 그리고 95℃에서'FY'인 경우 싱크 제어신호(ISINK_EN) 및 소스 제어신호(ISOURCE_EN)를 비 활성화시키도록 구성한 예를 든 것이다.

싱크 제어신호(ISINK_EN) 및 소스 제어신호(ISOURCE_EN)는 각각 하이 레벨로 활성화될 수 있고, 소스 제어신호(ISOURCE_EN)가 하이 레벨인 경우 부 소스 제어신호(ISOURCE_ENB)는 로우 레벨이다.

로우 레벨의 부 소스 제어신호(ISOURCE_ENB)와 하이 레벨의 싱크 제어신호(ISINK_EN)에 따라 버퍼(400)의 소스 커런트 및 싱크 커런트를 증가시켜 듀티 싸이클 변화를 보상할 수 있다.

연산회로(300)는 제 1 로직 회로(310) 및 제 2 로직 회로(320)를 포함할 수 있다.

제 1 로직회로(310)는 제 1 내지 제 4 스큐 검출신호(VSEN_PMOS_NS, VSEN_PMOS_PF, VSEN_NMOS_NS, VSEN_NMOS_PF)를 제 1 조합하여 소스 제어신호(ISOURCE_EN)를 생성할 수 있다.

제 1 로직회로(310)는 제 1 내지 제 7 로직 게이트들(311 - 317)을 포함할 수 있다.

제 1 및 제 2 로직 게이트(311, 312)는 제 4 스큐 검출신호(VSEN_NMOS_PF)와 제 1 스큐 검출신호(VSEN_PMOS_NS)를 논리합하여 출력할 수 있다.

제 3 로직 게이트(313)는 제 3 스큐 검출신호(VSEN_NMOS_NS)와 제 1 스큐 검출신호(VSEN_PMOS_NS)를 부정 논리곱하여 출력할 수 있다.

제 4 로직 게이트(314)는 제 4 스큐 검출신호(VSEN_NMOS_PF)와 제 2 스큐 검출신호(VSEN_PMOS_PF)를 부정 논리곱하여 출력할 수 있다.

제 5 및 제 6 로직 게이트(315, 316)는 제 2 내지 제 4 로직 게이트(312 - 314)의 출력을 논리곱하여 소스 제어신호(ISOURCE_EN)로서 출력할 수 있다.

제 7 로직 게이트(317)는 제 6 로직 게이트(316)의 출력을 반전시켜 부 소스 제어신호(ISOURCE_ENB)로서 출력할 수 있다.

제 2 로직회로(320)는 제 1 내지 제 4 스큐 검출신호(VSEN_PMOS_NS, VSEN_PMOS_PF, VSEN_NMOS_NS, VSEN_NMOS_PF)를 제 2 조합하여 싱크 제어신호(ISINK_EN)를 생성할 수 있다.

제 2 로직회로(320)는 제 1 내지 제 7 로직 게이트들(321 - 327)을 포함할 수 있다.

제 1 및 제 2 로직 게이트(321, 322)는 제 3 스큐 검출신호(VSEN_NMOS_NS)와 제 2 스큐 검출신호(VSEN_PMOS_PF)를 논리합하여 출력할 수 있다.

제 3 로직 게이트(323)는 제 3 스큐 검출신호(VSEN_NMOS_NS)와 제 1 스큐 검출신호(VSEN_PMOS_NS)를 부정 논리곱하여 출력할 수 있다.

제 4 로직 게이트(324)는 제 4 스큐 검출신호(VSEN_NMOS_PF)와 제 2 스큐 검출신호(VSEN_PMOS_PF)를 부정 논리곱하여 출력할 수 있다.

제 5 및 제 6 로직 게이트(325, 326)는 제 2 내지 제 4 로직 게이트(322 - 324)의 출력을 논리곱하여 싱크 제어신호(ISINK_EN)로서 출력할 수 있다.

제 7 로직 게이트(327)는 제 6 로직 게이트(326)의 출력을 반전시켜 부 싱크 제어신호(ISINK_ENB)로서 출력할 수 있다.

도 9는 도 1의 버퍼(400)의 구성 예를 나타낸 도면이다.

도 9를 참조하면, 버퍼(400)는 증폭 회로(410)에 제 1 및 제 2 소스 커런트 트랜지스터(421, 422)와 싱크 커런트 트랜지스터(423)를 추가하여 구성될 수 있다.

증폭 회로(410)는 인에이블 신호(EN)에 따라 활성화되며, 기준전압(VREF)에 따라 입력신호(IN)를 증폭하여 출력신호(OUT)를 생성할 수 있다.

제 1 및 제 2 소스 커런트 트랜지스터(421, 422)는 증폭 회로(410)에 추가적인 커런트 소스(Current Source)를 제공하며, 부 소스 제어신호(ISOURCE_ENB)에 따라 증폭 회로(410)의 소스 커런트를 증가시킬 수 있다.

소스 제어신호(ISOURCE_EN)가 하이 레벨로 활성화된 경우, 부 소스 제어신호(ISOURCE_ENB)는 로우 레벨이다.

제 1 및 제 2 소스 커런트 트랜지스터(421, 422)는 부 소스 제어신호(ISOURCE_ENB)가 로우 레벨이면, 증폭 회로(410)의 소스 커런트를 증가시킬 수 있다.

싱크 커런트 트랜지스터(423)는 증폭 회로(410)에 추가적인 커런트 싱크(Current Sink)를 제공하며, 싱크 제어신호(ISINK_EN)에 따라 증폭 회로(410)의 싱크 커런트를 증가시킬 수 있다.

도 10은 도 1의 버퍼(400)의 다른 구성 예를 나타낸 도면이다.

도 10을 참조하면, 버퍼(400)는 증폭 회로(510)에 제 1 및 제 2 소스 커런트 트랜지스터(521, 522)와 제 1 및 제 2 싱크 커런트 트랜지스터(523, 524)를 추가하여 구성될 수 있다.

증폭 회로(510)는 Rail to Rail 구조로서, 인에이블 신호(EN)에 따라 활성화되며, 기준전압(VREF)에 따라 입력신호(IN)를 증폭하여 출력신호(OUT)를 생성할 수 있다.

Rail to Rail 구조는 출력신호(OUT)가 전원전압의 전 영역에 걸쳐 풀 스윙(Full swing)하도록 설계된 구조이다.

제 1 및 제 2 소스 커런트 트랜지스터(521, 522)는 증폭 회로(510)에 추가적인 커런트 소스들을 제공하며, 부 소스 제어신호(ISOURCE_ENB)에 따라 증폭 회로(510)의 소스 커런트를 증가시킬 수 있다.

제 1 및 제 2 소스 커런트 트랜지스터(521, 522)는 부 소스 제어신호(ISOURCE_ENB)가 로우 레벨이면, 증폭 회로(510)의 소스 커런트를 증가시킬 수 있다.

제 1 및 제 2 싱크 커런트 트랜지스터(523, 524)는 증폭 회로(510)에 추가적인 커런트 싱크들을 제공하며, 싱크 제어신호(ISINK_EN)에 따라 증폭 회로(510)의 싱크 커런트를 증가시킬 수 있다.

상술한 버퍼(400)는 도 8의 진리표와 같이, 스큐 검출회로(200) 및 연산회로(300)를 통해 공정, 동작전압 또는 온도변화에 따른 특성 변화를 검출하여 생성된 소스 제어신호(ISOURCE_EN) 및 싱크 제어신호(ISINK_EN)에 따라 소스 커런트 또는 싱크 커런트를 가변시켜 스큐 즉, 듀티 싸이클 변화를 보상할 수 있다.

따라서 버퍼(400)는 공정, 동작전압 또는 온도변화에 따른 특성 변화와 무관하게 일정한 듀티 싸이클을 유지할 수 있다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

제 1 바이어스 및 제 2 바이어스를 생성하도록 구성된 바이어스 회로;
제 3 바이어스 및 제 4 바이어스를 생성하도록 구성된 기준전압 회로; 및
상기 제 1 내지 제 4 바이어스에 응답하여 복수의 스큐 검출신호를 생성하도록 구성된 검출회로를 포함하는 스큐 검출회로.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 바이어스 회로는
상기 검출회로에 포함된 NMOS 트랜지스터가 포화(Saturation) 영역에서 동작하도록 하는 상기 제 1 바이어스 및 상기 검출회로에 포함된 PMOS 트랜지스터가 포화 영역에서 동작하도록 하는 상기 제 2 바이어스를 생성하도록 구성되는 스큐 검출회로.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 기준전압 회로는
상기 검출회로에 포함된 NMOS 트랜지스터가 서브 쓰레숄드(Subthreshold) 영역에서 동작하도록 하는 제 3 바이어스 및 상기 검출회로에 포함된 PMOS 트랜지스터가 서브 쓰레숄드 영역에서 동작하도록 하는 제 4 바이어스를 생성하도록 구성되는 스큐 검출회로.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서,
상기 검출회로는
상기 제 1 바이어스 및 상기 제 4 바이어스에 응답하여 제 1 스큐 검출신호 및 제 2 스큐 검출신호를 생성하도록 구성된 제 1 검출회로, 및
상기 제 2 바이어스 및 상기 제 3 바이어스에 응답하여 제 3 스큐 검출신호 및 제 4 스큐 검출신호를 생성하도록 구성된 제 2 검출회로를 포함하는 스큐 검출회로.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서,
상기 제 1 검출회로는
전원단과 접지단 사이에 연결되어 제 1 예비 스큐 검출신호를 출력하는 제 1 및 제 2 트랜지스터,
전원단과 접지단 사이에 연결되어 제 2 예비 스큐 검출신호를 출력하는 제 3 및 제 4 트랜지스터, 및
상기 제 1 예비 스큐 검출신호 및 상기 제 2 예비 스큐 검출신호를 입력받아 상기 제 1 스큐 검출신호 및 상기 제 2 스큐 검출신호로서 출력하도록 구성된 복수의 인버터를 포함하며,
상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 상기 제 4 바이어스에 의해 제어되고, 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 1 바이어스에 의해 제어되는 스큐 검출회로.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서,
상기 제 2 검출회로는
전원단과 접지단 사이에 연결되어 제 3 예비 스큐 검출신호를 출력하는 제 1 및 제 2 트랜지스터,
전원단과 접지단 사이에 연결되어 제 4 예비 스큐 검출신호를 출력하는 제 3 및 제 4 트랜지스터, 및
상기 제 3 예비 스큐 검출신호 및 상기 제 4 예비 스큐 검출신호를 입력받아 상기 제 3 스큐 검출신호 및 상기 제 4 스큐 검출신호로서 출력하도록 구성된 복수의 인버터를 포함하며,
상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 상기 제 2 바이어스에 의해 제어되고, 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 3 바이어스에 의해 제어되는 스큐 검출회로.
반도체 장치를 구성하는 기본 로직 소자를 포화(Saturation) 영역과 서브 쓰레숄드(Subthreshold) 영역에서 각각 동작시킴으로써, 상기 기본 로직 소자의 공정, 동작전압 또는 온도변화에 따른 특성 변화를 검출하여 복수의 스큐 검출신호를 생성하도록 구성된 스큐 검출회로;
상기 복수의 스큐 검출신호를 조합하여 소스 제어신호 및 싱크 제어신호를 생성하도록 구성된 연산회로; 및
상기 소스 제어신호에 응답하여 소스 전류량을 가변시키고, 상기 싱크 제어신호에 응답하여 싱크 전류량을 가변시키도록 구성된 버퍼를 포함하는 입력 회로.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 연산회로는
상기 복수의 스큐 검출신호를 제 1 조합하여 상기 소스 제어신호를 생성하도록 구성된 제 1 로직회로, 및
상기 복수의 스큐 검출신호를 제 2 조합하여 상기 싱크 제어신호를 생성하도록 구성된 제 2 로직회로를 포함하는 입력 회로.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 버퍼는
기준전압에 따라 입력신호를 증폭하여 출력신호를 생성하도록 구성된 증폭 회로,
상기 소스 제어신호에 따라 상기 증폭 회로에 추가적인 커런트 소스를 제공하도록 구성된 적어도 하나의 소스 커런트 트랜지스터, 및
상기 싱크 제어신호에 따라 상기 증폭 회로에 추가적인 커런트 싱크를 제공하도록 구성된 적어도 하나의 싱크 커런트 트랜지스터를 포함하는 입력 회로.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 버퍼는
출력신호가 전원전압의 전 영역에 걸쳐 풀 스윙(Full swing)하도록 설계된 Rail to Rail 구조인 입력 회로.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서,
상기 스큐 검출회로는
제 1 내지 제 4 바이어스에 응답하여 복수의 스큐 검출신호를 생성하도록 구성된 검출회로,
상기 검출회로에 포함된 NMOS 트랜지스터가 상기 포화 영역에서 동작하도록 하는 상기 제 1 바이어스 및 상기 검출회로에 포함된 PMOS 트랜지스터가 상기 포화 영역에서 동작하도록 하는 상기 제 2 바이어스를 생성하도록 구성된 바이어스 회로, 및
상기 NMOS 트랜지스터가 상기 서브 쓰레숄드 영역에서 동작하도록 하는 상기 제 3 바이어스 및 상기 PMOS 트랜지스터가 상기 서브 쓰레숄드 영역에서 동작하도록 하는 상기 제 4 바이어스를 생성하도록 구성된 기준전압 회로를 포함하는 입력 회로.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서,
상기 검출회로는
상기 제 1 바이어스 및 상기 제 4 바이어스에 응답하여 제 1 스큐 검출신호 및 제 2 스큐 검출신호를 생성하도록 구성된 제 1 검출회로, 및
상기 제 2 바이어스 및 상기 제 3 바이어스에 응답하여 제 3 스큐 검출신호 및 제 4 스큐 검출신호를 생성하도록 구성된 제 2 검출회로를 포함하는 입력 회로.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 12 항에 있어서,
상기 제 1 검출회로는
전원단과 접지단 사이에 연결되어 제 1 예비 스큐 검출신호를 출력하는 제 1 및 제 2 트랜지스터,
전원단과 접지단 사이에 연결되어 제 2 예비 스큐 검출신호를 출력하는 제 3 및 제 4 트랜지스터, 및
상기 제 1 예비 스큐 검출신호 및 상기 제 2 예비 스큐 검출신호를 입력받아 상기 제 1 스큐 검출신호 및 상기 제 2 스큐 검출신호로서 출력하도록 구성된 복수의 인버터를 포함하며,
상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 상기 제 4 바이어스에 의해 제어되고, 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 1 바이어스에 의해 제어되는 입력 회로.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 12 항에 있어서,
상기 제 2 검출회로는
전원단과 접지단 사이에 연결되어 제 3 예비 스큐 검출신호를 출력하는 제 1 및 제 2 트랜지스터,
전원단과 접지단 사이에 연결되어 제 4 예비 스큐 검출신호를 출력하는 제 3 및 제 4 트랜지스터, 및
상기 제 3 예비 스큐 검출신호 및 상기 제 4 예비 스큐 검출신호를 입력받아 상기 제 3 스큐 검출신호 및 상기 제 4 스큐 검출신호로서 출력하도록 구성된 복수의 인버터를 포함하며,
상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 상기 제 2 바이어스에 의해 제어되고, 상기 제 2 트랜지스터 및 상기 제 4 트랜지스터는 상기 제 3 바이어스에 의해 제어되는 입력 회로.