JP4945366B2

JP4945366B2 - 信号遅延回路およびこれを用いたパルス発生回路

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Publication number: JP4945366B2
Application number: JP2007203267A
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Inventors: 恵一山本; 徳男中條
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Priority date: 2006-08-08
Filing date: 2007-08-03
Publication date: 2012-06-06
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Description

本発明は、伝送する信号の遅延時間を調整可能な信号遅延回路およびこれを用いたドライバ回路、信号伝送モジュール、信号伝送システム、パルス発生回路に関するものである。

電算機や通信機における信号伝送の高速化に伴い、伝送路である回路基板上での信号の遅延時間の増加・変動が問題になる。また、複数系統の伝送路のデータ信号を用いて演算処理を行う場合、各系統の信号をタイミングを合わせて伝送し演算しなければならない。また、信号遅延回路はＣＭＯＳインバータで構成されることが多いが、その遅延時間は、電源電圧に依存して大きく変動する。これらのために、伝送信号の遅延時間の調整手段が必要となり、従来、次のような遅延時間調整方法が提案されている。

特許文献１には、抵抗と容量からなるフィルタで信号の充放電時間を調整する方式が開示される。ここでは、遅延回路を構成するＣＭＯＳインバータの節点に、電源電圧によって実効抵抗値が変化する能動素子（ＭＯＳＦＥＴトランジスタ）と容量を直列に接続することで、電源電圧が変動しても遅延回路の遅延時間が影響されないようにするものである。

特許文献２では、遅延時間の異なる複数個の遅延素子を備え、切替手段にて遅延素子を切替える方式が開示される。そして、電源電圧に基づいて切替手段を動作させることで、電源電圧変化に対する遅延時間の変動を補償しようとするものである。

特許文献３では、電源供給経路にＭＯＳＦＥＴを挿入し、ＣＭＯＳインバータに印加される電圧変動を抑えることで遅延時間の変動を少なくしようとするものである。

特開昭６１−１０９３１２号公報特開平１０−２３３６６５号公報特開２０００−５９１８４号公報

上記特許文献１に示されるような抵抗容量型の遅延時間調整方式では、信号の高速伝送が困難となる。以下、その理由を図面で説明する。図２７は、抵抗容量型の遅延時間調整回路の原理を示す図である。遅延回路はＭｐ１とＭｎ１からなるＣＭＯＳインバータで構成し、その節点に対地容量Ｃ１を接続し、その容量値を変える（またはＯＮ，ＯＦＦする）ことで容量Ｃ１への充放電時間を変化させるものである。図２８は、図２７におけるＣＭＯＳインバータの入力電圧Ｖ１と出力電圧Ｖ２（容量Ｃ１の端子電圧）の波形を示す図である。（ａ）は入力電圧Ｖ１と出力電圧Ｖ２の関係を示す。出力電圧Ｖ２の傾きは容量Ｃ１により変化し、閾値との交差点で決まる遅延時間はＴ１からＴ２へ変化する。すなわち、充放電の時定数を変え、信号波形の傾きを緩やかにすることで遅延時間を調整する。（ｂ）は、入力信号Ｖ１としてパルス信号を入力した時の出力信号Ｖ２の波形を示す。パルス幅が短い、例えば１０Ｇｂｐｓのような高速信号で動作させる場合、遅延時間が短い場合はＶ２はパルス状で伝送されるが、遅延時間が長い場合には、Ｖ２の波形は閾値レベルに到達しない場合が生じる。その結果、パルスとして伝送すべき信号が消滅し、即ち信号伝送ができなくなるという問題が発生する。

上記特許文献２に示される遅延素子を切替える方式は、固定された複数種類の遅延時間を選択して切替えるものであるから、遅延時間を連続的に変化することができず、高精度の調整が困難となる。

上記特許文献３に示される電源電圧変動対策は、電源供給経路に対してＭＯＳＦＥＴを直列に挿入する構成であるため、そこでの電圧降下が生じる。よって、供給電源の電圧値にはある程度余裕を持たせておくことが必要である。従って、例えば１Ｖ程度の低電圧電源の元で駆動する高速通信回路等には、採用が困難となる。

本発明の目的は、上記した課題を解決し、高速信号に対し遅延時間を連続的に調整可能な回路を提供することである。また本発明の他の目的は、電源電圧が低い場合でも、遅延時間の変動を抑制できる回路を提供することである。

本発明の信号遅延回路は、第１のインバータ回路と、その出力端子に接続する第２のインバータ回路とを有してなる信号遅延回路において、第２のインバータ回路の出力端子から第２のインバータ回路の入力端子に至る帰還回路を備え、帰還回路の帰還量を制御することで第１のインバータ回路の遅延時間を調整する構成とする。

好ましくは、第１および第２のインバータ回路をＣＭＯＳトランジスタにて構成し、帰還回路をＭＯＳトランジスタで構成し、帰還回路の帰還量は、ＭＯＳトランジスタのゲート電圧を制御することで第１のインバータ回路の遅延時間を調整する。

また、帰還回路を制御する制御回路を備え、制御回路は、電源電圧の変動に応じて帰還回路の帰還量を調整し、信号遅延回路の遅延時間の変動を抑制する。

本発明の発振回路は、上記構成の信号遅延回路を複数個直列接続し、その出力を入力側に帰還させた構成とする。そして、信号遅延回路内の帰還回路の帰還量を制御することで各信号遅延回路の遅延時間を調整し、発振回路の発振周波数を制御する。

また本発明のドライバ回路は、送信のタイミングを調整するタイミング調整回路と、タイミング調整回路からの信号の遅延時間を調整する上記構成の信号遅延回路を備え、信号遅延回路内の帰還回路の帰還量を制御することで送信する信号の遅延時間を調整する。

本発明の信号伝送モジュールは、回路基板上に実装したドライバ回路から、信号伝送路を経由して回路基板上に実装したレシーバ回路へ信号を伝送するものであって、ドライバ回路は、送信する信号の遅延時間を調整する上記構成の信号遅延回路を備える。そして、信号遅延回路内の帰還回路の帰還量を制御することで信号伝送路における信号の遅延時間を調整する。

本発明の演算システムは、複数の計算機を伝送媒体を介して接続し互いにデータ信号を送受信可能なものであって、各計算機は、演算部と、記憶部と、論理部と、データ信号を送信するドライバ回路と、データ信号を受信するレシーバ回路を備える。ドライバ回路は、送信するデータ信号の遅延時間を調整する上記構成の信号遅延回路を有し、信号遅延回路内の帰還回路の帰還量を制御することで伝送媒体における信号の遅延時間を調整する。

本発明のデータ交換システムは、複数の通信機を伝送媒体を介して接続し互いにデータ信号を送受信可能なものであって、各通信機は、外部ネットワークと接続される入出力部と、記憶部と、論理部と、データ信号を送信するドライバ回路と、データ信号を受信するレシーバ回路を備える。ドライバ回路は、送信するデータ信号の遅延時間を調整する上記構成の信号遅延回路を有し、信号遅延回路内の帰還回路の帰還量を制御することで伝送媒体における信号の遅延時間を調整する。

本発明のパルス発生回路は、マスタクロックに同期してパルスを生成するパルス発生回路であって、マスタクロックの整数倍を計数してパルスを発生させるクロック計数回路と、パルスを所定時間遅延させて出力するパルス遅延回路と、クロック計数回路の発生するパルスの周期と、パルス遅延回路の遅延時間を制御するためのデータを供給するデータ演算回路と、パルス遅延回路の遅延量を記憶しておく遅延テーブルとを備え、パルス遅延回路として上記記載の信号遅延回路を用いる。

本発明によれば、高速信号に対して信号品質を劣化させずに遅延時間を連続的に調整可能となる。また、電源電圧が低い場合でも、遅延時間の変動を抑制することが可能となる。

以下、本発明による信号遅延回路およびこれを用いたドライバ回路、信号伝送モジュール、信号伝送システム、パルス発生回路の各実施形態について、図面を用いて説明する。

図１は、本発明による信号遅延回路の一実施例を示す回路構成図である。この信号遅延回路１は、第１のインバータ回路１０１と第２のインバータ回路１０２を接続し、第２のインバータ回路１０２においてその出力端子Ｖ３から入力端子Ｖ２に至る帰還経路上に可変抵抗器（Ｒｃｎｔ）１０５を設けて構成している。以下、この構成を「帰還抵抗方式」と呼ぶ。第１、第２のインバータ回路１０１，１０２は、ｐ−ＭＯＳトランジスタ（Ｍｐ１，Ｍｐ２）とｎ−ＭＯＳトランジスタ（Ｍｎ１，Ｍｎ２）を相補的に接続したＣＭＯＳインバータ構造となっている。ＶＤＤには電源電圧を供給し、Ｖ１は入力信号端子、Ｖ３は出力信号端子である。

図２は、本実施例の帰還抵抗方式による遅延時間調整の原理を説明する図である。ここでは、第１のインバータ回路１０１の入力端子Ｖ１と出力端子Ｖ２の電圧波形を示し、両者の立ち上がりと立ち下がりのタイミングの時間遅延を示す。

帰還抵抗Ｒｃｎｔが大きい場合（あるいは帰還抵抗なしの場合）は、第１のインバータ回路１０１のもつスイッチング特性に基づき、Ｖ１の電圧波形が閾値を横切るタイミングとＶ２の電圧波形が閾値を横切るタイミングとの時間差Ｔ１が決定され、これが第１のインバータ回路１０１の信号遅延時間となる。

一方、帰還抵抗Ｒｃｎｔが小さい場合は、第２のインバータ回路の出力端子Ｖ３における電圧が端子Ｖ２へ帰還される。ここで、端子Ｖ２とＶ３における信号極性（電圧のＨｉ／Ｌｏｗ状態）は逆極性であるので、Ｖ３から電圧帰還を受けてＶ２での電圧振幅は減少する。この振幅の減少により、Ｖ２の電圧波形が閾値を横切るタイミングは、帰還抵抗Ｒｃｎｔが大きい場合（あるいは帰還抵抗なし）よりも早くなる。その結果、第１のインバータ回路１０１の信号遅延時間はＴ２となり、上記時間Ｔ１よりも短くなる。このように、帰還抵抗Ｒｃｎｔにより信号遅延時間を調整することができる。

図３は、本実施例の帰還抵抗方式における帰還抵抗値と信号遅延時間の関係の一例を示す図である。これは、回路シミュレータ（ＳＰＩＣＥ）によりシミュレーションを行った結果である。これより、帰還抵抗Ｒｃｎｔが小さくなるほど信号遅延時間Ｔｐｄは短くなることが確認できる。すなわち、帰還量を大きくすることで、信号遅延時間はより短くなる。そして、信号遅延時間Ｔｐｄは帰還経路上の抵抗値Ｒｃｎｔにより連続的に調整することが可能となる。

ここで、本実施例の帰還抵抗方式により信号遅延時間を調整した場合の、遅延後の信号波形について説明する。

図４は、遅延時間調整による出力波形を回路シミュレータ（ＳＰＩＣＥ）により求めた結果である。（ａ）は遅延時間調整前、（ｂ）は本実施例の帰還抵抗方式による遅延時間調整後、（ｃ）は比較用に従来の抵抗容量型方式による遅延時間調整後を示す。

（ａ）では、遅延時間調整前の入力Ｖ１と出力Ｖ３の間の遅延時間Ｔｐｄが４４ｐｓ生じており、出力Ｖ３での波形の傾きを表す立ち上がり時間（振幅レベルが１０％から９０％に達するまでの時間）Ｔｒは３８ｐｓである。（ｂ）では、帰還抵抗方式による遅延時間調整後の遅延時間Ｔｐｄを３３ｐｓ（（ａ）との時間差１１ｐｓ）とした場合、出力Ｖ３での波形の立ち上がり時間Ｔｒは４１ｐｓとなる。（ｃ）では、従来の抵抗容量型方式による遅延時間調整後の遅延時間Ｔｐｄを５５ｐｓ（（ａ）との時間差１１ｐｓ）とした場合、出力Ｖ３での波形の立ち上がり時間Ｔｒは４８ｐｓとなる。

即ち、同じ程度の遅延時間差１１ｐｓを得るための波形の立ち上がり時間Ｔｒは、（ｂ）の帰還抵抗方式ではＴｒ＝４１ｐｓ、（ｃ）の抵抗容量型方式ではＴｒ＝４８ｐｓである。よって、本実施例の帰還抵抗方式によれば、遅延時間調整後の出力波形の傾きは緩やかになることはなく、パルス幅の短い高速信号の伝送に適していることが分かる。

なお、従来の抵抗容量型方式では遅延時間を長くする方向に調整するのに対して、本実施例の帰還抵抗方式では遅延時間を短くする方向に調整を行うものであり、調整方向が異なる。よって、上記の出力波形の比較は調整前後の遅延時間差で行った。高速信号の伝送回路では、一般に遅延時間を長くすることは信号品質の劣化を伴い望ましくない。本実施例の帰還抵抗方式によれば、遅延時間が常に短くなる方向で調整できるので、信号処理時間を短くしたい通信機器などの用途に対して有効な方式である。

このように、本実施例ではインバータ回路の出力側から入力側への帰還を行い、その帰還量を調整することで信号遅延時間を連続的に調整することが可能である。その際、出力波形の傾きが鈍化しないので、パルス幅の短い高速通信へ問題なく適用できる。

図５は、本発明による信号遅延回路の他の実施例を示す回路構成図である。本実施例の信号遅延回路１では、前記実施例１（図１）における可変抵抗器（Ｒｃｎｔ）として、ＭＯＳトランジスタ素子（Ｍｐ３とＭｎ３）１０６を設けて構成した例である。この回路では、ＭＯＳトランジスタ素子１０６へのゲート電圧（ＶｃｐおよびＶｃｎ）を制御することによって、実効抵抗値すなわち帰還量を制御するものである。本実施例によれば、前記実施例１と同様の遅延時間調整動作を行うことができるが、さらにＭＯＳトランジスタ素子１０６により帰還抵抗を相補的に構成してあるので、Ｖ３の電圧がＨｉ／Ｌｏｗ状態のいずれにおいても遅延時間を同様に調整することができる。

図６は、本発明による信号遅延回路の他の実施例を示す回路構成図である。本実施例では、前記実施例１または前記実施例２の信号遅延回路１を、直列に複数個（この例では２個の信号遅延回路１ａ，１ｂ）接続した構成である。そして、各信号遅延回路１ａ，１ｂの帰還量を制御することによって、遅延時間を調整することができる。このように多段接続することで、遅延時間量を大きく必要とする場合にも対応できるのはもちろんであるが、さらに信号の立ち上がり特性（増幅度）を急峻化させることができる。

また図７は、本発明による信号遅延回路の他の実施例を示す回路構成図である。本実施例では、図６の構成において端子Ｖ３で回路を分岐し、さらに信号遅延回路１ｃを接続した構成である。この構成によれば、それぞれの信号遅延回路１ａ，１ｂ，１ｃの帰還量を調整することによって、遅延時間を調整した複数系統の出力信号Ｖ６，Ｖ６ａを生成して供給することができる。このように信号遅延回路の分岐を繰り返すことで、多数の出力先に対して信号を効率良く供給することができる。

図８は、本発明による信号遅延回路の他の実施例を示す回路構成図である。本実施例は、前記実施例２（図５）に記載した信号遅延回路１に遅延時間制御回路２を付加した構成である。遅延時間制御回路２は、信号遅延回路１の帰還量を制御するもので、ここでは電源電圧ＶＤＤが変動しても、信号遅延回路１の遅延量が変動しないように制御する機能を有する。すなわち、遅延時間制御回路２には電源電圧ＶＤＤと参照電圧ＶＲＥＦを入力し、参照電圧ＶＲＥＦの値を基準として信号遅延回路１の帰還量を制御し、信号遅延回路１の遅延量を調整する。この構成によれば、電源電圧ＶＤＤが変動しても遅延時間の変動を抑制することができ、伝送信号の品質が向上する。本実施例の場合、遅延時間制御回路２は電源電圧ＶＤＤに対して並列に挿入する構成であり、信号遅延回路１には電源電圧ＶＤＤが低下せずそのまま印加されるので、電源電圧ＶＤＤが低い場合（例えば１Ｖ程度）でも容易に採用可能である。

図９は、図８の実施例における遅延時間制御回路２をさらに具体的に示す構成図である。遅延時間制御回路２は、電源電圧ＶＤＤと参照電圧ＶＲＥＦとの差を求める減算器２０１と、その差分信号を増幅する増幅器２０２を有する。増幅器２０２の出力は、信号遅延回路１のＭＯＳトランジスタ１０６のゲート端子に与える。この構成により、電源電圧ＶＤＤが参照電圧ＶＲＥＦからずれた場合、ＭＯＳトランジスタ１０６のゲート電圧を修正することで、遅延時間の変動を抑制することができる。

図１０は、本発明による信号遅延回路を用いた発振回路３の一実施例を示す構成図である。本実施例の発振回路３は、前記実施例２（図５）に記載した信号遅延回路１を複数個（ここでは２個、１ａと１ｂ）直列接続し、その出力端子Ｖ５にＣＭＯＳインバータ回路１０１を接続し、このインバータ回路１０１の出力Ｖ６を信号遅延回路１ａの入力Ｖ１に帰還接続した構成である。この回路は、奇数個（ここでは５個）のＣＭＯＳインバータが環状に接続されているため発振回路として動作し、その発振周波数はＶ１からＶ６までの信号遅延時間で決まる。そして、帰還用ＣＭＯＳトランジスタ１０６ａ，１０６ｂに印加するゲート電圧ＶｃｐおよびＶｎｐを制御することによって遅延時間を変え、その結果発振周波数を変えることができる。前述のように、信号遅延回路１ａ，１ｂでは遅延時間を短くする方向に調整を行うので、本実施例の発振回路３は、従来の発振回路に比べてより高周波の発振信号を出力することが可能となる。

図１１は、図１０に記載した発振回路３を利用して信号遅延回路の遅延時間を測定する場合の構成例を示す図である。信号遅延回路１は、前記実施例１（図６）に記載した２個の遅延回路１ａ，１ｂからなる場合とし、これに図１０に示した２個の遅延回路１ａ'，１ｂ'からなる発振回路３を接続する。この場合、信号遅延回路１と発振回路３に含まれる遅延回路の個数は互いに等しくする。そして、信号遅延回路１と発振回路３の帰還用ＣＭＯＳトランジスタ１０６ａ〜１０６ｂ'のゲートには共通の電圧Ｖｃｐ，Ｖｃｎを印加する構成とする。このような構成とすることで、信号遅延回路１の遅延時間量と、発振回路３の発振周波数は１対１に対応し、発振回路３の出力端子（ｔｐｄｍｏｎ）における発振周波数から信号遅延回路１の遅延時間量を直接的に知ることができる。この発振出力信号を分周して周波数を低くすると周波数計測が容易になるので、より簡便に信号遅延回路１の遅延時間量を知ることができる。

図１２は、図１０に記載した発振回路３を利用して信号遅延回路の遅延時間を測定する場合の他の構成例を示す図である。ここでは、信号遅延回路１は２個の遅延回路１ａ，１ｂと遅延時間制御回路２を含む構成とし、これに発振回路３を接続する。遅延時間制御回路２には、電源電圧ＶＤＤと参照電圧ＶＲＥＦを入力し、これらを比較して信号遅延回路１と発振回路２のゲート電圧Ｖｃｐ，Ｖｃｎを共通に制御する。このような構成をとることで、信号遅延回路１の遅延時間量を発振回路３の発振周波数（ｔｐｄｍｏｎ）により知ることができるだけでなく、例えば、電源電圧ＶＤＤの変動に対する遅延時間変動をどの程度抑制できているかを確認することができる。そして、この変動抑制効果が不十分であるときには、遅延時間制御回路２の動作条件を再調整し、遅延時間変動をより少なく設定することも可能である。

図１３は、図１０に記載した発振回路を利用したＰＬＬ回路３０の一実施例を示す構成図である。このＰＬＬ回路３０は、図１０に記載した発振回路３と、分周器３０１と、位相比較器３０２と、ループフィルタ３０３とを備えた構成で、位相比較器３０２に入力するデータに同期した周波数を出力することが可能である。この構成において、発振回路３はＣＭＯＳトランジスタで実現しているため、ＬＣ共振回路やＲＣ共振回路を必要とせず、回路の小型化が可能である。また、本実施例で用いる発振回路３は、従来の発振回路に比べて、より高周波の発振信号を出力できるので、ＰＬＬ回路３０も、より高周波の信号に対応することが可能である。

図１４は、図１０に記載した発振回路を利用した信号遅延回路の一実施例を示す構成図である。本実施例では、前記実施例４（図８）の信号遅延回路１の遅延時間制御回路２として、図１０に記載した２つの発振回路３ａ，３ｂと、それらの出力した信号の発振周波数を比較する位相比較器２１１と、その結果を保存しておくカウンタ２１２と、信号遅延回路１に制御信号（電圧）を与えるＤＡコンバータ２１３とを備える。発振回路３ａには、信号遅延回路１と共通の電源ＶＤＤを供給し、信号遅延回路１の遅延時間に相当する発振周波数を出力する。ここで、電源ＶＤＤは電流容量は大きいが負荷変動による電源電圧の変動が伴うため、信号遅延回路１の遅延時間が変動し、発振回路２ａの発振周波数も変化する。一方発振回路３ｂには、電源変動が少なく安定した電源ＶＤＤ２を供給して、発振周波数が一定になるように動作させる。この２つの発振回路３ａおよび３ｂの発振周波数を位相比較器２１１で比較し、発振周波数が等しくなるようにＤＡコンバータ２１３は発振回路３ａと信号遅延回路１を制御する。この制御により、信号遅延回路１の電源電圧が変動しても遅延時間量を一定に保つことが可能である。その際、遅延時間量に相当する発振周波数を直接計測して比較しているので、より高精度の制御が可能となる。

図１５は、本発明の信号遅延回路を用いたドライバ回路の一実施例を示す構成図である。本実施例のドライバ回路４は、タイミング調整回路４０１と、複数のインバータ回路１０１，１０２と、前記実施例１ないし実施例４に記載した信号遅延回路１とを備える。そして、入力する信号をタイミング調整回路４０１により送信のタイミングを調整して、出力端子ＳＯＵＴから送信する構成である。このような構成をとることにより、ドライバ回路４内に多数のインバータ回路１０１，１０２，・・・が用いられ、それらの遅延時間の変動量が増大した場合でも、信号遅延回路１により遅延時間を調整することで、出力信号の遅延時間変動を抑制することが可能となる。

図１８は、本実施例のドライバ回路４の遅延時間調整の効果を示す図である。ここでは、電源電圧変動を想定し、出力波形のアイパターンを回路シミュレータ（ＳＰＩＣＥ）により求めた結果である。（ａ）は遅延時間の調整を行わない場合、（ｂ）は遅延時間の調整を行い時間変動を抑制した場合である。これより、本実施例のドライブ回路において遅延時間調整することにより、ジッタを大幅に低減できることが分かる。その結果、送信する信号の品質を向上させることができる。

図１６は、本発明の信号遅延回路を用いたドライバ回路の他の実施例を示す構成図である。このドライバ回路４では、図１５に記載のドライバ回路４を複数系統（ここでは２系統）備えた構成である。２個のタイミング調整回路４０１ａ，４０１ｂは、２系統の信号が同時に送信されるようにそれぞれのタイミングを調整する。２個の信号遅延回路１ａ，１ｂは、それぞれの遅延時間を独立に制御することができる。このような構成をとることにより、ドライバ回路４内で局所的に遅延時間が変化し２系統の遅延時間に差が生じた場合でも、信号遅延回路１ａ，１ｂを調整することで、出力端子ＳＯＵＴ１とＳＯＵＴ２の遅延時間差を解消することができる。

図１７は、図１３に記載したＰＬＬ回路３０を利用した伝送回路の一実施例を示す構成図である。この伝送回路４０は、タイミング調整回路４０１と、複数のインバータ回路１０１，１０２，・・・と、ＰＬＬ回路３０とを備える。そして、ＰＬＬ回路３０の出力は、タイミング調整回路４０１のクロック入力端子４０２に入力した構成である。このＰＬＬ回路３０は前述したように、高周波の発振信号を出力しかつ回路が小型化できるので、高速信号の伝送に好適な小型の伝送回路４０が実現できる。

図１９は、前記実施例６（図１５）に記載したドライバ回路４を用いた信号伝送モジュール６の一実施例を示す斜視図である。信号伝送モジュール６は、回路基板６０上に、信号を送信するドライバ回路４と、信号を受信するレシーバ回路５と、その間の信号伝送路６０１を実装している。信号をドライバ回路４からレシーバ回路５へ伝送する際には、さまざまな要因によって信号品質が劣化する。伝送距離を長くするためには、それぞれの要因による信号劣化量を少なくする必要がある。本実施例のドライバ回路４は、前述したように遅延時間変動を抑制することでジッタを低減でき、伝送信号の品質を向上させる。よって、このようなドライバ回路４を用いた信号伝送モジュール６により、従来のドライバ回路を使用した場合よりも信号伝送路６０１の伝送距離を長くすることが可能となる。

なお、図１９では示していないが、これらのドライバ回路４やレシーバ回路５を使用して信号を伝送する信号伝送モジュールでは、必要に応じて、データからクロックを再生するＣＤＲ回路、信号レートを下げるＤＥＭＵＸ回路、あるいは信号レートを上げるＭＵＸ回路などと共に使用する。

図２０は、前記図１６に記載したドライバ回路４を用いた信号伝送モジュール６の他の実施例を示す斜視図である。このドライバ回路４は、複数系統（ここでは２系統）の信号を送信し、複数系統の信号伝送路６０１ａ，６０１ｂを伝送し、レシーバ回路５で受信する。

ここで、それぞれの信号伝送路６０１ａ，６０１ｂが、伝送距離、配線寸法、あるいは材料の物性値などが異なっている場合、それぞれの経路を伝送する時間に差が生じてしまう。例えば１つの信号を複数系統の差動信号として伝送させる場合には、この時間差により信号品質が劣化してしまうため、伝送距離を長くとれないという問題があった。

本実施例のドライバ回路４は、前述したように出力端子ＳＯＵＴ１，ＳＯＵＴ２からの送信信号の時間差を調整できる。この機能を使用することで、信号伝送路６０１ａ，６０１ｂで生じる信号伝送の時間差を吸収し、レシーバ回路５で受信する際の時間差をなくす、あるいは低減することが可能である。よって、このようなドライバ回路４を用いた信号伝送モジュール６により、従来のドライバ回路を使用した場合よりも信号伝送路６０１ａ，６０１ｂの伝送距離を長くすることが可能である。

なお、図１９と図２０の構成は、組合わせて用いることも可能であり、これにより伝送距離をさらに長くすることができる。また、ドライバ回路とレシーバ回路を実装する回路基板６０は、同一のパッケージあるいは半導体基板としてもよい。

図２１は、前記実施例６に記載したドライバ回路４を用いた信号伝送モジュール６の他の実施例を示す斜視図である。ここでは回路基板を３枚に分離して、ドライバ回路４を実装する基板６１と、信号伝送路６０２を設けた基板６２と、レシーバ回路５を実装する基板６３とで構成した。そして、基板６２に対して基板６１と基板６３をほぼ垂直に配置した立体構造としている。各基板の信号伝送路６０１，６０２，６０３は、コネクタ６１１，６１３を介して接続される。この実施例によれば、前記実施例と同様に信号伝送路の伝送距離を長くすることができるだけでなく、基板を分割して立体構造としたことにより、多数の回路を実装する場合の集積度を向上させることが可能となる。

さらに図２２は、前記実施例６に記載したドライバ回路４を用いた信号伝送モジュール６の他の実施例を示す斜視図である。ここでは、信号伝送路としてケーブル６０４を用いており、ドライバ回路４を実装する基板６１と、レシーバ回路５を実装する基板６３とを、ケーブル６０４を用いて接続する。この実施例によれば、前記実施例と同様に信号伝送路の伝送距離を長くすることができるだけでなく、伝送路にケーブル６０４を用いることで、基板６１と基板６３の配置を自由に設定することができる。

さらに図２３は、前記実施例６に記載したドライバ回路４を用いた信号伝送モジュール６の他の実施例を示す斜視図である。ここでは、信号伝送路としてケーブル状の光伝送媒体６０５を用いており、ドライバ回路４を実装する基板６１と、レシーバ回路５を実装する基板６３とを、光伝送媒体６０５を用いて接続する。そして接続部には、光電変換素子として光送信素子６２１と光受信素子６２３を設ける。この実施例によれば、前記実施例と同様に信号伝送路の伝送距離を長くすることができるだけでなく、伝送路に光伝送媒体を用いることで、より高速の信号を伝送することができる。

なお、光伝送媒体はケーブル状で空間に配置するのではなく、基板上に埋め込んだ構造としてもよい。すなわち、前記図１９、２０、２１の各実施例で、信号伝送路として光伝送媒体を用いた構成であってもよい。

さらに図２４は、前記実施例６に記載したドライバ回路４を用いた信号伝送モジュール６の他の実施例を示す斜視図である。ここでは、信号伝送のため電波を利用する。そのため、ドライバ回路４を実装する基板６１には送信用アンテナ６３１を、レシーバ回路５を実装する基板６３には受信用アンテナ６３３を設ける。この実施例によれば、前記実施例と同様に信号伝送路の伝送距離を長くすることができるだけでなく、無線通信による信号伝送であるので、より高速の信号を伝送することができ、基板の配置も自由に設定できる。

図２５は、前記実施例７に記載した信号伝送モジュール６を用いた演算システム７の一実施例を示す構成図である。演算システム７は、複数の計算機７０ａ，７０ｂ，・・・を備え、各計算機７０は伝送媒体７５を介して接続され、互いにデータ信号を送受信可能な構成になっている。各計算機７０の内部には、演算部７１、記憶部７２、データ処理部７３を有し、データ処理部７３には、論理部７４と、データ信号の送信を行うドライバ回路４と、受信を行うレシーバ回路５を含む。このドライバ回路４、レシーバ回路５、伝送媒体７５には、前記実施例７に記載した信号伝送モジュール６を用いている。

本実施例のドライバ回路４により、前述したように、伝送媒体７５を伝送する信号の遅延時間変動を抑制することで伝送信号の品質を向上できる。その結果、各計算機７０の間の伝送距離を長くとれるため、より大規模で演算能力の高い演算システム７を構築することができる。

図２６は、前記実施例７に記載した信号伝送モジュール６を用いたデータ交換システム８の一実施例を示す構成図である。データ交換システム８は、複数の通信機８０ａ，８０ｂ，・・・を備え、各通信機８０はそれぞれ外部ネットワーク９０ａ，９０ｂに接続されると共に、伝送媒体８５を介して互いにデータ信号を送受信可能な構成となっている。各通信機８０の内部には、外部ネットワーク９０ａ，９０ｂと接続される入出力部８１、記憶部８２、データ処理部８３を有し、データ処理部８３には、論理部８４と、データ信号の送信を行うドライバ回路４と、受信を行うレシーバ回路５を含む。このドライバ回路４、レシーバ回路５、伝送媒体８５には、前記実施例７に記載した信号伝送モジュール６を用いている。

この構成によれば、伝送媒体８５を伝送する信号の品質を向上できる。その結果、各通信機８０の間の伝送距離を長くとれるため、より大規模でネットワーク接続数の増加に対応可能なデータ交換システム８を構築することができる。

図２９は、本発明による信号遅延回路を用いたパルス発生回路の一実施例を示す構成図である。本実施例のパルス発生回路９は、クロック計数回路９１とパルス遅延回路９２およびデータ演算回路９３を備え、パルス遅延回路９２として前記実施例２（図５）に記載した信号遅延回路１を用いる。

クロック計数回路９１は、マスタクロックＭＣの整数倍を計数してパルスを発生させ、パルス遅延回路９２は、発生したパルスを所定時間遅延させて出力する。データ演算回路９３は、クロック計数回路９１の発生するパルスの周期と、パルス遅延回路９５の遅延時間を制御するためのデータを供給する。すなわちデータ演算回路９３は、クロック計数回路９１とパルス遅延回路９２に対し、それぞれ遅延量データＣＴとＤを供給する。クロック計数回路９１は、遅延量データＣＴに基づいてマスタクロックＭＣの整数倍の遅延を実現する。またパルス遅延回路９２は、遅延量データＤに基づいてマスタクロックＭＣ以下の遅延を実現する。ここで、パルス遅延回路９２の遅延量調整幅は、マスタクロックの１周期の遅延量以上とする。遅延量データＤは遅延テーブル９４に記憶している遅延量により決定することで、出力パルスの遅延時間を精度良く調節することが可能である。

本実施例におけるパルス遅延回路９２は、前述のように帰還抵抗方式に基づく信号遅延回路１を用いているので、パルス幅が短い信号でも遅延量を調整可能である。よって本実施例のパルス発生回路は、従来のパルス発生回路に比べて、パルス幅のより短い信号を出力することが可能になる。

図３０は、図２９のパルス発生回路９においてさらに遅延粗調整回路９５を追加した例である。データ演算回路９３は、遅延テーブル９６に記憶している遅延量により遅延量データＥを遅延粗調整回路９５に供給する。ここに、遅延粗調整回路９５の遅延量調整幅はマスタクロックＭＣの１周期の遅延量以上とし、パルス遅延回路９２の遅延量調整幅は遅延粗調整回路９５の遅延量調整幅以上とする。

図３０のパルス発生回路では遅延粗調整回路９５を追加したので、パルス遅延回路９２のカバーする遅延量調整幅を減らすことができる。すなわち、パルス発生回路の回路規模を抑え消費電力を抑えることができる。また、パルス遅延回路９２（信号遅延回路１）のインバータ段数を減らせるので、同じ遅延制御方法を用いた場合において、遅延量の分解能をより向上させることが可能である。

このように本実施例のパルス発生回路は、従来よりパルス幅の短い信号を出力することが可能である。よって、ＩＣテスタ等の高周波パルスが必要な計測器に使用することで、計測周波数をより高くすることが可能である。

以上、本発明による信号遅延回路と、それを用いた発振回路、ドライバ回路、信号伝送モジュール、演算システム、データ交換システム、パルス発生回路などの各実施例を詳細に説明したが、これらは一例にすぎず、各実施例を適宜組合わせ、また本発明の趣旨の範囲内で変更することが可能である。すなわち本発明は、上記した実施例だけでなく、主に装置内部でシリアル伝送技術を用いるサーバ、ルータ、ストレージ、画像処理装置等の回路・システムに対して有効に適用できることは言うまでもない。さらに、本発明の技術は、一般の通信機器内の信号伝送、あるいはタイミング精度が必要な各種計測器等にも適用できる。

本発明による信号遅延回路の一実施例を示す回路構成図。帰還抵抗方式による遅延時間調整の原理を説明する図。帰還抵抗値と信号遅延時間の関係の一例を示す図。遅延時間調整による出力波形を回路シミュレータにより求めた結果。本発明による信号遅延回路の他の実施例を示す回路構成図。本発明による信号遅延回路の他の実施例を示す回路構成図。本発明による信号遅延回路の他の実施例を示す回路構成図。本発明による信号遅延回路の他の実施例を示す回路構成図。図８における遅延時間制御回路を具体的に示す構成図。本発明による発振回路の一実施例を示す構成図。図１０の発振回路を利用して遅延時間を測定する場合の構成例。図１０の発振回路を利用して遅延時間を測定する場合の他の構成例。図１０の発振回路を利用したＰＬＬ回路の一実施例を示す構成図。図１０の発振回路を利用した信号遅延回路の一実施例を示す構成図。本発明によるドライバ回路の一実施例を示す構成図。本発明によるドライバ回路の他の実施例を示す構成図。図１３のＰＬＬ回路を利用した伝送回路の一実施例を示す構成図。本実施例のドライバ回路の遅延時間調整の効果を示す図。本発明による信号伝送モジュールの一実施例を示す斜視図。本発明による信号伝送モジュールの他の実施例を示す斜視図。本発明による信号伝送モジュールの他の実施例を示す斜視図。本発明による信号伝送モジュールの他の実施例を示す斜視図。本発明による信号伝送モジュールの他の実施例を示す斜視図。本発明による信号伝送モジュールの他の実施例を示す斜視図。本発明による演算システムの一実施例を示す構成図。本発明によるデータ交換システムの一実施例を示す構成図。従来の、抵抗容量型の遅延時間調整回路の原理を示す図。図２７における入力電圧と出力電圧の波形を示す図。本発明によるパルス発生回路の一実施例を示す構成図。本発明によるパルス発生回路の他の実施例を示す構成図。

符号の説明

１，１ａ，１ｂ，１ｃ…信号遅延回路
２…遅延時間制御回路
３，３ａ，３ｂ…発振回路
４，４ａ，４ｂ…ドライバ回路
５，５ａ，５ｂ…レシーバ回路
６…信号伝送モジュール
７…演算システム
８…データ交換システム
９…パルス発生回路
３０…ＰＬＬ回路
４０…伝送回路
６０，６１，６２，６３…回路基板
７０ａ，７０ｂ…電算機
８０ａ，８０ｂ…通信機
７５，８５…伝送媒体
９１…クロック計数回路
９２…パルス遅延回路
９３…データ演算回路
９４，９６…遅延テーブル
９５…遅延粗調整回路
１０１，１０２…インバータ回路
１０５…帰還抵抗
１０６，１０６ａ，１０６ｂ…ＭＯＳトランジスタ
４０１，４０１ａ，４０１ｂ…タイミング調整回路
６０１，６０２，６０３…信号伝送路。

Claims

第１のインバータ回路と、該第１のインバータの出力端子に接続する第２のインバータ回路とを有してなる信号遅延回路において、
上記第２のインバータ回路の出力端子から該第２のインバータ回路の入力端子に至る帰還回路を備え、
該帰還回路の帰還量を制御することで上記第１のインバータ回路の遅延時間を調整することを特徴とする信号遅延回路。
請求項１記載の信号遅延回路において、
前記第１および第２のインバータ回路をＣＭＯＳトランジスタにて構成し、
前記帰還回路をＭＯＳトランジスタにて構成し、
該帰還回路の帰還量は、該ＭＯＳトランジスタのゲート電圧を制御することで前記第１のインバータ回路の遅延時間を調整することを特徴とする信号遅延回路。
請求項１または２記載の信号遅延回路において、
前記帰還回路を制御する制御回路を備え、
該制御回路は、電源電圧の変動に応じて上記帰還回路の帰還量を調整し、当該信号遅延回路の遅延時間の変動を抑制することを特徴とする信号遅延回路。
信号遅延回路を複数個直列接続し、その出力を入力側に帰還させた構成の発振回路において、
上記各信号遅延回路は、それぞれ、第１のインバータ回路と、該第１のインバータの出力端子に接続する第２のインバータ回路と、上記第２のインバータ回路の出力端子から該第２のインバータ回路の入力端子に至る帰還回路を備え、
該帰還回路の帰還量を制御することで上記各信号遅延回路の遅延時間を調整し、当該発振回路の発振周波数を制御することを特徴とする発振回路。
請求項３記載の信号遅延回路において、
前記制御回路は、前記電源電圧に基づき発振周波数が変化する発振回路を有し、該発振周波数に応じて前記帰還回路の帰還量を調整するものであって、
該発振回路は、前記電源電圧により遅延時間の変化する第２の信号遅延回路からなり、該第２の信号遅延回路の出力を入力側に帰還させた構成とすることを特徴とする信号遅延回路。
出力するタイミングを調整して信号を送信するドライバ回路において、
送信のタイミングを調整するタイミング調整回路と、
該タイミング調整回路からの信号の遅延時間を調整する信号遅延回路を備え、
該信号遅延回路は、第１のインバータ回路と、該第１のインバータの出力端子に接続する第２のインバータ回路と、上記第２のインバータ回路の出力端子から該第２のインバータ回路の入力端子に至る帰還回路を有し、該帰還回路の帰還量を制御することで上記送信する信号の遅延時間を調整することを特徴とするドライバ回路。
請求項６記載のドライバ回路を複数系統備えたドライバ回路において、
各ドライバ回路における信号遅延回路の遅延時間を調整し、送信する複数系統の信号間の時間差を解消することを特徴とするドライバ回路。
回路基板上に実装したドライバ回路から、信号伝送路を経由して回路基板上に実装したレシーバ回路へ信号を伝送する信号伝送モジュールにおいて、
上記ドライバ回路は、送信する信号の遅延時間を調整する信号遅延回路を備え、
該信号遅延回路は、第１のインバータ回路と、該第１のインバータの出力端子に接続する第２のインバータ回路と、上記第２のインバータ回路の出力端子から該第２のインバータ回路の入力端子に至る帰還回路を有し、
該帰還回路の帰還量を制御することで上記信号伝送路における信号の遅延時間を調整することを特徴とする信号伝送モジュール。
複数の計算機を伝送媒体を介して接続し互いにデータ信号を送受信可能な演算システムにおいて、
各計算機は、演算部と、記憶部と、論理部と、データ信号を送信するドライバ回路と、データ信号を受信するレシーバ回路を備え、
上記ドライバ回路は、送信するデータ信号の遅延時間を調整する信号遅延回路を有し、
該信号遅延回路は、第１のインバータ回路と、該第１のインバータの出力端子に接続する第２のインバータ回路と、上記第２のインバータ回路の出力端子から該第２のインバータ回路の入力端子に至る帰還回路を有し、
該帰還回路の帰還量を制御することで上記伝送媒体における信号の遅延時間を調整することを特徴とする演算システム。
複数の通信機を伝送媒体を介して接続し互いにデータ信号を送受信可能なデータ交換システムにおいて、
各通信機は、外部ネットワークと接続される入出力部と、記憶部と、論理部と、データ信号を送信するドライバ回路と、データ信号を受信するレシーバ回路を備え、
上記ドライバ回路は、送信するデータ信号の遅延時間を調整する信号遅延回路を有し、
該信号遅延回路は、第１のインバータ回路と、該第１のインバータの出力端子に接続する第２のインバータ回路と、上記第２のインバータ回路の出力端子から該第２のインバータ回路の入力端子に至る帰還回路を有し、
該帰還回路の帰還量を制御することで上記伝送媒体における信号の遅延時間を調整することを特徴とするデータ交換システム。
マスタクロックに同期してパルスを生成するパルス発生回路において、
該マスタクロックの整数倍を計数してパルスを発生させるクロック計数回路と、
上記パルスを所定時間遅延させて出力するパルス遅延回路と、
上記クロック計数回路の発生するパルスの周期と、上記パルス遅延回路の遅延時間を制御するためのデータを供給するデータ演算回路と、
上記パルス遅延回路の遅延量を記憶しておく遅延テーブルとを備え、
上記パルス遅延回路として請求項１ないし３のいずれか１項に記載の信号遅延回路を用いたことを特徴とするパルス発生回路。