JP4657053B2 - タイミング発生器及び半導体試験装置 - Google Patents
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Description
図4に示すように、半導体試験装置100は、一般に、周期発生器200と、パターン発生器300と、タイミング発生器400と、波形整形器500と、論理比較回路600とを備えている。
パターン発生器300は、周期データにもとづいて、試験パターン信号及び期待値パターン信号を出力する。これらのうち試験パターン信号はタイミング発生器400へ送られ、期待値パターン信号は論理比較回路600へ送られる。
波形整形器500は、整形クロック信号を試験に必要な波形に整形して整形パターン信号を試験対象の半導体デバイス(以下、「DUT」(Device Under Test)とも略記する。)700へ送る。
論理比較回路600は、比較クロック信号にもとづいて、DUT700の応答出力と期待値パターン信号とを比較する。そして、それらの一致、不一致によりDUT700の良否を判定する。
同図は、現在、一般的に用いられているタイミング発生器の構成例を示す構成概略図である。
同図に示すように、タイミング発生器200aは、所定の遅延量が付加された信号(TG OUT)を出力する複数のタイミング発生部210−1〜210−nと、これらタイミング発生部210−1〜210−nにクロックを分配するクロック分配回路220aとを備えている。
アナログ可変遅延回路212は、図5に示すように、論理積回路212−1と、第一可変遅延回路212−2と、第二可変遅延回路212−3とを備えている。
同図は、タイミング発生器の構成各部における各信号の経時変化を示すタイミングチャートである。
そして、タイミング発生器200aから出力される信号(TG Out、半導体試験装置100においては遅延クロック)の出力タイミング(テストサイクルTC)は、1回目のスタートから5nsの時点(TC1)と、2回目のスタート(1回目のスタートからRefclk信号の1周期経過後)から12nsの時点(TC2)とする(同図(b))。
また、第二記憶手段211−3は、出力信号(TG Out)のテストサイクル(TC)をRefclk信号の周期で除算したときの余りを記憶する。
5÷10=0・・・5 (式1)
この式1より、商は0、余りは5nsが算出される。これらのうち、商「0」は、第一記憶手段211−2に記憶され、余り「5ns」は、第二記憶手段211−3に記憶される(同図(e),(f))。
12÷10=1・・・2 (式2)
この式2より、商は1、余りは2nsが算出される。これらのうち、商「1」は、第一記憶手段211−2に記憶され、余り「2ns」は、第二記憶手段211−3に記憶される(同図(e),(f))。
例えば、Refclk信号の1サイクル目では、カウンタが「0」、メモリが「0」であるため一致している。この場合は、検出信号が出力される(同図(g))。
また、例えば、Refclk信号の2サイクル目では、カウンタが「0」、メモリが「1」であるため一致していない。この場合は、検出信号が出力されない(同図(g))。
そして、例えば、Refclk信号の3サイクル目では、カウンタが「1」、メモリが「1」であるため一致している。この場合は、検出信号が出力される(同図(g))。
クロック周期遅延手段211−7は、一致検出回路211−5からの検出信号と加算器211−6からの加算結果(Carry)を受けて、Refclkの1周期分を分解能とする遅延量信号(粗分解能遅延量信号)をアナログ可変遅延回路212へ送る。
このクロック周期遅延手段211−7は、具体的にはシフトレジスタとセレクタとの組み合わせであり、Refclkの周期の分解能で遅延を生成するために、Refclkを切り出す位置をずらすことをしている。
第一可変遅延回路(Coarse Delay)212−2は、粗い分解能でデータ信号を遅延させる。
第二可変遅延回路(Fine Delay)212−3は、細かい分解能でデータ信号を遅延させる。この遅延されたデータ信号がTG OUTとして出力される。
このような構成により、タイミング発生器200aは、アナログ的に所望の遅延時間を発生させて遅延クロックを出力することができる。
タイミング発生器の設計においても同様である。クロックの分配は、伝播遅延時間が小さく、タイミング発生部間のSKEW(スキュー)が少なく、消費電力が小さく、回路自身が発生するノイズが小さいことが望まれるが、現実的には、これらのトレードオフで、クロックやデータの分配が実現されている(例えば、特許文献1、2参照。)。
また、クロックの分配範囲が広いと、バッファの段数が多くなり、分配回路だけで、数nsの伝播遅延時間を持つこともあった。
しかも、CMOS回路では、1mVの電圧変動に対して、0.07%〜0.10%の遅延時間変動が起こり、タイミング発生器の精度に致命的な劣化を与えかねなかった。
まず、本発明のタイミング発生器の実施形態について、図1を参照して説明する。
同図は、本実施形態のタイミング発生器の構成を示すブロック図である。
タイミング発生部10−1〜10−nは、図1に示すように、ロジカル可変遅延回路11と、アナログ可変遅延回路12とを備えている。
ロジカル可変遅延回路11は、カウンタ11−1と、第一記憶手段(Memory(U))11−2と、第二記憶手段(Memory(L))11−3と、キャリブレーションデータ記憶手段(CAL Data)11−4と、エッジID記憶手段(EdgeID)11−5と、一致検出回路11−6と、第一加算器11−7と、第二加算器11−8と、クロック周期遅延手段11−9とを備えている。
CALData(Calibration Data)とは、タイミング発生器の設定にオフセットする(下駄をはかす)データをいう。
複数のタイミング発生部10−1〜10−nの間には、SKEW(部品間の伝播遅延時間のずれ)が生じるため、補正を行なう必要がある。この補正は、すべてのタイミング発生部10−1〜10−nを同一設定としたときの伝播遅延時間を測定し、一番位相が遅いタイミング発生部にすべてのタイミング発生部に位相を合わせるために、タイミング発生部の設定に下駄をはかす(オフセットを加える)ことをする。この下駄をはかす値が「CALData」であり、測定してCALDataを設定する動作をキャリブレーション(Calibration:校正)という。
EdgeIDとは、クロック分配回路のSKEWを校正するためのデータをいう。
本実施形態におけるクロック分配方式の場合、隣接するタイミング発生器どうしのSKEWは、クロック周期の整数分の1になる。例えば、クロックの周期を2ns、往復のバッファの段数を32段とした場合、隣接するタイミング発生部どうしのSKEWは62.5psとなる。
この例の場合、タイミング発生器のレイアウトされた位置によって、62.5ps*nの第二のCALDataを有し、CALDataに加算することで、クロック分配回路のSKEWを校正できる。この第二のCALDataをエッジIDという。
第二加算器11−8は、第二記憶手段11−3に記憶された余りと、第一加算器11−7の出力とを加算してクロック周期遅延手段11−9へ送る。
なお、このアナログ可変遅延回路12の構成及び動作は、従来のアナログ可変遅延回路212の構成及び動作と同様であるため、その説明を省略する。
また、本実施形態においては、タイミング発生部を複数備えてあるが、タイミング発生部は複数に限るものではなく、一つのみ備えることもできる。
クロック分岐路22は、各タイミング発生部10−1〜10−nごとにクロック主経路21との間を接続する経路であって、クロック主経路21から各タイミング発生部10−1〜10−nへクロックを送るものである。
さらに、そのクロック主経路21における複数のクロック分岐点23の各間には主経路用バッファ24が接続されている。
この主経路用バッファ24は、クロック入力端子25と、このクロック入力端子25に最も近いクロック分岐点23との間にも接続されている。
なお、主経路用バッファ24の構成については、後述の「主経路用バッファ及び返送路用バッファの構成について」にて説明する。
返送路用バッファ27は、クロック主経路21に接続された主経路用バッファ24の各段に対応して接続されている。つまり、主経路用バッファ24と返送路用バッファ27とは段数が同一である。
バイアス経路28は、DLL30から出力されたバイアスを主経路用バッファ24及び返送路用バッファ27の各段へ送る。
位相比較器31は、クロック主経路21に入力されるクロックと、クロック返送路26により返送されてきたクロックとを入力し、これら信号間の位相を検出し、この検出結果を位相信号として出力する。
カウンタ32は、位相比較器31から位相信号を入力し、その位相信号にもとづき制御信号を生成して出力する。
このような構成により、DLL30では、クロック配線(クロック主経路21及びクロック返送路26)での伝播遅延時間がクロック周期の整数倍になるようにBIAS信号をコントロールする。
そして、同図では、例えば、1発目のクロックがクロック主経路21に入力されてから出力されるまでに、主経路用バッファ24により所定時間遅延するが(同図(a),(b))、その間、クロック主経路21では消費電流が抑制されていることが(c)から把握できる。
さらに、バッファの遅延時間をDLLでコントロールすることから、外来の電源電圧変動や温度変動が起こっても追従するため、クロック配線での遅延時間を一定に保つことができる。
同図は、バッファ(主経路用バッファ24と返送路用バッファ27の双方を含む)の構成例を示す回路図であって、同図(a)は、シングル(Single)簡略型遅延回路、同図(b)は、シングル(Single)型遅延回路、同図(c)は、差動型遅延回路を示す。なお、バッファは、同図(a),(b),(c)のいずれかにより構成することができる。
NチャネルMOSFETのドレインとPチャネルMOSFETのソースとは接続されており、NチャネルMOSFETのソースは接地されていて、PチャネルMOSFETのドレインには所定の電圧が印加される。さらに、PチャネルMOSFETのゲートにはBIASPが入力され、NチャネルMOSFETのゲートには信号(クロック経路ではクロック、データ経路ではデータ)が入力される(In)。そして、NチャネルMOSFETのドレインとPチャネルMOSFETのソースとの接続点からは、BIASPにもとづき遅延された信号(クロック経路ではクロック、データ経路ではデータ)が出力される(Out)。
第一PチャネルMOSFETのソースと第二PチャネルMOSFETのドレインとが接続されており、第二PチャネルMOSFETのソースと第一NチャネルMOSFETのドレインとが接続されており、第一NチャネルMOSFETのソースと第二NチャネルMOSFETのドレインとが接続されている。また、第二NチャネルMOSFETのソースは接地されていて、第一PチャネルMOSFETのドレインには所定の電圧が印加される。さらに、第一PチャネルMOSFETのゲートにはBIASPxが入力され、第二NチャネルMOSFETのゲートにはBIASNxが入力され、第二PチャネルMOSFETのゲート及び第一NチャネルMOSFETのゲートには信号(クロック経路ではクロック、データ経路ではデータ)が入力される(In)。そして、第二PチャネルMOSFETのソースと第一NチャネルMOSFETのドレインとの接続点からは、BIASPx及びBIASNxにもとづき遅延された信号(クロック経路ではクロック、データ経路ではデータ)が出力される(Out)。
すなわち、シングル型遅延回路は、中程にCMOSインバータを備え、その両側に電流源を有した構成となっている。
また、二つのシングル簡略型遅延回路の各NチャネルMOSFETのゲートに信号(一方がINP、他方がINN)が入力され、シングル簡略型遅延回路の各PチャネルMOSFETのゲートに信号(BIASPx or Vss)が入力される。
そして、二つのシングル簡略型遅延回路の一方から信号Qが、他方から信号XQがそれぞれ出力される。
このシングル型遅延回路の中程にあるインバータがHiに遷移すると、Hi側の電流源(第一PチャネルMOSFET)から負荷(Out)に対して電流が流れて、負荷容量がチャージされる。一方、Low側に遷移すると、今度は負荷側から電源側に電流を逃がして遷移する。それら流れる電流を、シングル型遅延回路の両側に接続されたMOSFETが電流源として使用しており、チャージされるときもディスチャージされるときも、電流を流すようにコントロールしようというものである。
その電流源には、ある種のバイアス発生源が接続されており、そのバイアス発生源の最終段のトランジスタとカレントミラー接続している。カレントミラー接続しているため、一箇所のバイアス発生器で流している電流がミラーされ、それぞれミラーされて、すべてのトランジスタで、バイアス電流に近い電流で制限され、それぞれのバッファが遷移する際に負荷容量に対して充電する電流をコントロールするということになる。
本発明の半導体試験装置は、上述のクロック分配回路20を有するタイミング発生器1を備えた構成としてある。このタイミング発生器以外の構成は、図4に示した構成と同様である。
このように、タイミング発生器を本実施形態のタイミング発生器とすることで、ノイズのないクロックにもとづいて生成された良質な遅延クロックにより、DUT700に対する各種試験を行なうことができる。これにより、半導体試験の精度を高めることができる。
例えば、上述した実施形態では、バイアス発生回路としてDLLを用いた構成としたが、バイアス発生回路はDLLに限るものではなく、バッファに同一の電位を与える信号を出力可能な回路であればよい。
10−1〜10−n タイミング発生部
11 ロジカル可変遅延回路
12 アナログ可変遅延回路
20 クロック分配回路
21 クロック主経路
22 クロック分岐路
23 クロック分岐点
24 主経路用バッファ
25 クロック入力端子
26 クロック返送路
27 返送路用バッファ
28 バイアス経路
30 遅延ロックループ回路(DLL)
31 位相比較器
32 カウンタ
33 DAコンバータ
Claims (4)
- データ信号に所定の遅延量を与えて出力する一又は二以上のタイミング発生部と、これらタイミング発生部にクロックを分配するクロック分配回路とを備えたタイミング発生器であって、
前記クロック分配回路が、
前記クロックを伝送するクロック主経路と、
このクロック主経路により伝送されたクロックを返送するクロック返送路と、
前記クロック主経路に入力される伝送クロックと、前記クロック返送路により返送されてきた返送クロックとを入力するバイアス発生回路とを備え、
前記クロック主経路が、伝送するクロックに対して所定の遅延量を与える主経路用バッファを有し、
前記クロック返送路が、返送するクロックに対して所定の遅延量を与える返送路用バッファを有し、
前記主経路用バッファと前記返送路用バッファとは、負荷容量が同一であり、
前記バイアス発生回路が、前記主経路用バッファ及び前記返送路用バッファに同一の電位を与えるためのバイアスを生成し、前記主経路用バッファ及び前記返送路用バッファへ送る
ことを特徴とするタイミング発生器。 - 前記バイアス発生回路が、遅延ロックループ回路を有し、
この遅延ロックループ回路が、前記クロック主経路に入力される伝送クロックと、前記クロック返送路により返送されてきた返送クロックとを入力し、これら伝送クロック及び返送クロックにもとづいて、前記バイアスを生成する
ことを特徴とする請求項1記載のタイミング発生器。 - 前記主経路用バッファ及び前記返送路用バッファが、
負荷容量の充電を行う電流量を電流源でコントロールする、従属接続された複数のバッファを含む
ことを特徴とする請求項1又は2記載のタイミング発生器。 - 入力した基準クロックにもとづいて周期データを出力する周期発生器と、
前記周期データにもとづいて試験パターン信号と期待値パターン信号とを出力するパターン発生器と、
前記基準クロックと前記周期データと前記試験パターン信号とを入力して整形クロック信号と比較クロック信号とを出力するタイミング発生器と、
前記整形クロック信号を整形して整形パターン信号を出力し半導体デバイスへ送る波形整形器と、
前記比較クロック信号にもとづき、前記半導体デバイスの応答出力と前記期待値パターン信号とを比較する論理比較回路とを備えた半導体試験装置であって、
前記タイミング発生器が、前記請求項1から請求項3のいずれかに記載のタイミング発生器からなる
ことを特徴とする半導体試験装置。
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