JP4657053B2 - タイミング発生器及び半導体試験装置 - Google Patents

Description

本発明は、データ信号に所定の遅延量を与えて出力するタイミング発生器及びこれを備えた半導体試験装置に関し、特に、クロックやデータの分配において、動作依存の消費電力（ＡＣ成分）が小さく、分配回路自体から発生するノイズが小さく、さらに、クロック分配によるタイミング発生部間のＳＫＥＷを低減可能なタイミング発生器及びこれを備えた半導体試験装置に関する。

本発明の説明に先立ち、本発明の理解を容易にするため、図４を参照して、従来の半導体試験装置について説明する。
図４に示すように、半導体試験装置１００は、一般に、周期発生器２００と、パターン発生器３００と、タイミング発生器４００と、波形整形器５００と、論理比較回路６００とを備えている。

周期発生器２００は、入力した基準クロックにもとづいて、周期データを出力する。この周期データは、パターン発生器３００へ送られるとともに、Ｒａｔｅ信号（図６参照）としてタイミング発生器４００へ送られる。また、周期発生器２００は、後述するメモリ２１１−２，２１１−３（図５，図８参照）にデータを保存するためのアドレスを生成する。
パターン発生器３００は、周期データにもとづいて、試験パターン信号及び期待値パターン信号を出力する。これらのうち試験パターン信号はタイミング発生器４００へ送られ、期待値パターン信号は論理比較回路６００へ送られる。

タイミング発生器４００は、基準クロック信号，試験パターン信号，周期データ信号（Ｒａｔｅ信号）をそれぞれ入力し、整形クロック信号と比較クロック信号とを出力する。これらのうち整形クロック信号は波形整形器５００へ送られ、比較クロック信号は論理比較回路６００へ送られる。
波形整形器５００は、整形クロック信号を試験に必要な波形に整形して整形パターン信号を試験対象の半導体デバイス（以下、「ＤＵＴ」（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）とも略記する。）７００へ送る。
論理比較回路６００は、比較クロック信号にもとづいて、ＤＵＴ７００の応答出力と期待値パターン信号とを比較する。そして、それらの一致、不一致によりＤＵＴ７００の良否を判定する。

次に、図５を参照して、タイミング発生器の基本構成を説明する。
同図は、現在、一般的に用いられているタイミング発生器の構成例を示す構成概略図である。
同図に示すように、タイミング発生器２００ａは、所定の遅延量が付加された信号（ＴＧ ＯＵＴ）を出力する複数のタイミング発生部２１０−１〜２１０−ｎと、これらタイミング発生部２１０−１〜２１０−ｎにクロックを分配するクロック分配回路２２０ａとを備えている。

タイミング発生部２１０−１〜２１０−ｎは、同図に示すように、Ｒｅｆｃｌｋを基準信号として遅延時間を示す信号を生成し出力するロジカル可変遅延回路（Ｌｏｇｉｃａｌ Ｖａｒｉａｂｌｅ Ｄｅｌａｙ）２１１と、このロジカル可変遅延回路２１１からの信号にもとづいてデータ信号に遅延量を与えるアナログ可変遅延回路（Ａｎａｌｏｇ Ｖａｒｉａｂｌｅ Ｄｅｌａｙ）２１２とを備えている。

ロジカル可変遅延回路２１１は、カウンタ２１１−１と、第一記憶手段（Ｍｅｍｏｒｙ（Ｕ））２１１−２と、第二記憶手段（Ｍｅｍｏｒｙ（Ｌ））２１１−３と、キャリブレーションデータ記憶手段（ＣＡＬ Ｄａｔａ）２１１−４と、一致検出回路２１１−５と、加算器２１１−６と、クロック周期遅延手段２１１−７とを備えている。
アナログ可変遅延回路２１２は、図５に示すように、論理積回路２１２−１と、第一可変遅延回路２１２−２と、第二可変遅延回路２１２−３とを備えている。

次に、図６を参照して、タイミング発生器の動作を説明する。
同図は、タイミング発生器の構成各部における各信号の経時変化を示すタイミングチャートである。

同図に示すように、タイミング発生器２００ａでは、例えば、周期１０ｎｓのＲｅｆｃｌｋ信号が入力されるものとする（同図（ａ））。
そして、タイミング発生器２００ａから出力される信号（ＴＧ Ｏｕｔ、半導体試験装置１００においては遅延クロック）の出力タイミング（テストサイクルＴＣ）は、１回目のスタートから５ｎｓの時点（ＴＣ１）と、２回目のスタート（１回目のスタートからＲｅｆｃｌｋ信号の１周期経過後）から１２ｎｓの時点（ＴＣ２）とする（同図（ｂ））。

タイミング発生器２００ａには、スタート時点を示すＲａｔｅ信号が入力される（同図（ｃ））。このＲａｔｅ信号が入力されると、カウンタ２１１−１が０にクリアされる（同図（ｄ））。その後、Ｒａｔｅ信号が入力されなくなると、Ｒｅｆｃｌｋ信号の１周期ごとにカウンタ２１１−１が１ずつアップする（同図（ｄ））。

第一記憶手段２１１−２は、出力信号（ＴＧ Ｏｕｔ）のテストサイクル（ＴＣ）をＲｅｆｃｌｋ信号の周期で除算したときの商を記憶する。
また、第二記憶手段２１１−３は、出力信号（ＴＧ Ｏｕｔ）のテストサイクル（ＴＣ）をＲｅｆｃｌｋ信号の周期で除算したときの余りを記憶する。

例えば、一つめの出力信号のテストサイクルである５ｎｓについては、次式を用いて商及び余りが計算される。
５÷１０＝０・・・５ （式１）
この式１より、商は０、余りは５ｎｓが算出される。これらのうち、商「０」は、第一記憶手段２１１−２に記憶され、余り「５ｎｓ」は、第二記憶手段２１１−３に記憶される（同図（ｅ），（ｆ））。

また、例えば、二つめの出力信号のテストサイクルである１２ｎｓについては、次式を用いて商及び余りが計算される。
１２÷１０＝１・・・２ （式２）
この式２より、商は１、余りは２ｎｓが算出される。これらのうち、商「１」は、第一記憶手段２１１−２に記憶され、余り「２ｎｓ」は、第二記憶手段２１１−３に記憶される（同図（ｅ），（ｆ））。

そして、一致検出回路２１１−５が、カウンタ２１１−１のカウント値と第一記憶手段２１１−２の記憶データとの一致検出を行なう。そして、一致しているときは、検出信号を出力し、一致していないときは、検出信号を出力しない。
例えば、Ｒｅｆｃｌｋ信号の１サイクル目では、カウンタが「０」、メモリが「０」であるため一致している。この場合は、検出信号が出力される（同図（ｇ））。
また、例えば、Ｒｅｆｃｌｋ信号の２サイクル目では、カウンタが「０」、メモリが「１」であるため一致していない。この場合は、検出信号が出力されない（同図（ｇ））。
そして、例えば、Ｒｅｆｃｌｋ信号の３サイクル目では、カウンタが「１」、メモリが「１」であるため一致している。この場合は、検出信号が出力される（同図（ｇ））。

加算器２１１−６は、第二記憶手段２１１−３に記憶された余りと、キャリブレーションデータ記憶手段２１１−４に記憶されたＣＡＬ Ｄａｔａとを加算してクロック周期遅延手段２１１−７へ送る。
クロック周期遅延手段２１１−７は、一致検出回路２１１−５からの検出信号と加算器２１１−６からの加算結果（Ｃａｒｒｙ）を受けて、Ｒｅｆｃｌｋの１周期分を分解能とする遅延量信号（粗分解能遅延量信号）をアナログ可変遅延回路２１２へ送る。
このクロック周期遅延手段２１１−７は、具体的にはシフトレジスタとセレクタとの組み合わせであり、Ｒｅｆｃｌｋの周期の分解能で遅延を生成するために、Ｒｅｆｃｌｋを切り出す位置をずらすことをしている。

アナログ可変遅延回路２１２の論理積回路２１２−１は、ロジカル可変遅延回路２１１のクロック周期遅延手段２１１−７からの遅延量信号と、クロック分配回路２２０ａからのクロックとを入力すると、遅延量信号を出力する。
第一可変遅延回路（Ｃｏａｒｓｅ Ｄｅｌａｙ）２１２−２は、粗い分解能でデータ信号を遅延させる。
第二可変遅延回路（Ｆｉｎｅ Ｄｅｌａｙ）２１２−３は、細かい分解能でデータ信号を遅延させる。この遅延されたデータ信号がＴＧ ＯＵＴとして出力される。
このような構成により、タイミング発生器２００ａは、アナログ的に所望の遅延時間を発生させて遅延クロックを出力することができる。

ところで、近年、半導体デバイスの微細化に伴い、ＬＳＩの１チップに搭載される回路規模が大きくなり、クロックやデータの分配は、ますます困難になってきている。
タイミング発生器の設計においても同様である。クロックの分配は、伝播遅延時間が小さく、タイミング発生部間のＳＫＥＷ（スキュー）が少なく、消費電力が小さく、回路自身が発生するノイズが小さいことが望まれるが、現実的には、これらのトレードオフで、クロックやデータの分配が実現されている（例えば、特許文献１、２参照。）。

例えば、上述した図５に示す従来のクロック分配方法は、駆動能力が同一のバッファを用いて、負荷容量が同一となるような設計が行われる。この手法は、バッファの駆動能力が等しくバッファの負荷容量が等しいことから、消費電流のピークは、時間方向に分散され、電流波形は図７のように矩形波となる。この矩形波が示すように消費電流のピークが時間方向に分散されるため、ノイズは小さくなる。

また、図５に示したクロック分配手法の他に、図８に示すようなクロック分配手法も知られている。この手法は、“Ｈ−Ｔｒｅｅ構造”と呼ばれるクロック分配構造に近い分配手法であり、逆トーナメント式に分配を増やしていく手法となっている。この分配手法において、分配先のファンアウトや配線などを同条件にして、配線遅延や負荷容量を同一にすることで、分配経路の遅延時間の差を同一にすることができる。
特開２００１−２３５５２１号公報 特開平８−９４７２５号公報

しかしながら、図５に示す従来のクロック分配方法は、図７に示したＣｌｏｃｋ分配消費電流の矩形波のパルス幅が、プロセスや電圧・温度の使用条件で異なるため、ノイズの発生状況が異なってしまうという問題も有していた。

また、クロックの分配範囲が広くなると、バッファの段数が多くなり、分配回路だけで、数ｎｓの伝播遅延時間を持つこともある。例えば、ＣＭＯＳ回路では、１ｍＶの電圧変動に対して、０．０７％〜０．１０％の遅延時間変動が起こり、タイミング発生器の精度に致命的な劣化を与えかねなかった。

一方、図８に示す従来のクロック分配方法では、駆動能力の高いバッファを用いて、長い配線や大きいファンアウトの回路を駆動するため、図９に示すように、消費電流が時間的に集中し、バイパスコンデンサでは、補償できない周波数帯の大きなノイズを生成していた。
また、クロックの分配範囲が広いと、バッファの段数が多くなり、分配回路だけで、数ｎｓの伝播遅延時間を持つこともあった。
しかも、ＣＭＯＳ回路では、１ｍＶの電圧変動に対して、０．０７％〜０．１０％の遅延時間変動が起こり、タイミング発生器の精度に致命的な劣化を与えかねなかった。

本発明は、上記の問題を解決すべくなされたものであり、クロックやデータの分配において、動作依存の消費電力（ＡＣ成分）を小さくできるとともに、分配回路自身から発生するノイズを小さくでき、かつ、クロック分配によるタイミング発生部間のＳＫＥＷを低減可能とするタイミング発生器及び半導体試験装置の提供を目的とする。

この目的を達成するため、本発明のタイミング発生器は、データ信号に所定の遅延量を与えて出力する一又は二以上のタイミング発生部と、これらタイミング発生部にクロックを分配するクロック分配回路とを備えたタイミング発生器であって、クロック分配回路が、クロックを伝送するクロック主経路と、このクロック主経路により伝送されたクロックを返送するクロック返送路と、クロック主経路に入力される伝送クロックと、クロック返送路により返送されてきた返送クロックとを入力するバイアス発生回路とを備え、クロック主経路が、伝送するクロックに対して所定の遅延量を与える主経路用バッファを有し、クロック返送路が、返送するクロックに対して所定の遅延量を与える返送路用バッファを有し、主経路用バッファと返送路用バッファとは、負荷容量が同一であり、バイアス発生回路が、主経路用バッファ及び返送路用バッファに同一の電位を与えるためのバイアスを生成し、主経路用バッファ及び返送路用バッファへ送る構成としてある。

タイミング発生器をこのような構成とすると、クロック主経路に接続（挿入）された主経路用バッファと、クロック返送路に接続（挿入）された返送路用バッファの各負荷容量が同一となるように設計され、さらに、それら主経路用バッファと返送路用バッファとの双方に同一の電位を与えるためのバイアスが送られるため、各段のバッファの消費電力に等しくなる。そして、分配回路の遅延時間がクロックの周期の整数倍となるように制御することで、クロック分配消費電流が、時間方向に平坦な波形となり、ノイズが発生しなくなる。このため、図７に示したＣｌｏｃｋ分配消費電流の矩形波のパルス幅が、プロセスや電圧・温度の使用条件で異なるため、ノイズの発生状況が異なってしまうという問題が生じなくなる。

また、本発明のタイミング発生器は、バイアス発生回路が、遅延ロックループ回路を有し、この遅延ロックループ回路が、クロック主経路に入力される伝送クロックと、クロック返送路により返送されてきた返送クロックとを入力し、これら伝送クロック及び返送クロックにもとづいて、バイアスを生成する構成としてある。

タイミング発生器をこのような構成とすれば、ＤＬＬでバイアスを生成し、クロック分配回路の伝播遅延時間がクロック周期の整数倍になるようにコントロールすることから、外来の電源電圧変動や温度変動が起こっても追従するため、分配回路の遅延時間を一定に保つことができる。

また、本発明のタイミング発生器は、主経路用バッファ及び返送路用バッファが、負荷容量の充電を行う電流量を電流源でコントロールする、従属接続された複数のバッファを含む構成としてある。

タイミング発生器をこのような構成とすると、クロックとデータの分配において、負荷容量の充電を行う電流量を電流源でコントロールするバッファを従属接続して、分配する構成としてあるため、各バッファの負荷容量を同一となるように設計し、バッファのバイアスにより同一の電位が与えられるようにし、クロック分配回路の伝播遅延時間がクロック周期の整数倍となるようにすることで、バッファの各段の消費電力が等しくなり、その消費電流の波形が時間方向に平坦となって、ノイズの低減またはノイズの周波数成分を下げることができる。

また、本発明の半導体試験装置は、入力した基準クロックにもとづいて周期データを出力する周期発生器と、周期データにもとづいて試験パターン信号と期待値パターン信号とを出力するパターン発生器と、基準クロックと周期データと試験パターン信号とを入力して整形クロック信号と比較クロック信号とを出力するタイミング発生器と、整形クロック信号を整形して整形パターン信号を出力し半導体デバイスへ送る波形整形器と、比較クロック信号にもとづき、半導体デバイスの応答出力と期待値パターン信号とを比較する論理比較回路とを備えた半導体試験装置であって、タイミング発生器が、請求項１から請求項３のいずれかに記載のタイミング発生器からなる構成としてある。

半導体試験装置をこのような構成とすれば、タイミング発生器からは、ノイズが低減されたクロックにもとづいて生成された遅延クロックを得ることができる。このため、ＤＵＴに対する各種試験の測定精度を高めることができる。

以上のように、本発明によれば、クロック分配回路に、クロック信号を伝送するクロック主経路と、クロック信号を返送するクロック返送路と、クロック主経路に接続された主経路用バッファと、クロック返送路に接続された返送路用バッファとを備えて、主経路用バッファと返送路用バッファとの負荷容量を同一となるように設計し、それらバッファのバイアスは同一の電位が与えられるようにし、ＤＬＬによりクロック分配回路の伝播遅延時間がクロック周期の整数倍になるようにコントロールすることで、各段のバッファの消費電力が等しくなり、その消費電流の波形が時間方向に平坦となって、ノイズの低減またはノイズの周波数成分を下げることができる。このため、クロックやデータの分配において、動作依存の消費電力（ＡＣ成分）を小さくでき、分配回路自体から発生するノイズを小さくできる。

以下、本発明に係るタイミング発生器及び半導体試験装置の好ましい実施形態について、図面を参照して説明する。
まず、本発明のタイミング発生器の実施形態について、図１を参照して説明する。
同図は、本実施形態のタイミング発生器の構成を示すブロック図である。

図１に示すように、本実施形態のタイミング発生器１は、複数のタイミング発生部１０−１〜１０−ｎと、クロック分配回路２０とを備えている。
タイミング発生部１０−１〜１０−ｎは、図１に示すように、ロジカル可変遅延回路１１と、アナログ可変遅延回路１２とを備えている。
ロジカル可変遅延回路１１は、カウンタ１１−１と、第一記憶手段（Ｍｅｍｏｒｙ（Ｕ））１１−２と、第二記憶手段（Ｍｅｍｏｒｙ（Ｌ））１１−３と、キャリブレーションデータ記憶手段（ＣＡＬ Ｄａｔａ）１１−４と、エッジＩＤ記憶手段（ＥｄｇｅＩＤ）１１−５と、一致検出回路１１−６と、第一加算器１１−７と、第二加算器１１−８と、クロック周期遅延手段１１−９とを備えている。

キャリブレーションデータ記憶手段１１−４は、ＣＡＬＤａｔａを記憶する。
ＣＡＬＤａｔａ（Ｃａｌｉｂｒａｔｉｏｎ Ｄａｔａ）とは、タイミング発生器の設定にオフセットする（下駄をはかす）データをいう。
複数のタイミング発生部１０−１〜１０−ｎの間には、ＳＫＥＷ（部品間の伝播遅延時間のずれ）が生じるため、補正を行なう必要がある。この補正は、すべてのタイミング発生部１０−１〜１０−ｎを同一設定としたときの伝播遅延時間を測定し、一番位相が遅いタイミング発生部にすべてのタイミング発生部に位相を合わせるために、タイミング発生部の設定に下駄をはかす（オフセットを加える）ことをする。この下駄をはかす値が「ＣＡＬＤａｔａ」であり、測定してＣＡＬＤａｔａを設定する動作をキャリブレーション（Ｃａｌｉｂｒａｔｉｏｎ：校正）という。

エッジＩＤ記憶手段１１−５は、エッジＩＤ（ＥｄｇｅＩＤ）を記憶する。
ＥｄｇｅＩＤとは、クロック分配回路のＳＫＥＷを校正するためのデータをいう。
本実施形態におけるクロック分配方式の場合、隣接するタイミング発生器どうしのＳＫＥＷは、クロック周期の整数分の１になる。例えば、クロックの周期を２ｎｓ、往復のバッファの段数を３２段とした場合、隣接するタイミング発生部どうしのＳＫＥＷは６２．５ｐｓとなる。

Ｒｅｆｃｌｋの入力側に一番近いタイミング発生器では、分配回路により６２．５ｐｓの遅延時間、２段目では、６２．５ｐｓ＊２＝１２５ｐｓの遅延時間、分配回路の折り返し部分に一番近いタイミング発生器では、６２．５ｐｓ＊８＝１０００ｐｓの遅延時間となる。
この例の場合、タイミング発生器のレイアウトされた位置によって、６２．５ｐｓ＊ｎの第二のＣＡＬＤａｔａを有し、ＣＡＬＤａｔａに加算することで、クロック分配回路のＳＫＥＷを校正できる。この第二のＣＡＬＤａｔａをエッジＩＤという。

第一加算器１１−７は、キャリブレーションデータ記憶手段１１−４に記憶されたＣＡＬＤａｔａと、エッジＩＤ記憶手段１１−５に記憶されたＥｄｇｅＩＤとを加算して出力する。
第二加算器１１−８は、第二記憶手段１１−３に記憶された余りと、第一加算器１１−７の出力とを加算してクロック周期遅延手段１１−９へ送る。

なお、ロジカル可変遅延回路１１におけるカウンタ１１−１，第一記憶手段１１−２，第二記憶手段１１−３，一致検出回路１１−６，クロック周期遅延手段１１−９の構成及び動作は、従来のロジカル可変遅延回路２１１におけるカウンタ２１１−１，第一記憶手段２１１−２，第二記憶手段２１１−３，一致検出回路２１１−５，クロック周期遅延手段２１１−７の構成及び動作と同様であるため、その説明を省略する。

アナログ可変遅延回路１２は、論理積回路１２−１と、可変遅延回路（Ｃｏｕｒｓｅ Ｄｅｌａｙ）１２−２と、可変遅延回路（Ｆｉｎｅ Ｄｅｌａｙ）１２−３とを備えている。
なお、このアナログ可変遅延回路１２の構成及び動作は、従来のアナログ可変遅延回路２１２の構成及び動作と同様であるため、その説明を省略する。
また、本実施形態においては、タイミング発生部を複数備えてあるが、タイミング発生部は複数に限るものではなく、一つのみ備えることもできる。

クロック分配回路２０は、各タイミング発生部１０−１〜１０−ｎのそれぞれに対してクロックを分配するための回路であって、図１に示すように、クロック主経路２１と、クロック分岐路２２と、クロック分岐点２３と、主経路用バッファ２４と、クロック入力端子２５と、クロック返送路２６と、返送路用バッファ２７と、バイアス経路２８と、遅延ロックループ回路（ＤＬＬ）３０とを備えている。

クロック主経路２１は、入力されたクロック（ＲＥＦＣＬＫ）を伝送する経路である。
クロック分岐路２２は、各タイミング発生部１０−１〜１０−ｎごとにクロック主経路２１との間を接続する経路であって、クロック主経路２１から各タイミング発生部１０−１〜１０−ｎへクロックを送るものである。

そして、クロック主経路２１は、クロック分岐路２２が分岐する点、すなわち、クロック主経路２１とクロック分岐路２２とが接続されている点であるクロック分岐点２３を有している。
さらに、そのクロック主経路２１における複数のクロック分岐点２３の各間には主経路用バッファ２４が接続されている。

主経路用バッファ２４は、クロックに所定の遅延量を与えるためのバッファである。
この主経路用バッファ２４は、クロック入力端子２５と、このクロック入力端子２５に最も近いクロック分岐点２３との間にも接続されている。
なお、主経路用バッファ２４の構成については、後述の「主経路用バッファ及び返送路用バッファの構成について」にて説明する。

クロック返送路２６は、クロック主経路２１によりその終端まで伝送されたクロックをクロック入力端子２５付近まで返送する経路である。このクロック返送路２６の起点は、クロック主経路２１上にあってもよく、また、クロック分岐路２２上にあってもよい。

このクロック返送路２６の経路上には、返送路用バッファ２７が接続されている。
返送路用バッファ２７は、クロック主経路２１に接続された主経路用バッファ２４の各段に対応して接続されている。つまり、主経路用バッファ２４と返送路用バッファ２７とは段数が同一である。
バイアス経路２８は、ＤＬＬ３０から出力されたバイアスを主経路用バッファ２４及び返送路用バッファ２７の各段へ送る。

ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）３０は、図１に示すように、位相比較器（ＰＤ）３１と、カウンタ（ＣＴＲ）３２と、ＤＡコンバータ（ＤＡＣ）３３とを備えている。
位相比較器３１は、クロック主経路２１に入力されるクロックと、クロック返送路２６により返送されてきたクロックとを入力し、これら信号間の位相を検出し、この検出結果を位相信号として出力する。
カウンタ３２は、位相比較器３１から位相信号を入力し、その位相信号にもとづき制御信号を生成して出力する。

ＤＡコンバータ３３は、カウンタ３２からの制御信号をデジタル−アナログ変換し、遅延時間制御信号（ＢＩＡＳ信号）として出力する。このＢＩＡＳ信号は、バイアス経路４０により伝播され、主経路用バッファ２４や返送路用バッファ２７へ与えられる。
このような構成により、ＤＬＬ３０では、クロック配線（クロック主経路２１及びクロック返送路２６）での伝播遅延時間がクロック周期の整数倍になるようにＢＩＡＳ信号をコントロールする。

このＤＬＬ３０で生成された遅延時間制御信号（ＢＩＡＳ信号）が主経路用バッファ２４及び返送路用バッファ２７の各段に与えられることで、それら各段の消費電力を等しくすることができる。また、クロック配線での伝播遅延時間がクロックの周期の整数倍となるようにコントロールされる。このことから、図２（ｃ）に示すように、消費電流の波形が平坦となる。このため、クロック配線におけるノイズの低減またはノイズの周波数成分を下げることができる。

なお、図２は、クロック主経路２１に入力されたクロック（（ａ）Ｃｌｏｃｋ Ｉｎ）、クロック主経路２１から出力されたクロック（（ｂ）Ｃｌｏｃｋ Ｏｕｔ（ＴＧ Ｉｎ））、クロック分配回路２０における消費電流（（ｃ）Ｃｌｏｃｋ分配消費電流）の各波形をそれぞれ示す波形図である。
そして、同図では、例えば、１発目のクロックがクロック主経路２１に入力されてから出力されるまでに、主経路用バッファ２４により所定時間遅延するが（同図（ａ），（ｂ））、その間、クロック主経路２１では消費電流が抑制されていることが（ｃ）から把握できる。
さらに、バッファの遅延時間をＤＬＬでコントロールすることから、外来の電源電圧変動や温度変動が起こっても追従するため、クロック配線での遅延時間を一定に保つことができる。

次に、主経路用バッファ及び返送路用バッファの構成について、図３を参照して説明する。
同図は、バッファ（主経路用バッファ２４と返送路用バッファ２７の双方を含む）の構成例を示す回路図であって、同図（ａ）は、シングル（Ｓｉｎｇｌｅ）簡略型遅延回路、同図（ｂ）は、シングル（Ｓｉｎｇｌｅ）型遅延回路、同図（ｃ）は、差動型遅延回路を示す。なお、バッファは、同図（ａ），（ｂ），（ｃ）のいずれかにより構成することができる。

シングル簡略型遅延回路は、同図（ａ）に示すように、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを有している。
ＮチャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦＥＴのソースとは接続されており、ＮチャネルＭＯＳＦＥＴのソースは接地されていて、ＰチャネルＭＯＳＦＥＴのドレインには所定の電圧が印加される。さらに、ＰチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＰが入力され、ＮチャネルＭＯＳＦＥＴのゲートには信号（クロック経路ではクロック、データ経路ではデータ）が入力される（Ｉｎ）。そして、ＮチャネルＭＯＳＦＥＴのドレインとＰチャネルＭＯＳＦＥＴのソースとの接続点からは、ＢＩＡＳＰにもとづき遅延された信号（クロック経路ではクロック、データ経路ではデータ）が出力される（Ｏｕｔ）。

シングル型遅延回路は、同図（ｂ）に示すように、二つのＰチャネルＭＯＳＦＥＴと二つのＮチャネルＭＯＳＦＥＴとを有している。
第一ＰチャネルＭＯＳＦＥＴのソースと第二ＰチャネルＭＯＳＦＥＴのドレインとが接続されており、第二ＰチャネルＭＯＳＦＥＴのソースと第一ＮチャネルＭＯＳＦＥＴのドレインとが接続されており、第一ＮチャネルＭＯＳＦＥＴのソースと第二ＮチャネルＭＯＳＦＥＴのドレインとが接続されている。また、第二ＮチャネルＭＯＳＦＥＴのソースは接地されていて、第一ＰチャネルＭＯＳＦＥＴのドレインには所定の電圧が印加される。さらに、第一ＰチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＰｘが入力され、第二ＮチャネルＭＯＳＦＥＴのゲートにはＢＩＡＳＮｘが入力され、第二ＰチャネルＭＯＳＦＥＴのゲート及び第一ＮチャネルＭＯＳＦＥＴのゲートには信号（クロック経路ではクロック、データ経路ではデータ）が入力される（Ｉｎ）。そして、第二ＰチャネルＭＯＳＦＥＴのソースと第一ＮチャネルＭＯＳＦＥＴのドレインとの接続点からは、ＢＩＡＳＰｘ及びＢＩＡＳＮｘにもとづき遅延された信号（クロック経路ではクロック、データ経路ではデータ）が出力される（Ｏｕｔ）。
すなわち、シングル型遅延回路は、中程にＣＭＯＳインバータを備え、その両側に電流源を有した構成となっている。

差動型遅延回路は、同図（ｃ）に示すように、シングル簡略型遅延回路を二つ組み合わせて、各ＮチャネルＭＯＳＦＥＴのソース同士を接続し、各ＰチャネルＭＯＳＦＥＴのドレインに所定の電圧がそれぞれ印加されるようにしてある。さらに、各ＮチャネルＭＯＳＦＥＴのソース同士が接続された点に第三ＮチャネルＭＯＳＦＥＴのドレインが接続され、この第三ＮチャネルＭＯＳＦＥＴのソースが接地されている。
また、二つのシングル簡略型遅延回路の各ＮチャネルＭＯＳＦＥＴのゲートに信号（一方がＩＮＰ、他方がＩＮＮ）が入力され、シングル簡略型遅延回路の各ＰチャネルＭＯＳＦＥＴのゲートに信号（ＢＩＡＳＰｘ ｏｒ Ｖｓｓ）が入力される。
そして、二つのシングル簡略型遅延回路の一方から信号Ｑが、他方から信号ＸＱがそれぞれ出力される。

ここで、シングル型遅延回路の動作について、さらに説明する。
このシングル型遅延回路の中程にあるインバータがＨｉに遷移すると、Ｈｉ側の電流源（第一ＰチャネルＭＯＳＦＥＴ）から負荷（Ｏｕｔ）に対して電流が流れて、負荷容量がチャージされる。一方、Ｌｏｗ側に遷移すると、今度は負荷側から電源側に電流を逃がして遷移する。それら流れる電流を、シングル型遅延回路の両側に接続されたＭＯＳＦＥＴが電流源として使用しており、チャージされるときもディスチャージされるときも、電流を流すようにコントロールしようというものである。
その電流源には、ある種のバイアス発生源が接続されており、そのバイアス発生源の最終段のトランジスタとカレントミラー接続している。カレントミラー接続しているため、一箇所のバイアス発生器で流している電流がミラーされ、それぞれミラーされて、すべてのトランジスタで、バイアス電流に近い電流で制限され、それぞれのバッファが遷移する際に負荷容量に対して充電する電流をコントロールするということになる。

次に、本発明の半導体試験装置について説明する。
本発明の半導体試験装置は、上述のクロック分配回路２０を有するタイミング発生器１を備えた構成としてある。このタイミング発生器以外の構成は、図４に示した構成と同様である。
このように、タイミング発生器を本実施形態のタイミング発生器とすることで、ノイズのないクロックにもとづいて生成された良質な遅延クロックにより、ＤＵＴ７００に対する各種試験を行なうことができる。これにより、半導体試験の精度を高めることができる。

以上、本発明のタイミング発生器及び半導体試験装置の好ましい実施形態について説明したが、本発明に係るタイミング発生器及び半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、バイアス発生回路としてＤＬＬを用いた構成としたが、バイアス発生回路はＤＬＬに限るものではなく、バッファに同一の電位を与える信号を出力可能な回路であればよい。

本発明は、クロック分配回路においてクロックのノイズ低減を図る手法に関するものであるため、クロック分配回路が備えられたタイミング発生器、半導体試験装置、その他装置類に利用可能である。

本発明のタイミング発生器の構成を示す回路図である。 本発明のタイミング発生器における各波形の経時変化を示すタイムチャートである。 バッファの構成を示すブロック図である。 従来の半導体試験装置の構成を示すブロック図である。 従来のタイミング発生器の構成を示す回路図である。 図５に示すタイミング発生器における各波形の経時変化を示すタイムチャートである。 図５に示したクロック分配方法におけるＣｌｏｃｋ分配消費電流等を示す波形図である。 従来のタイミング発生器の他の構成を示す回路図である。 図８に示したクロック分配方法におけるＣｌｏｃｋ分配消費電流等を示す波形図である。

符号の説明

１ タイミング発生器
１０−１〜１０−ｎ タイミング発生部
１１ ロジカル可変遅延回路
１２ アナログ可変遅延回路
２０ クロック分配回路
２１ クロック主経路
２２ クロック分岐路
２３ クロック分岐点
２４ 主経路用バッファ
２５ クロック入力端子
２６ クロック返送路
２７ 返送路用バッファ
２８ バイアス経路
３０ 遅延ロックループ回路（ＤＬＬ）
３１ 位相比較器
３２ カウンタ
３３ ＤＡコンバータ

Claims (4)

1. データ信号に所定の遅延量を与えて出力する一又は二以上のタイミング発生部と、これらタイミング発生部にクロックを分配するクロック分配回路とを備えたタイミング発生器であって、
   前記クロック分配回路が、
   前記クロックを伝送するクロック主経路と、
   このクロック主経路により伝送されたクロックを返送するクロック返送路と、
   前記クロック主経路に入力される伝送クロックと、前記クロック返送路により返送されてきた返送クロックとを入力するバイアス発生回路とを備え、
   前記クロック主経路が、伝送するクロックに対して所定の遅延量を与える主経路用バッファを有し、
   前記クロック返送路が、返送するクロックに対して所定の遅延量を与える返送路用バッファを有し、
   前記主経路用バッファと前記返送路用バッファとは、負荷容量が同一であり、
   前記バイアス発生回路が、前記主経路用バッファ及び前記返送路用バッファに同一の電位を与えるためのバイアスを生成し、前記主経路用バッファ及び前記返送路用バッファへ送る
   ことを特徴とするタイミング発生器。
2. 前記バイアス発生回路が、遅延ロックループ回路を有し、
   この遅延ロックループ回路が、前記クロック主経路に入力される伝送クロックと、前記クロック返送路により返送されてきた返送クロックとを入力し、これら伝送クロック及び返送クロックにもとづいて、前記バイアスを生成する
   ことを特徴とする請求項１記載のタイミング発生器。
3. 前記主経路用バッファ及び前記返送路用バッファが、
   負荷容量の充電を行う電流量を電流源でコントロールする、従属接続された複数のバッファを含む
   ことを特徴とする請求項１又は２記載のタイミング発生器。
4. 入力した基準クロックにもとづいて周期データを出力する周期発生器と、
   前記周期データにもとづいて試験パターン信号と期待値パターン信号とを出力するパターン発生器と、
   前記基準クロックと前記周期データと前記試験パターン信号とを入力して整形クロック信号と比較クロック信号とを出力するタイミング発生器と、
   前記整形クロック信号を整形して整形パターン信号を出力し半導体デバイスへ送る波形整形器と、
   前記比較クロック信号にもとづき、前記半導体デバイスの応答出力と前記期待値パターン信号とを比較する論理比較回路とを備えた半導体試験装置であって、
   前記タイミング発生器が、前記請求項１から請求項３のいずれかに記載のタイミング発生器からなる
   ことを特徴とする半導体試験装置。

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