JPH08148982A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH08148982A JPH08148982A JP6311209A JP31120994A JPH08148982A JP H08148982 A JPH08148982 A JP H08148982A JP 6311209 A JP6311209 A JP 6311209A JP 31120994 A JP31120994 A JP 31120994A JP H08148982 A JPH08148982 A JP H08148982A
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- JP
- Japan
- Prior art keywords
- circuit
- clocks
- clock
- integrated circuit
- semiconductor integrated
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Abstract
(57)【要約】
【目的】 効果的な電源ノイズ低減を図った半導体集積
回路を提供する。 【構成】 チップ内論理回路が６個の回路ブロックＢ
０，Ｂ１，…，Ｂ５に分割される。クロック生成回路Ｃ
Ｌは、全ての論理回路動作の基準となる２種の基準クロ
ックφ10，φ20を生成する。基準クロックφ10に基づい
て、遅延回路τ10〜τ14により順次遅延されたクロック
φ11〜φ15が得られ、基準クロックφ20に基づいて、遅
延回路τ20〜τ24により順次遅延されたクロックφ21〜
φ25が得られ、これらのクロックにより回路ブロックＢ
０，Ｂ１，…，Ｂ５が少しずつずれたタイミングで動作
する。
回路を提供する。 【構成】 チップ内論理回路が６個の回路ブロックＢ
０，Ｂ１，…，Ｂ５に分割される。クロック生成回路Ｃ
Ｌは、全ての論理回路動作の基準となる２種の基準クロ
ックφ10，φ20を生成する。基準クロックφ10に基づい
て、遅延回路τ10〜τ14により順次遅延されたクロック
φ11〜φ15が得られ、基準クロックφ20に基づいて、遅
延回路τ20〜τ24により順次遅延されたクロックφ21〜
φ25が得られ、これらのクロックにより回路ブロックＢ
０，Ｂ１，…，Ｂ５が少しずつずれたタイミングで動作
する。
Description
【０００１】
【産業上の利用分野】この発明は、クロック制御される
論理回路が集積形成された半導体集積回路に関する。
論理回路が集積形成された半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路は、単相クロックに同期
して動作する回路化，微細化，高集積化が進むにつれ
て、瞬時に大電流が流れることによる電源ノイズが大き
な問題になっている。例えば瞬時に大電流が流れること
による接地線電位の上昇（グランドバウンス）は、回路
誤動作の大きな原因となる。
して動作する回路化，微細化，高集積化が進むにつれ
て、瞬時に大電流が流れることによる電源ノイズが大き
な問題になっている。例えば瞬時に大電流が流れること
による接地線電位の上昇（グランドバウンス）は、回路
誤動作の大きな原因となる。
【０００３】論理集積回路において大きな電流が流れる
のは、微細化，高集積化が余り進んでいない従来では、
出力回路部であった。そこで同時に回路動作する複数の
出力回路がある場合に、これらの出力回路を少しずつ位
相がずれたクロックにより制御することにより、動作電
流を時間的に分散させ、電源ノイズを低減する方法が提
案されている（例えば、特開平４−２１９０１６号）。
のは、微細化，高集積化が余り進んでいない従来では、
出力回路部であった。そこで同時に回路動作する複数の
出力回路がある場合に、これらの出力回路を少しずつ位
相がずれたクロックにより制御することにより、動作電
流を時間的に分散させ、電源ノイズを低減する方法が提
案されている（例えば、特開平４−２１９０１６号）。
【０００４】
【発明が解決しようとする課題】しかし、出力回路に着
目した上述の従来法は、更に大規模化した集積回路にお
いて多数の内部論理回路が同時に動作する場合には、電
源ノイズ対策として十分ではなかった。例えば、下記表
１に示すように、高集積化が一層進んだ現状では、出力
部以上に内部回路の電流ノイズ対策が必須となってい
る。但し表１では、内部ゲートと出力部ゲートの電流比
を１：４０と見積もって、電流は従来と現状の相対値と
して示している。また内部ゲートのうち、クロックに最
初に同期して動作するゲート数を１／５〜１／１０に見
積もっている。
目した上述の従来法は、更に大規模化した集積回路にお
いて多数の内部論理回路が同時に動作する場合には、電
源ノイズ対策として十分ではなかった。例えば、下記表
１に示すように、高集積化が一層進んだ現状では、出力
部以上に内部回路の電流ノイズ対策が必須となってい
る。但し表１では、内部ゲートと出力部ゲートの電流比
を１：４０と見積もって、電流は従来と現状の相対値と
して示している。また内部ゲートのうち、クロックに最
初に同期して動作するゲート数を１／５〜１／１０に見
積もっている。
【０００５】
【表１】
【０００６】この発明は上記の点に鑑みなされたもの
で、効果的な電源ノイズ低減を図った半導体集積回路を
提供することを目的としている。
で、効果的な電源ノイズ低減を図った半導体集積回路を
提供することを目的としている。
【０００７】
【課題を解決するための手段】この発明は、クロック制
御される論理回路が集積形成された半導体集積回路にお
いて、基準クロックを基にこれを僅かずつ位相遅延させ
た複数のクロックを生成するクロック遅延手段を有し、
前記複数のクロックによりそれぞれ制御されるようにチ
ップ内論理回路が複数の回路ブロックに分割されている
ことを特徴としている。
御される論理回路が集積形成された半導体集積回路にお
いて、基準クロックを基にこれを僅かずつ位相遅延させ
た複数のクロックを生成するクロック遅延手段を有し、
前記複数のクロックによりそれぞれ制御されるようにチ
ップ内論理回路が複数の回路ブロックに分割されている
ことを特徴としている。
【０００８】
【作用】この発明によると、チップ内論理回路がブロッ
ク分割されて、それらが少しずつ位相がずれたクロック
で制御される。従って本来同時に動作電流が流れるべき
複数の回路ブロックの動作電流が分散されて、同時電流
による電源ノイズ（電源線の電位低下、接地線の電位上
昇）が、ほぼ回路ブロック分割数分の一に低減される。
ク分割されて、それらが少しずつ位相がずれたクロック
で制御される。従って本来同時に動作電流が流れるべき
複数の回路ブロックの動作電流が分散されて、同時電流
による電源ノイズ（電源線の電位低下、接地線の電位上
昇）が、ほぼ回路ブロック分割数分の一に低減される。
【０００９】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係る論理集積
回路のブロック構成である。この論理集積回路は、規模
が約２０万ゲート、そのうちクロックに同期して動作す
るゲートが２万〜４万ゲート、出力インバータ数が約５
０個、内部ゲートと出力部の電流比は約１：４０であ
り、内部ゲートと出力部の電流比は５：２〜５：１とな
っている。
説明する。図１は、この発明の一実施例に係る論理集積
回路のブロック構成である。この論理集積回路は、規模
が約２０万ゲート、そのうちクロックに同期して動作す
るゲートが２万〜４万ゲート、出力インバータ数が約５
０個、内部ゲートと出力部の電流比は約１：４０であ
り、内部ゲートと出力部の電流比は５：２〜５：１とな
っている。
【００１０】図示のようにこの実施例では、チップ内論
理回路が６個の回路ブロックＢ０，Ｂ１，…，Ｂ５に分
割されている。クロック生成回路ＣＬは、全ての論理回
路動作の基準となる２種の基準クロックφ10，φ20を生
成する。例えば、一方の基準クロックφ10は、その立上
がりタイミングで各回路ブロックにそれぞれ前段からの
データを取り込むクロックである。他方の基準クロック
φ20は、取り込まれたデータに基づいて、立上がりタイ
ミングで各回路ブロックの内部論理回路が実際に回路動
作するクロックである。これらの基準クロックφ10，φ
20は従来では、全ての回路ブロックＢ０，Ｂ１，…，Ｂ
５に同時に供給される。
理回路が６個の回路ブロックＢ０，Ｂ１，…，Ｂ５に分
割されている。クロック生成回路ＣＬは、全ての論理回
路動作の基準となる２種の基準クロックφ10，φ20を生
成する。例えば、一方の基準クロックφ10は、その立上
がりタイミングで各回路ブロックにそれぞれ前段からの
データを取り込むクロックである。他方の基準クロック
φ20は、取り込まれたデータに基づいて、立上がりタイ
ミングで各回路ブロックの内部論理回路が実際に回路動
作するクロックである。これらの基準クロックφ10，φ
20は従来では、全ての回路ブロックＢ０，Ｂ１，…，Ｂ
５に同時に供給される。
【００１１】この実施例においては、これらの基準クロ
ックφ10，φ20は、少しずつ位相遅延させて、各回路ブ
ロックＢ０，Ｂ１，…，Ｂ５に供給される。即ち基準ク
ロックφ10に基づいて、遅延回路τ10により少し遅延さ
せたクロックφ11が生成される。また、クロックφ11を
遅延回路τ11により少し遅延させてクロックφ12が生成
される。以下同様に、遅延回路τ12，τ13，τ14により
順次位相遅延させたクロックφ13，φ14，φ15が生成さ
れる。これらのクロックφ10，φ11，…，φ15がそれぞ
れ回路ブロックＢ０，Ｂ１，…，Ｂ５にデータ取り込み
クロックとして供給される。
ックφ10，φ20は、少しずつ位相遅延させて、各回路ブ
ロックＢ０，Ｂ１，…，Ｂ５に供給される。即ち基準ク
ロックφ10に基づいて、遅延回路τ10により少し遅延さ
せたクロックφ11が生成される。また、クロックφ11を
遅延回路τ11により少し遅延させてクロックφ12が生成
される。以下同様に、遅延回路τ12，τ13，τ14により
順次位相遅延させたクロックφ13，φ14，φ15が生成さ
れる。これらのクロックφ10，φ11，…，φ15がそれぞ
れ回路ブロックＢ０，Ｂ１，…，Ｂ５にデータ取り込み
クロックとして供給される。
【００１２】同様に、他方の基準クロックφ20に基づい
て、遅延回路τ20，τ21，…，τ24により少しずつ遅延
させたクロックφ21，φ22，…，φ25が生成される。こ
れらのクロックφ20，φ21，…，φ25がそれぞれ回路ブ
ロックＢ０，Ｂ１，…，Ｂ５に動作クロックとして供給
される。なお以上の遅延回路τ10〜τ14，τ20〜τ24
は、例えば図に例示したようにインバータチェーンによ
り構成され、クロックサイクルに対して充分無視できる
程度に小さい遅延時間τが設定される。
て、遅延回路τ20，τ21，…，τ24により少しずつ遅延
させたクロックφ21，φ22，…，φ25が生成される。こ
れらのクロックφ20，φ21，…，φ25がそれぞれ回路ブ
ロックＢ０，Ｂ１，…，Ｂ５に動作クロックとして供給
される。なお以上の遅延回路τ10〜τ14，τ20〜τ24
は、例えば図に例示したようにインバータチェーンによ
り構成され、クロックサイクルに対して充分無視できる
程度に小さい遅延時間τが設定される。
【００１３】この様に構成された論理集積回路の動作を
図２を用いて説明する。図２では二つの回路ブロックＢ
０，Ｂ１の動作を示している。前述のように基準クロッ
クφ20の立上がりタイミングで回路ブロックＢ０が回路
動作し、そのタイミングで回路ブロックＢ０での動作電
流が流れる。回路ブロックＢ１では、回路ブロックＢ０
に対して図示のようにτだけ遅れてクロックφ21により
回路動作し、動作電流が流れる。以下同様にして、論理
集積回路チップ全体として、動作電流は、回路分割に応
じて図２に示したように時間的に分散される。
図２を用いて説明する。図２では二つの回路ブロックＢ
０，Ｂ１の動作を示している。前述のように基準クロッ
クφ20の立上がりタイミングで回路ブロックＢ０が回路
動作し、そのタイミングで回路ブロックＢ０での動作電
流が流れる。回路ブロックＢ１では、回路ブロックＢ０
に対して図示のようにτだけ遅れてクロックφ21により
回路動作し、動作電流が流れる。以下同様にして、論理
集積回路チップ全体として、動作電流は、回路分割に応
じて図２に示したように時間的に分散される。
【００１４】図２から明らかなように、クロックφ20の
立上がりタイミングｔ１から、次にクロックφ10が立ち
上がるタイミングｔ２までの時間内に全ての回路ブロッ
クＢ０〜Ｂ５の動作が完了するように、遅延時間τは小
さい値に設定されることになる。以上に説明したクロッ
クφ20の立上がりタイミングｔ１からの回路動作により
各回路ブロックＢ０〜Ｂ５に得られる出力を例えば並列
に外部に取り出したい場合には、基準クロックφ10の立
上がりタイミングｔ２でデータ取り込みを行う出力ラッ
チ回路を各回路ブロック毎に用意しておけばよい。
立上がりタイミングｔ１から、次にクロックφ10が立ち
上がるタイミングｔ２までの時間内に全ての回路ブロッ
クＢ０〜Ｂ５の動作が完了するように、遅延時間τは小
さい値に設定されることになる。以上に説明したクロッ
クφ20の立上がりタイミングｔ１からの回路動作により
各回路ブロックＢ０〜Ｂ５に得られる出力を例えば並列
に外部に取り出したい場合には、基準クロックφ10の立
上がりタイミングｔ２でデータ取り込みを行う出力ラッ
チ回路を各回路ブロック毎に用意しておけばよい。
【００１５】図２には、回路分割を行わない従来方式で
の動作電流を併せて示している。これと比較して、例え
ば回路ブロック分割としてチップ内論理回路を均等に６
分割した場合には、動作電流のピーク値はほぼ１／６に
なる。以上のように、内部論理回路の電流が出力部電流
よりも数倍も大きくなる大規模論理集積回路において
は、出力部のみで電流分散させても十分な効果は得られ
ないが、実施例のように内部論理回路部で電流分散処理
を実行することによって、効果的な電源ノイズ低減が図
られる。
の動作電流を併せて示している。これと比較して、例え
ば回路ブロック分割としてチップ内論理回路を均等に６
分割した場合には、動作電流のピーク値はほぼ１／６に
なる。以上のように、内部論理回路の電流が出力部電流
よりも数倍も大きくなる大規模論理集積回路において
は、出力部のみで電流分散させても十分な効果は得られ
ないが、実施例のように内部論理回路部で電流分散処理
を実行することによって、効果的な電源ノイズ低減が図
られる。
【００１６】
【発明の効果】以上述べたようにこの発明によれば、チ
ップ内論理回路をブロック分割して、これらを少しずつ
位相がずれたクロックで制御することにより、同時電流
による電源ノイズを効果的に低減した半導体集積回路を
得ることができる。
ップ内論理回路をブロック分割して、これらを少しずつ
位相がずれたクロックで制御することにより、同時電流
による電源ノイズを効果的に低減した半導体集積回路を
得ることができる。
【図１】 この個の発明の一実施例に係る半導体集積回
路の構成を示す。
路の構成を示す。
【図２】 同実施例の動作タイミング図である。
Ｂ０〜Ｂ５…回路ブロック、ＣＬ…クロック生成回路、
τ10〜τ15，τ20〜τ25…遅延回路。
τ10〜τ15，τ20〜τ25…遅延回路。
Claims (1)
- 【請求項１】 クロック制御される論理回路が集積形成
された半導体集積回路において、 基準クロックを基にこれを僅かずつ位相遅延させた複数
のクロックを生成するクロック遅延手段を有し、前記複
数のクロックによりそれぞれ制御されるようにチップ内
論理回路が複数の回路ブロックに分割されていることを
特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6311209A JPH08148982A (ja) | 1994-11-21 | 1994-11-21 | 半導体集積回路 |
| US08/556,199 US5670899A (en) | 1994-11-21 | 1995-11-09 | Logic circuit controlled by a plurality of clock signals |
| US08/911,106 US6046607A (en) | 1994-11-21 | 1997-08-13 | Logic circuit controlled by a plurality of clock signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6311209A JPH08148982A (ja) | 1994-11-21 | 1994-11-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148982A true JPH08148982A (ja) | 1996-06-07 |
Family
ID=18014419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6311209A Pending JPH08148982A (ja) | 1994-11-21 | 1994-11-21 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6046607A (ja) |
| JP (1) | JPH08148982A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2000065651A1 (fr) * | 1999-04-27 | 2000-11-02 | Hitachi, Ltd. | Ci a semi-conducteur |
| KR100427004B1 (ko) * | 2000-12-11 | 2004-04-14 | 산요덴키가부시키가이샤 | 반도체 집적 회로 장치 및 그 설계 방법 |
| JP2007033386A (ja) * | 2005-07-29 | 2007-02-08 | Advantest Corp | タイミング発生器及び半導体試験装置 |
| US7716546B2 (en) | 2007-10-03 | 2010-05-11 | International Business Machines Corporation | System and method for improved LBIST power and run time |
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| US6775529B1 (en) | 2000-07-31 | 2004-08-10 | Marvell International Ltd. | Active resistive summer for a transformer hybrid |
| USRE41831E1 (en) | 2000-05-23 | 2010-10-19 | Marvell International Ltd. | Class B driver |
| US7433665B1 (en) | 2000-07-31 | 2008-10-07 | Marvell International Ltd. | Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same |
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-
1994
- 1994-11-21 JP JP6311209A patent/JPH08148982A/ja active Pending
-
1997
- 1997-08-13 US US08/911,106 patent/US6046607A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6046607A (en) | 2000-04-04 |
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