JPH04219016A - 出力端子回路 - Google Patents
出力端子回路Info
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- JPH04219016A JPH04219016A JP3074257A JP7425791A JPH04219016A JP H04219016 A JPH04219016 A JP H04219016A JP 3074257 A JP3074257 A JP 3074257A JP 7425791 A JP7425791 A JP 7425791A JP H04219016 A JPH04219016 A JP H04219016A
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- flops
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- 239000000872 buffer Substances 0.000 claims abstract description 58
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000009825 accumulation Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理回路の出力端子回路
に係わり、特に論理回路の出力をフリップフロップでラ
ッチして出力する出力端子回路に関する。
に係わり、特に論理回路の出力をフリップフロップでラ
ッチして出力する出力端子回路に関する。
【０００２】
【従来の技術】通常、各種論理回路からの出力データは
、例えばＤ型フリップフロップ等により一旦ラッチされ
てから出力されることが多い。特に、論理回路から複数
のデータが出力される場合には、各データごとにフリッ
プフロップ等からなる出力端子回路を設け、システムが
必要とする共通のタイミングでデータ取り込みを行うよ
うになっている。
、例えばＤ型フリップフロップ等により一旦ラッチされ
てから出力されることが多い。特に、論理回路から複数
のデータが出力される場合には、各データごとにフリッ
プフロップ等からなる出力端子回路を設け、システムが
必要とする共通のタイミングでデータ取り込みを行うよ
うになっている。
【０００３】図５は従来の出力端子回路を表わしたもの
である。この図で、内部論理回路１１は所定の論理演算
等を行った結果として、４種の論理出力データ１２−１
〜１２−４を出力するようになっている。これらの論理
出力データは、それぞれ出力端子回路１３−１〜１３−
４を介して出力端子１４−１〜１４−４から出力される
ようになっている。
である。この図で、内部論理回路１１は所定の論理演算
等を行った結果として、４種の論理出力データ１２−１
〜１２−４を出力するようになっている。これらの論理
出力データは、それぞれ出力端子回路１３−１〜１３−
４を介して出力端子１４−１〜１４−４から出力される
ようになっている。
【０００４】出力端子回路１３−１〜１３−４には、そ
れぞれデータ入力端子Ｄ、データ出力端子Ｑ、およびク
ロック入力端子Ｃを備えたＤ型フリップフロップ１５−
１〜１５−４が設けられている。このうち、各データ入
力端子Ｄにはそれぞれ論理出力データ１２−１〜１２−
４が入力され、また、各データ出力端子Ｑは一定の時間
遅延を与えるための出力バッファ１６−１〜１６−４を
介して出力端子１４−１〜１４−４へと接続されている
。また、クロック入力端子Ｃには、クロック源１８から
出力されるクロックパルス１９がそれぞれ分岐されて入
力されるようになっている。
れぞれデータ入力端子Ｄ、データ出力端子Ｑ、およびク
ロック入力端子Ｃを備えたＤ型フリップフロップ１５−
１〜１５−４が設けられている。このうち、各データ入
力端子Ｄにはそれぞれ論理出力データ１２−１〜１２−
４が入力され、また、各データ出力端子Ｑは一定の時間
遅延を与えるための出力バッファ１６−１〜１６−４を
介して出力端子１４−１〜１４−４へと接続されている
。また、クロック入力端子Ｃには、クロック源１８から
出力されるクロックパルス１９がそれぞれ分岐されて入
力されるようになっている。
【０００５】第６図と共に、以上のような構成の従来の
出力端子回路の動作を説明する。出力端子回路１３−１
〜１３−４のＤ型フリップフロップ１５−１〜１５−４
は、それぞれのクロック入力端子Ｃに入力されるクロッ
クパルス１９の立ち上がりのタイミングＴ１ （第６図
ｅ）で論理出力データ１２−１〜１２−４をラッチし、
出力端子Ｑから出力バッファ１６−１〜１６−４に出力
する。出力バッファ１６−１〜１６−４に与えられたデ
ータは、それぞれ所定時間だけ遅延されたうえで出力端
子１４−１〜１４−４を介して図示しない外部へと出力
される。
出力端子回路の動作を説明する。出力端子回路１３−１
〜１３−４のＤ型フリップフロップ１５−１〜１５−４
は、それぞれのクロック入力端子Ｃに入力されるクロッ
クパルス１９の立ち上がりのタイミングＴ１ （第６図
ｅ）で論理出力データ１２−１〜１２−４をラッチし、
出力端子Ｑから出力バッファ１６−１〜１６−４に出力
する。出力バッファ１６−１〜１６−４に与えられたデ
ータは、それぞれ所定時間だけ遅延されたうえで出力端
子１４−１〜１４−４を介して図示しない外部へと出力
される。
【０００６】例えば、タイミングＴ１ において論理出
力データ１２−１〜１２−４がいずれも“Ｈ”レベルで
あったとすると、出力データ１７−１〜１７−４は第６
図（ａ）〜（ｄ）に示すようになる。すなわち、出力デ
ータ１７−１〜１７−４は、いずれも、Ｄ型フリップフ
ロップ自身の応答速度に依存する遅延量と出力バッファ
１６−１〜１６−４による遅延量とを合わせた量Ａだけ
出力が遅延された後、同時に立ち上がることとなる（同
図ａ〜ｄ；タイミングＴ２ 〜Ｔ５ ）。
力データ１２−１〜１２−４がいずれも“Ｈ”レベルで
あったとすると、出力データ１７−１〜１７−４は第６
図（ａ）〜（ｄ）に示すようになる。すなわち、出力デ
ータ１７−１〜１７−４は、いずれも、Ｄ型フリップフ
ロップ自身の応答速度に依存する遅延量と出力バッファ
１６−１〜１６−４による遅延量とを合わせた量Ａだけ
出力が遅延された後、同時に立ち上がることとなる（同
図ａ〜ｄ；タイミングＴ２ 〜Ｔ５ ）。
【０００７】また、クロックパルス１９の立ち上がりの
タイミングＴ６ （同図ｅ）において論理出力データ１
２−１〜１２−４がいずれも“Ｌ”レベルであったとす
ると、出力データ１７−１〜１７−４は、いずれも、遅
延量Ａだけ出力が遅延された後、同時に立ち下がること
となる（同図ａ〜ｄ；タイミングＴ７ 〜Ｔ１０）。
タイミングＴ６ （同図ｅ）において論理出力データ１
２−１〜１２−４がいずれも“Ｌ”レベルであったとす
ると、出力データ１７−１〜１７−４は、いずれも、遅
延量Ａだけ出力が遅延された後、同時に立ち下がること
となる（同図ａ〜ｄ；タイミングＴ７ 〜Ｔ１０）。
【０００８】
【発明が解決しようとする課題】このように、従来の出
力端子回路では、各フリップフロップ回路のクロック入
力端子に同一位相のクロックパルスが与えられ、出力バ
ッファ１６−１〜１６−４が同時に動作するようになっ
ていた。
力端子回路では、各フリップフロップ回路のクロック入
力端子に同一位相のクロックパルスが与えられ、出力バ
ッファ１６−１〜１６−４が同時に動作するようになっ
ていた。
【０００９】例えば図６のタイミングＴ１ における出
力データ１７−１〜１７−４の波形は、図７（ａ）〜（
ｄ）に示すように同じ立ち上がりを示すため、各出力バ
ッファのピーク電流はいずれも同図（ｅ）の曲線３１の
ようになる。但し、この図で、ＶＨ は出力データが論
理値“１”として認識される境界値を示す。
力データ１７−１〜１７−４の波形は、図７（ａ）〜（
ｄ）に示すように同じ立ち上がりを示すため、各出力バ
ッファのピーク電流はいずれも同図（ｅ）の曲線３１の
ようになる。但し、この図で、ＶＨ は出力データが論
理値“１”として認識される境界値を示す。
【００１０】従って、全体としての電流値は、曲線３２
のように高いピーク値Ｉを示すこととなる。すなわち、
これらの出力バッファに電流が流れるタイミングが集中
し、図示しない電源ラインには、出力データが変化する
ごとに第６図（ｆ）に示すような大きなピーク電流Ｉが
流れることとなる。これによりノイズが発生し、例えば
入力バッファやその他の回路が誤動作を起こし易くなる
という欠点があった。
のように高いピーク値Ｉを示すこととなる。すなわち、
これらの出力バッファに電流が流れるタイミングが集中
し、図示しない電源ラインには、出力データが変化する
ごとに第６図（ｆ）に示すような大きなピーク電流Ｉが
流れることとなる。これによりノイズが発生し、例えば
入力バッファやその他の回路が誤動作を起こし易くなる
という欠点があった。
【００１１】そこで、本発明の目的は、同時出力動作に
よるノイズの発生を抑え、回路の誤動作を防止すること
のできる出力端子回路を提供することにある。
よるノイズの発生を抑え、回路の誤動作を防止すること
のできる出力端子回路を提供することにある。
【００１２】
【課題を解決するための手段】請求項１記載の発明では
、（ｉ）複数の論理データをそれぞれ入力とする複数の
フリップフロップと、（ｉｉ）これら複数のフリップフ
ロップがそれぞれの入力データをラッチする際のタイミ
ングの基準となるクロックパルスを供給するクロックパ
ルス供給手段と、（ｉｉｉ ）このクロックパルス供給
手段から複数のフリップフロップに供給される各クロッ
クパルスに対し、それぞれ異なる量の位相遅延を与える
クロックパルス位相遅延手段とを出力端子回路に具備さ
せる。
、（ｉ）複数の論理データをそれぞれ入力とする複数の
フリップフロップと、（ｉｉ）これら複数のフリップフ
ロップがそれぞれの入力データをラッチする際のタイミ
ングの基準となるクロックパルスを供給するクロックパ
ルス供給手段と、（ｉｉｉ ）このクロックパルス供給
手段から複数のフリップフロップに供給される各クロッ
クパルスに対し、それぞれ異なる量の位相遅延を与える
クロックパルス位相遅延手段とを出力端子回路に具備さ
せる。
【００１３】そして、請求項１記載の発明では、複数の
フリップフロップにそれぞれ入力されるクロックパルス
に位相差を与えることにより、出力データの変化のタイ
ミングを互いにずらすこととする。
フリップフロップにそれぞれ入力されるクロックパルス
に位相差を与えることにより、出力データの変化のタイ
ミングを互いにずらすこととする。
【００１４】請求項２記載の発明では、（ｉ）所定の論
理演算を行う論理回路から出力された複数の論理データ
をそれぞれ入力とする複数のフリップフロップと、（ｉ
ｉ）これら複数のフリップフロップからの出力データを
それぞれ一定量遅延させる複数の出力バッファと、（ｉ
ｉｉ ）これら複数の出力バッファからの出力データを
それぞれ外部回路へと出力する複数のデータ出力端子と
、（ｉｖ）複数のフリップフロップがそれぞれの入力デ
ータのラッチを行う際のタイミングの基準となるクロッ
クパルスを供給するクロックパルス供給手段と、（ｖ）
このクロックパルス供給手段に直列に接続されると共に
それぞれの出力側が複数のフリップフロップのクロック
パルス入力端子の各々に接続され、与えられた各クロッ
クパルスの位相をそれぞれ遅延する複数のクロックパル
ス遅延バッファとを出力端子回路に具備させる。
理演算を行う論理回路から出力された複数の論理データ
をそれぞれ入力とする複数のフリップフロップと、（ｉ
ｉ）これら複数のフリップフロップからの出力データを
それぞれ一定量遅延させる複数の出力バッファと、（ｉ
ｉｉ ）これら複数の出力バッファからの出力データを
それぞれ外部回路へと出力する複数のデータ出力端子と
、（ｉｖ）複数のフリップフロップがそれぞれの入力デ
ータのラッチを行う際のタイミングの基準となるクロッ
クパルスを供給するクロックパルス供給手段と、（ｖ）
このクロックパルス供給手段に直列に接続されると共に
それぞれの出力側が複数のフリップフロップのクロック
パルス入力端子の各々に接続され、与えられた各クロッ
クパルスの位相をそれぞれ遅延する複数のクロックパル
ス遅延バッファとを出力端子回路に具備させる。
【００１５】そして、請求項２記載の発明では、複数の
クロックパルス遅延バッファをクロックパルス供給手段
に直列に接続すると共にそれぞれの出力側を複数のフリ
ップフロップのクロックパルス入力端子の各々に接続す
ることにより、これら複数のフリップフロップに入力さ
れるクロックパルスに位相差を与えることとする。
クロックパルス遅延バッファをクロックパルス供給手段
に直列に接続すると共にそれぞれの出力側を複数のフリ
ップフロップのクロックパルス入力端子の各々に接続す
ることにより、これら複数のフリップフロップに入力さ
れるクロックパルスに位相差を与えることとする。
【００１６】請求項３記載の発明では、（ｉ）所定の論
理演算を行う論理回路から出力された複数の論理データ
をそれぞれ入力とする複数のフリップフロップと、（ｉ
ｉ）これら複数のフリップフロップからの出力データを
それぞれ一定量遅延させる複数の出力バッファと、（ｉ
ｉｉ ）これら複数の出力バッファからの出力データを
それぞれ外部回路へと出力する複数のデータ出力端子と
、（ｉｖ）複数のフリップフロップがそれぞれの入力デ
ータのラッチを行う際のタイミングの基準となるクロッ
クパルスを供給するクロックパルス供給手段と、（ｖ）
それぞれの入力側がクロックパルス供給手段にパラレル
に接続されると共にそれぞれの出力側が複数のフリップ
フロップのクロックパルス入力端子に各々接続され、ク
ロックパルス供給手段から供給されたそれぞれのクロッ
クパルスの位相を互いに異なる量ずつ遅延させる複数の
クロックパルス遅延バッファとを出力端子回路に具備さ
せる。
理演算を行う論理回路から出力された複数の論理データ
をそれぞれ入力とする複数のフリップフロップと、（ｉ
ｉ）これら複数のフリップフロップからの出力データを
それぞれ一定量遅延させる複数の出力バッファと、（ｉ
ｉｉ ）これら複数の出力バッファからの出力データを
それぞれ外部回路へと出力する複数のデータ出力端子と
、（ｉｖ）複数のフリップフロップがそれぞれの入力デ
ータのラッチを行う際のタイミングの基準となるクロッ
クパルスを供給するクロックパルス供給手段と、（ｖ）
それぞれの入力側がクロックパルス供給手段にパラレル
に接続されると共にそれぞれの出力側が複数のフリップ
フロップのクロックパルス入力端子に各々接続され、ク
ロックパルス供給手段から供給されたそれぞれのクロッ
クパルスの位相を互いに異なる量ずつ遅延させる複数の
クロックパルス遅延バッファとを出力端子回路に具備さ
せる。
【００１７】そして、請求項３記載の発明では、互いに
異なる量の時間遅延を与える複数のクロックパルス遅延
バッファを、入力側がクロックパルス供給手段にパラレ
ルに接続されるように設け、それぞれの出力側を複数の
フリップフロップのクロックパルス入力端子の各々に接
続することにより、これら複数のフリップフロップに入
力されるクロックパルスに位相差を与えることとする。
異なる量の時間遅延を与える複数のクロックパルス遅延
バッファを、入力側がクロックパルス供給手段にパラレ
ルに接続されるように設け、それぞれの出力側を複数の
フリップフロップのクロックパルス入力端子の各々に接
続することにより、これら複数のフリップフロップに入
力されるクロックパルスに位相差を与えることとする。
【００１８】請求項４記載の発明では、複数の出力バッ
ファの出力データの各出力開始時点から論理変化レベル
に達するまでの時間をそれぞれ変化させ、クロックパル
ス遅延手段により遅延された各クロックパルスでラッチ
された出力データ間の位相差を補完するように請求項２
または請求項３記載の出力端子回路を構成する。
ファの出力データの各出力開始時点から論理変化レベル
に達するまでの時間をそれぞれ変化させ、クロックパル
ス遅延手段により遅延された各クロックパルスでラッチ
された出力データ間の位相差を補完するように請求項２
または請求項３記載の出力端子回路を構成する。
【００１９】すなわち、請求項４記載の発明では、互い
に異なる出力特性の出力バッファを用いて出力データの
立ち上がりに要する時間を変化させることにより、各出
力バッファに至るまでの遅延量と、出力バッファの出力
データの各出力開始時点から論理変化レベルに達するま
での時間との和を一定にし、各出力データの論理変化の
タイミングを一致させることとする。
に異なる出力特性の出力バッファを用いて出力データの
立ち上がりに要する時間を変化させることにより、各出
力バッファに至るまでの遅延量と、出力バッファの出力
データの各出力開始時点から論理変化レベルに達するま
での時間との和を一定にし、各出力データの論理変化の
タイミングを一致させることとする。
【００２０】
【実施例】以下実施例につき本発明を詳細に説明する。
【００２１】第１図は本発明の一実施例における出力端
子回路を表わしたものである。ここでは、従来例と同一
部分には同一符号を付し、適宜説明を省略する。
子回路を表わしたものである。ここでは、従来例と同一
部分には同一符号を付し、適宜説明を省略する。
【００２２】この図で、クロック源１８の出力ラインに
は遅延バッファ２１−１〜２１−４が直列に接続され、
それぞれの出力側は出力端子回路１３−１〜１３−４の
Ｄ型フリップフロップ１５−１〜１５−４のクロック入
力端子Ｃにも接続されている。このうち遅延バッファ２
１−４は、クロック源１８から出力されるクロックパル
ス１９の位相を微小量ａだけ遅延させてクロックパルス
２２−４を出力し、遅延バッファ２１−３は、遅延バッ
ファ２１−４から出力されるクロックパルス２２−４の
位相をさらにａだけ遅延させてクロックパルス２２−３
を出力する。遅延バッファ２１−２、２１−１について
も同様の位相遅延動作を行い、それぞれクロックパルス
２２−２、２２−１を出力するようようになっている。 結局、クロックパルス２２−１〜２２−４の位相は、ク
ロックパルス１９よりもそれぞれ４ａ、３ａ、２ａ、ａ
だけ遅延されたものとなっている。その他は、従来例（
図５）と同様の構成となっている。
は遅延バッファ２１−１〜２１−４が直列に接続され、
それぞれの出力側は出力端子回路１３−１〜１３−４の
Ｄ型フリップフロップ１５−１〜１５−４のクロック入
力端子Ｃにも接続されている。このうち遅延バッファ２
１−４は、クロック源１８から出力されるクロックパル
ス１９の位相を微小量ａだけ遅延させてクロックパルス
２２−４を出力し、遅延バッファ２１−３は、遅延バッ
ファ２１−４から出力されるクロックパルス２２−４の
位相をさらにａだけ遅延させてクロックパルス２２−３
を出力する。遅延バッファ２１−２、２１−１について
も同様の位相遅延動作を行い、それぞれクロックパルス
２２−２、２２−１を出力するようようになっている。 結局、クロックパルス２２−１〜２２−４の位相は、ク
ロックパルス１９よりもそれぞれ４ａ、３ａ、２ａ、ａ
だけ遅延されたものとなっている。その他は、従来例（
図５）と同様の構成となっている。
【００２３】第２図と共に、以上のような構成の出力端
子回路の動作を説明する。出力端子回路１３−１〜１３
−４のＤ型フリップフロップ１５−１〜１５−４は、そ
れぞれのクロック入力端子Ｃに入力されるクロックパル
ス２２−１〜２２−４の立ち上がりのタイミングで論理
出力データ１２−１〜１２−４をラッチし、出力端子Ｑ
から出力バッファ１６−１〜１６−４に出力する。出力
バッファ１６−１〜１６−４に与えられたデータは、そ
れぞれ所定時間だけ遅延されたうえで出力端子１４−１
〜１４−４を介して図示しない外部へと出力される。
子回路の動作を説明する。出力端子回路１３−１〜１３
−４のＤ型フリップフロップ１５−１〜１５−４は、そ
れぞれのクロック入力端子Ｃに入力されるクロックパル
ス２２−１〜２２−４の立ち上がりのタイミングで論理
出力データ１２−１〜１２−４をラッチし、出力端子Ｑ
から出力バッファ１６−１〜１６−４に出力する。出力
バッファ１６−１〜１６−４に与えられたデータは、そ
れぞれ所定時間だけ遅延されたうえで出力端子１４−１
〜１４−４を介して図示しない外部へと出力される。
【００２４】クロックパルス２２−１〜２２−４は、ク
ロックパルス１９の立ち上がりのタイミングＴ１ （第
２図ｅ）からそれぞれ時間４ａ、３ａ、２ａ、ａだけ遅
れて立ち上がるが、例えばこれらの各時点における論理
出力データ１２−１〜１２−４がいずれも“Ｈ”レベル
であったとすると、出力データ２３−１〜２３−４は第
２図（ａ）〜（ｄ）に示すようになる。すなわち、出力
データ２３−１〜２３−４は、Ｄ型フリップフロップ自
身の応答速度に依存する遅延量と出力バッファ１６−１
〜１６−４による遅延量とを合わせた量Ａに、さらにそ
れぞれ遅延量４ａ、３ａ、２ａ、ａを加えた量だけ遅延
されるため、互いに異なるタイミングで立ち上がること
となる（同図ａ〜ｄ；タイミングＴ２ ′〜Ｔ５ ′）
。
ロックパルス１９の立ち上がりのタイミングＴ１ （第
２図ｅ）からそれぞれ時間４ａ、３ａ、２ａ、ａだけ遅
れて立ち上がるが、例えばこれらの各時点における論理
出力データ１２−１〜１２−４がいずれも“Ｈ”レベル
であったとすると、出力データ２３−１〜２３−４は第
２図（ａ）〜（ｄ）に示すようになる。すなわち、出力
データ２３−１〜２３−４は、Ｄ型フリップフロップ自
身の応答速度に依存する遅延量と出力バッファ１６−１
〜１６−４による遅延量とを合わせた量Ａに、さらにそ
れぞれ遅延量４ａ、３ａ、２ａ、ａを加えた量だけ遅延
されるため、互いに異なるタイミングで立ち上がること
となる（同図ａ〜ｄ；タイミングＴ２ ′〜Ｔ５ ′）
。
【００２５】また、クロックパルス２２−１〜２２−４
がクロックパルス１９の立ち上がりのタイミングＴ６
（第２図ｅ）からそれぞれ時間４ａ、３ａ、２ａ、ａだ
け遅れて立ち上がった時点で、例えば論理出力データ１
２−１〜１２−４がいずれも“Ｌ”レベルであったとす
ると、出力データ２３−１〜２３−４は、遅延量Ａにそ
れぞれ遅延量４ａ、３ａ、２ａ、ａを加えた量だけ遅延
されるため、互いに異なるタイミングで立ち下がること
となる（同図ａ〜ｄ；タイミングＴ７ ′〜Ｔ１０′）
。
がクロックパルス１９の立ち上がりのタイミングＴ６
（第２図ｅ）からそれぞれ時間４ａ、３ａ、２ａ、ａだ
け遅れて立ち上がった時点で、例えば論理出力データ１
２−１〜１２−４がいずれも“Ｌ”レベルであったとす
ると、出力データ２３−１〜２３−４は、遅延量Ａにそ
れぞれ遅延量４ａ、３ａ、２ａ、ａを加えた量だけ遅延
されるため、互いに異なるタイミングで立ち下がること
となる（同図ａ〜ｄ；タイミングＴ７ ′〜Ｔ１０′）
。
【００２６】このように、出力データ２３−１〜２３−
４は別々のタイミングで変化するため、出力バッファに
流れる電流は時間的に分散することとなる。従って、図
示しない電源ラインには、従来のような大きなピーク電
流が流れることはなく、第２図（ｆ）に示すような時間
的に分散した小さな電流が流れることとなる。
４は別々のタイミングで変化するため、出力バッファに
流れる電流は時間的に分散することとなる。従って、図
示しない電源ラインには、従来のような大きなピーク電
流が流れることはなく、第２図（ｆ）に示すような時間
的に分散した小さな電流が流れることとなる。
【００２７】なお、本実施例では遅延バッファ２１−１
〜２１−４による遅延量をいずれも等しくａとしたが、
これらは特に等しい値である必要はなく、相異なる値で
よいのはもちろんである。ただし、これらの値をあまり
に大きくすると出力データの論理自体が本来とは異なっ
たものになってしまうので、これらの値は出力バッファ
に流れる電流を時間的に分散させ得る最小の値が望まし
い。
〜２１−４による遅延量をいずれも等しくａとしたが、
これらは特に等しい値である必要はなく、相異なる値で
よいのはもちろんである。ただし、これらの値をあまり
に大きくすると出力データの論理自体が本来とは異なっ
たものになってしまうので、これらの値は出力バッファ
に流れる電流を時間的に分散させ得る最小の値が望まし
い。
【００２８】次に、本実施例の一変形例について説明す
る。
る。
【００２９】第３図は、本発明の他の実施例における出
力端子回路を表わしたものである。この図で、それぞれ
の出力端子回路１３−１〜１３−４には、互いに異なる
時間の遅延動作を行う遅延バッファ２４−１〜２４−４
が備えられ、それぞれクロック源１８にパラレルに接続
されている。これらの遅延バッファの出力側は、それぞ
れ対応するＤ型フリップフロップ１５−１〜１５−４の
クロック入力端子Ｃに接続されている。その他は第１図
と同様なので、説明を省略する。
力端子回路を表わしたものである。この図で、それぞれ
の出力端子回路１３−１〜１３−４には、互いに異なる
時間の遅延動作を行う遅延バッファ２４−１〜２４−４
が備えられ、それぞれクロック源１８にパラレルに接続
されている。これらの遅延バッファの出力側は、それぞ
れ対応するＤ型フリップフロップ１５−１〜１５−４の
クロック入力端子Ｃに接続されている。その他は第１図
と同様なので、説明を省略する。
【００３０】この回路においても、その動作は第１図の
回路の場合とほぼ同様である。すなわち、クロックパル
ス１９は遅延バッファ２４−１〜２４−４により互いに
異なる量だけ遅延され、それぞれＤ型フリップフロップ
１５−１〜１５−４のクロック入力端子Ｃに入力される
。従って、出力データ２３−１〜２３−４は別々のタイ
ミングで変化するため、出力バッファに流れる電流は時
間的に分散する。
回路の場合とほぼ同様である。すなわち、クロックパル
ス１９は遅延バッファ２４−１〜２４−４により互いに
異なる量だけ遅延され、それぞれＤ型フリップフロップ
１５−１〜１５−４のクロック入力端子Ｃに入力される
。従って、出力データ２３−１〜２３−４は別々のタイ
ミングで変化するため、出力バッファに流れる電流は時
間的に分散する。
【００３１】結局、この場合にも電源ラインには従来の
ような大きなピーク電流が流れることはなく、時間的に
分散した小さな電流に抑えることができる。
ような大きなピーク電流が流れることはなく、時間的に
分散した小さな電流に抑えることができる。
【００３２】ところで、以上の２つの実施例では、出力
バッファ１６−１〜１６−４の立ち上がり特性が等しい
と仮定し、出力バッファに流れる電流を時間的に分散さ
せることとしたが、この場合には上述したように出力デ
ータ２３−１〜２３−４の変化のタイミングも微小な時
間ずつ異なってくる。これは、本実施例のように４つ程
度の出力をもつ出力端子回路では問題にならないが、多
数の出力を持つ出力端子回路においては、各時間差の累
積の結果、最も速いタイミングの出力と最も遅いタイミ
ングの出力との間には論理上のずれが生じるおそれもあ
る。
バッファ１６−１〜１６−４の立ち上がり特性が等しい
と仮定し、出力バッファに流れる電流を時間的に分散さ
せることとしたが、この場合には上述したように出力デ
ータ２３−１〜２３−４の変化のタイミングも微小な時
間ずつ異なってくる。これは、本実施例のように４つ程
度の出力をもつ出力端子回路では問題にならないが、多
数の出力を持つ出力端子回路においては、各時間差の累
積の結果、最も速いタイミングの出力と最も遅いタイミ
ングの出力との間には論理上のずれが生じるおそれもあ
る。
【００３３】そこで、この問題を解決するには、出力バ
ッファ１６−１〜１６−４として、違いに異なる出力特
性の素子を用いることより、図４（ａ）〜（ｄ）に示す
ように、出力データ２３−１〜２３−４の立ち上がりの
時間を変化させればよい。
ッファ１６−１〜１６−４として、違いに異なる出力特
性の素子を用いることより、図４（ａ）〜（ｄ）に示す
ように、出力データ２３−１〜２３−４の立ち上がりの
時間を変化させればよい。
【００３４】この図で、出力データ２３−１の立ち上が
り開始時点からその論理が変化するまでの時間ｔ１ と
、クロックパルス１９に対するクロックパルス２２−１
の遅延量（Ａ＋４ａ）との和をＤとする。この場合の出
力バッファ１６−１に流れる電流値の変化は、同図（ｅ
）の曲線３３−１のようになる。
り開始時点からその論理が変化するまでの時間ｔ１ と
、クロックパルス１９に対するクロックパルス２２−１
の遅延量（Ａ＋４ａ）との和をＤとする。この場合の出
力バッファ１６−１に流れる電流値の変化は、同図（ｅ
）の曲線３３−１のようになる。
【００３５】これに対し、出力バッファ１６−２として
は、出力データ２３−２の立ち上がり開始時点からその
論理が変化するまでの時間ｔ２ と、クロックパルス１
９に対するクロックパルス２２−２の遅延量（Ａ＋３ａ
）との和が同じくＤとなるような出力特性のものを用い
る。この場合の出力バッファ１６−２に流れる電流値の
変化は、同図（ｅ）の曲線３３−２のように、曲線３３
−１の積分値と等しく、かつこれよりもなだらかなもの
となる。
は、出力データ２３−２の立ち上がり開始時点からその
論理が変化するまでの時間ｔ２ と、クロックパルス１
９に対するクロックパルス２２−２の遅延量（Ａ＋３ａ
）との和が同じくＤとなるような出力特性のものを用い
る。この場合の出力バッファ１６−２に流れる電流値の
変化は、同図（ｅ）の曲線３３−２のように、曲線３３
−１の積分値と等しく、かつこれよりもなだらかなもの
となる。
【００３６】同様にして、出力バッファ１６−３、１６
−４としては、それぞれ出力データ２３−３、２３−４
の立ち上がり開始時点からそれらの論理が変化するまで
の時間ｔ３ 、ｔ４ と、クロックパルス１９に対する
クロックパルス２２−３、２２−４の遅延量（Ａ＋２ａ
）、（Ａ＋ａ）との和が同じくＤとなるような出力特性
を有するものを用いる。この場合の出力バッファ１６−
３、１６−４に流れる電流値の変化は、同図（ｅ）の曲
線３３−３、３３−４のように、曲線３３−１、３３−
２の積分値と等しく、かつこれらよりもなだらかなもの
となる。
−４としては、それぞれ出力データ２３−３、２３−４
の立ち上がり開始時点からそれらの論理が変化するまで
の時間ｔ３ 、ｔ４ と、クロックパルス１９に対する
クロックパルス２２−３、２２−４の遅延量（Ａ＋２ａ
）、（Ａ＋ａ）との和が同じくＤとなるような出力特性
を有するものを用いる。この場合の出力バッファ１６−
３、１６−４に流れる電流値の変化は、同図（ｅ）の曲
線３３−３、３３−４のように、曲線３３−１、３３−
２の積分値と等しく、かつこれらよりもなだらかなもの
となる。
【００３７】従って、これらの出力バッファに流れる電
流値の総和は同図（ｅ）の曲線３４に示すような時間的
に分散した特性を示すこととなり、ピーク値を低く抑え
ることができる。しかも、出力データとしての論理の変
化タイミングもすべて同時にすることができる。
流値の総和は同図（ｅ）の曲線３４に示すような時間的
に分散した特性を示すこととなり、ピーク値を低く抑え
ることができる。しかも、出力データとしての論理の変
化タイミングもすべて同時にすることができる。
【００３８】
【発明の効果】以上説明したように請求項１〜３記載の
発明によれば、複数のフリップフロップにそれぞれ入力
されるクロックパルスに位相差を与えることにより、出
力データの変化のタイミングを互いにずらすこととした
ので、同時出力動作によるノイズの発生を抑えることが
できる。従って、回路の誤動作を防止することができ、
信頼性を向上させることができるという効果がある。
発明によれば、複数のフリップフロップにそれぞれ入力
されるクロックパルスに位相差を与えることにより、出
力データの変化のタイミングを互いにずらすこととした
ので、同時出力動作によるノイズの発生を抑えることが
できる。従って、回路の誤動作を防止することができ、
信頼性を向上させることができるという効果がある。
【００３９】また、請求項４記載の発明によれば、請求
項１〜３記載の回路構成に加え、互いに異なる出力特性
の出力バッファを用いて出力データの立ち上がりに要す
る時間を変化させることにより、各出力データの立ち上
がり開始時点のタイミングのずれを補完することとした
ので、出力バッファの電源ラインに流れる電流を時間的
に分散させるばかりでなく、出力データの論理の変化タ
イミングを一致させることができる。従って、大きなピ
ーク電流によるノイズ発生等を防止できると共に、多数
の出力を有する出力端子回路であっても論理変化のずれ
をなくし信頼性を確保することができるという効果があ
る。
項１〜３記載の回路構成に加え、互いに異なる出力特性
の出力バッファを用いて出力データの立ち上がりに要す
る時間を変化させることにより、各出力データの立ち上
がり開始時点のタイミングのずれを補完することとした
ので、出力バッファの電源ラインに流れる電流を時間的
に分散させるばかりでなく、出力データの論理の変化タ
イミングを一致させることができる。従って、大きなピ
ーク電流によるノイズ発生等を防止できると共に、多数
の出力を有する出力端子回路であっても論理変化のずれ
をなくし信頼性を確保することができるという効果があ
る。
【図１】本発明の一実施例における出力端子回路を示す
回路図である。
回路図である。
【図２】この出力端子回路の動作を説明するためのタイ
ミング図である。
ミング図である。
【図３】本発明の一変形例としての出力端子回路を示す
回路図である。
回路図である。
【図４】本発明の他の実施例における出力端子回路の出
力データの波形と電流波形を示す特性図である。
力データの波形と電流波形を示す特性図である。
【図５】従来の出力端子回路を示す回路図である。
【図６】従来の出力端子回路の動作を説明するためのタ
イミング図である。
イミング図である。
【図７】従来の出力端子回路における出力データの波形
と電流波形を示す特性図である。
と電流波形を示す特性図である。
１１ 内部論理回路
１２−１〜１２−４ 論理出力データ１３−１〜１３
−４ 出力端子回路 １４−１〜１４−４ 出力端子 １５−１〜１５−４ Ｄ型フリップフロップ１６−１
〜１６−４ 出力バッファ １８ クロック源 １９ クロックパルス ２１−１〜２１−４ 遅延バッファ ２３−１〜２３−４ 出力データ ２４−１〜２４−４ 遅延バッファ
−４ 出力端子回路 １４−１〜１４−４ 出力端子 １５−１〜１５−４ Ｄ型フリップフロップ１６−１
〜１６−４ 出力バッファ １８ クロック源 １９ クロックパルス ２１−１〜２１−４ 遅延バッファ ２３−１〜２３−４ 出力データ ２４−１〜２４−４ 遅延バッファ
Claims (4)
- 【請求項１】 複数の論理データをそれぞれ入力とす
る複数のフリップフロップと、これら複数のフリップフ
ロップがそれぞれの入力データをラッチする際のタイミ
ングの基準となるクロックパルスを供給するクロックパ
ルス供給手段と、このクロックパルス供給手段から前記
複数のフリップフロップにそれぞれ供給される各クロッ
クパルスに対し、それぞれ異なる量の位相遅延を与える
クロックパルス位相遅延手段とを具備することを特徴と
する出力端子回路。 - 【請求項２】 所定の論理演算を行う論理回路から出
力された複数の論理データをそれぞれ入力とする複数の
フリップフロップと、これら複数のフリップフロップか
らの出力データをそれぞれ一定量遅延させる複数の出力
バッファと、これら複数の出力バッファからの出力デー
タをそれぞれ外部回路へと出力する複数のデータ出力端
子と、前記複数のフリップフロップがそれぞれの入力デ
ータのラッチを行う際のタイミングの基準となるクロッ
クパルスを供給するクロックパルス供給手段と、このク
ロックパルス供給手段に直列に接続されると共にそれぞ
れの出力側が前記複数のフリップフロップのクロックパ
ルス入力端子の各々に接続され、与えられた各クロック
パルスの位相をそれぞれ遅延する複数のクロックパルス
遅延バッファとを具備することを特徴とする出力端子回
路。 - 【請求項３】 所定の論理演算を行う論理回路から出
力された複数の論理データをそれぞれ入力とする複数の
フリップフロップと、これら複数のフリップフロップか
らの出力データをそれぞれ一定量遅延させる複数の出力
バッファと、これら複数の出力バッファからの出力デー
タをそれぞれ外部回路へと出力する複数のデータ出力端
子と、前記複数のフリップフロップがそれぞれの入力デ
ータのラッチを行う際のタイミングの基準となるクロッ
クパルスを供給するクロックパルス供給手段と、それぞ
れの入力側が前記クロックパルス供給手段にパラレルに
接続されると共に、それぞれの出力側が前記複数のフリ
ップフロップのクロックパルス入力端子に各々接続され
、このクロックパルス供給手段から供給されたそれぞれ
のクロックパルスの位相を互いに異なる量ずつ遅延させ
る複数のクロックパルス遅延バッファとを具備すること
を特徴とする出力端子回路。 - 【請求項４】 前記複数の出力バッファの出力データ
の各出力開始時点から論理変化レベルに達するまでの時
間をそれぞれ変化させ、前記クロックパルス遅延手段に
より遅延された各クロックパルスでラッチされた出力デ
ータ間の位相差を補完したことを特徴とする請求項２ま
たは請求項３記載の出力端子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074257A JPH04219016A (ja) | 1990-06-29 | 1991-03-15 | 出力端子回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-170251 | 1990-06-29 | ||
| JP17025190 | 1990-06-29 | ||
| JP3074257A JPH04219016A (ja) | 1990-06-29 | 1991-03-15 | 出力端子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219016A true JPH04219016A (ja) | 1992-08-10 |
Family
ID=26415382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074257A Pending JPH04219016A (ja) | 1990-06-29 | 1991-03-15 | 出力端子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04219016A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148982A (ja) * | 1994-11-21 | 1996-06-07 | Yamaha Corp | 半導体集積回路 |
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US5754058A (en) * | 1995-05-24 | 1998-05-19 | Hyundai Electronics Industries Co., Ltd. | Output buffer controlling circuit of a multibit integrated circuit |
| WO2000065651A1 (fr) * | 1999-04-27 | 2000-11-02 | Hitachi, Ltd. | Ci a semi-conducteur |
| JP2007250127A (ja) * | 2006-03-17 | 2007-09-27 | Fujitsu Ltd | 半導体装置 |
| JPWO2006085555A1 (ja) * | 2005-02-10 | 2008-06-26 | シャープ株式会社 | 液晶表示装置の駆動回路および駆動方法 |
-
1991
- 1991-03-15 JP JP3074257A patent/JPH04219016A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148982A (ja) * | 1994-11-21 | 1996-06-07 | Yamaha Corp | 半導体集積回路 |
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US6046607A (en) * | 1994-11-21 | 2000-04-04 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US5754058A (en) * | 1995-05-24 | 1998-05-19 | Hyundai Electronics Industries Co., Ltd. | Output buffer controlling circuit of a multibit integrated circuit |
| WO2000065651A1 (fr) * | 1999-04-27 | 2000-11-02 | Hitachi, Ltd. | Ci a semi-conducteur |
| JPWO2006085555A1 (ja) * | 2005-02-10 | 2008-06-26 | シャープ株式会社 | 液晶表示装置の駆動回路および駆動方法 |
| US8120563B2 (en) | 2005-02-10 | 2012-02-21 | Sharp Kabushiki Kaisha | LCD device and drive circuit for discharging pixels in a stepwise manner during a display on sequence |
| JP2007250127A (ja) * | 2006-03-17 | 2007-09-27 | Fujitsu Ltd | 半導体装置 |
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