JP2001306176A - クロック位相自動調整回路 - Google Patents
クロック位相自動調整回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
Abstract
(57)【要約】
【課題】低速側ＬＳＩおよび高速側ＬＳＩに分割したＬ
ＳＩの低速側および高速側間のインタフェースにエラス
ティックストア（ＥＳ）回路の必要性を排除するクロッ
ク位相自動調整回路を提供する。 【解決手段】ＬＳＩをＮ個の出力段ＤＦＦ回路５Ａ〜５
Ｎを含む低速側ＬＳＩ１とＮ個の入力段ＤＦＦ回路６Ａ
〜６Ｎを含む高速側ＬＳＩ２とに分割し、Ｎ個のデータ
（ＤＡＴＡ）ラインで相が接続する。高速側ＬＳＩ２に
は発振器４から基準クロック信号が入力され、Ｎ分周回
路９でＮ分周し、位相調整回路８で位相調整したクロッ
ク信号と低速側ＬＳＩからクロックラインを介して送ら
れてくるクロック信号とを位相比較回路７で位相比較
し、比較結果により位相調整回路８を制御する。
ＳＩの低速側および高速側間のインタフェースにエラス
ティックストア（ＥＳ）回路の必要性を排除するクロッ
ク位相自動調整回路を提供する。 【解決手段】ＬＳＩをＮ個の出力段ＤＦＦ回路５Ａ〜５
Ｎを含む低速側ＬＳＩ１とＮ個の入力段ＤＦＦ回路６Ａ
〜６Ｎを含む高速側ＬＳＩ２とに分割し、Ｎ個のデータ
（ＤＡＴＡ）ラインで相が接続する。高速側ＬＳＩ２に
は発振器４から基準クロック信号が入力され、Ｎ分周回
路９でＮ分周し、位相調整回路８で位相調整したクロッ
ク信号と低速側ＬＳＩからクロックラインを介して送ら
れてくるクロック信号とを位相比較回路７で位相比較
し、比較結果により位相調整回路８を制御する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック回路、特に
多重化回路等の動作基準となるクロックの位相を自動的
に調整するクロック位相自動調整回路に関する。
多重化回路等の動作基準となるクロックの位相を自動的
に調整するクロック位相自動調整回路に関する。
【０００２】
【従来の技術】多重化回路等の装置構成において、使用
するＬＳＩ（大規模半導体集積回路）の規模、プロセ
ス、信号レベルインタフェース、最大動作周波数等の制
限により、ＬＳＩを分割構成としなければならない場合
がある。斯かる場合のＬＳＩの分割方法として、低速側
ＬＳＩおよび高速側ＬＳＩに分割するのが一般的であ
る。そのために、低速側ＬＳＩから高速側ＬＳＩ方向に
データ信号を受け渡す場合には、低速側ＬＳＩに高速側
ＬＳＩとインタフェースするためのクロック源がなく、
高速側から供給することとなる。
するＬＳＩ（大規模半導体集積回路）の規模、プロセ
ス、信号レベルインタフェース、最大動作周波数等の制
限により、ＬＳＩを分割構成としなければならない場合
がある。斯かる場合のＬＳＩの分割方法として、低速側
ＬＳＩおよび高速側ＬＳＩに分割するのが一般的であ
る。そのために、低速側ＬＳＩから高速側ＬＳＩ方向に
データ信号を受け渡す場合には、低速側ＬＳＩに高速側
ＬＳＩとインタフェースするためのクロック源がなく、
高速側から供給することとなる。
【０００３】また、低速側ＬＳＩでは、出力段ＤＦＦ
（Ｄ型フリップフロップ）回路にて高速側ＬＳＩから受
信したクロック信号でラッチしたデータ信号とクロック
信号とを併走させて送信する。高速側ＬＳＩでは、入力
段ＤＦＦ回路にて、受信データ信号を併走させてきたク
ロック信号でラッチした後、ＬＳＩ内部クロック信号に
乗せ替えを行うこととなる。しかしながら、低速側ＬＳ
Ｉ間を経由してきたクロック信号と高速側ＬＳＩ内部ク
ロック信号とは、経由する配線長と低速側ＬＳＩの絶対
遅延により位相関係が管理できない。そのため、ある程
度のメモリ容量を持ったＥＳ（エラスティックストア）
回路により、高速側ＬＳＩ内部クロックに乗せ替えを行
う必要がある。ここで、ＥＳ回路は、メモリ容量にデー
タ信号本数分の回路が必要になり、ＬＳＩ規模および消
費電力の増大を招く要因となる。更に、低速側および高
速側ＬＳＩ間の配線パターンおよび低速側ＬＳＩの再設
計の場合には、高速側ＬＳＩのＥＳ回路の再設計が必要
になる場合もあり、時間的およびコスト的に不利であ
る。
（Ｄ型フリップフロップ）回路にて高速側ＬＳＩから受
信したクロック信号でラッチしたデータ信号とクロック
信号とを併走させて送信する。高速側ＬＳＩでは、入力
段ＤＦＦ回路にて、受信データ信号を併走させてきたク
ロック信号でラッチした後、ＬＳＩ内部クロック信号に
乗せ替えを行うこととなる。しかしながら、低速側ＬＳ
Ｉ間を経由してきたクロック信号と高速側ＬＳＩ内部ク
ロック信号とは、経由する配線長と低速側ＬＳＩの絶対
遅延により位相関係が管理できない。そのため、ある程
度のメモリ容量を持ったＥＳ（エラスティックストア）
回路により、高速側ＬＳＩ内部クロックに乗せ替えを行
う必要がある。ここで、ＥＳ回路は、メモリ容量にデー
タ信号本数分の回路が必要になり、ＬＳＩ規模および消
費電力の増大を招く要因となる。更に、低速側および高
速側ＬＳＩ間の配線パターンおよび低速側ＬＳＩの再設
計の場合には、高速側ＬＳＩのＥＳ回路の再設計が必要
になる場合もあり、時間的およびコスト的に不利であ
る。
【０００４】図１２は、従来構成の低速側ＬＳＩおよび
高速側ＬＳＩ間のインタフェースを示す。図１２に示す
インタフェースは、低速側ＬＳＩ８１、高速側ＬＳＩ８
２および発振器８３より構成される。低速側ＬＳＩ８１
は、Ｎ個の出力段ＤＦＦ回路８４Ａ〜８４Ｎを有する。
高速側ＬＳＩ８２は、Ｎ個のＤＦＦ回路８５Ａ〜８５
Ｎ、ＥＳ回路８６およびＮ分周回路８７を有する。
高速側ＬＳＩ間のインタフェースを示す。図１２に示す
インタフェースは、低速側ＬＳＩ８１、高速側ＬＳＩ８
２および発振器８３より構成される。低速側ＬＳＩ８１
は、Ｎ個の出力段ＤＦＦ回路８４Ａ〜８４Ｎを有する。
高速側ＬＳＩ８２は、Ｎ個のＤＦＦ回路８５Ａ〜８５
Ｎ、ＥＳ回路８６およびＮ分周回路８７を有する。
【０００５】高速側ＬＳＩ８２からクロック信号を受信
し、出力段ＤＦＦ回路８４Ａ〜８４Ｎでラッチする。低
速側ＬＳＩ８１は、ラッチされたデータ信号の出力を行
う。入力段ＤＦＦ回路８５Ａ〜８５Ｎは、低速側ＬＳＩ
８１からのデータ信号をラッチする。Ｎ分周回路８７
は、発振器８３からのクロック信号をＮ分周する。ＥＳ
回路８６は、ＤＦＦ回路８５Ａ〜８５Ｎからのデータ信
号をＮ分周回路８７のクロック信号で乗せ替えする。発
振器８３は、装置基準クロック源となるクロック信号を
生成する。
し、出力段ＤＦＦ回路８４Ａ〜８４Ｎでラッチする。低
速側ＬＳＩ８１は、ラッチされたデータ信号の出力を行
う。入力段ＤＦＦ回路８５Ａ〜８５Ｎは、低速側ＬＳＩ
８１からのデータ信号をラッチする。Ｎ分周回路８７
は、発振器８３からのクロック信号をＮ分周する。ＥＳ
回路８６は、ＤＦＦ回路８５Ａ〜８５Ｎからのデータ信
号をＮ分周回路８７のクロック信号で乗せ替えする。発
振器８３は、装置基準クロック源となるクロック信号を
生成する。
【０００６】
【発明が解決しようとする課題】上述した従来技術にあ
っては、ＥＳ回路を必要とするために回路規模が大きく
なり且つ消費電力が大きくなるという課題があった。
っては、ＥＳ回路を必要とするために回路規模が大きく
なり且つ消費電力が大きくなるという課題があった。
【０００７】
【発明の目的】従って、本発明の目的は、上述した従来
技術の課題を克服することあって、高速側ＬＳＩ内のＥ
Ｓ回路を不要にするクロック位相自動調整回路を提供す
ることである。
技術の課題を克服することあって、高速側ＬＳＩ内のＥ
Ｓ回路を不要にするクロック位相自動調整回路を提供す
ることである。
【０００８】
【課題を解決するための手段】本発明のクロック位相自
動調整回路は、ＬＳＩを低速側ＬＳＩおよび高速側ＬＳ
Ｉに分割してＮ（複数）のデータラインで相互接続する
と共に低速側ＬＳＩおよび高速側ＬＳＩに供給するクロ
ック信号の位相を調整する回路であって、高速側ＬＳＩ
内部に位相比較回路を設け、低速側ＬＳＩからクロック
ラインを介して送られるクロック信号と高速側ＬＳＩ内
部のクロック信号の位相を比較して、高速側ＬＳＩのク
ロック信号の位相を調整する。
動調整回路は、ＬＳＩを低速側ＬＳＩおよび高速側ＬＳ
Ｉに分割してＮ（複数）のデータラインで相互接続する
と共に低速側ＬＳＩおよび高速側ＬＳＩに供給するクロ
ック信号の位相を調整する回路であって、高速側ＬＳＩ
内部に位相比較回路を設け、低速側ＬＳＩからクロック
ラインを介して送られるクロック信号と高速側ＬＳＩ内
部のクロック信号の位相を比較して、高速側ＬＳＩのク
ロック信号の位相を調整する。
【０００９】本発明の好適実施形態例によると、高速側
ＬＳＩは、発振器からの基準クロック信号をＮ分周する
Ｎ分周回路およびこのＮ分周回路の出力位相を制御する
位相制御回路を備える。高速側ＬＳＩは、発振器からの
基準クロック信号をＮ分周するＮ分周回路からＮ分周ク
ロック信号に基づきＮ通りの位相調整を行うカウンタ回
路を備える。高速側ＬＳＩのＮ分周回路および位相比較
回路間に接続され位相調整する可変遅延回路を備える。
また、低速側ＬＳＩは、Ｎ個のＤＦＦ（フリップフロッ
プ）回路と２分周回路を含み、高速側ＬＳＩは、クロッ
ク信号の一方の極性で動作するＮ個のＤＦＦとクロック
信号の他方の極性で動作するＮ個のＤＦＦ回路を含み、
上述した２分周回路空のクロック信号をクロックライン
を介して位相比較回路に入力する。
ＬＳＩは、発振器からの基準クロック信号をＮ分周する
Ｎ分周回路およびこのＮ分周回路の出力位相を制御する
位相制御回路を備える。高速側ＬＳＩは、発振器からの
基準クロック信号をＮ分周するＮ分周回路からＮ分周ク
ロック信号に基づきＮ通りの位相調整を行うカウンタ回
路を備える。高速側ＬＳＩのＮ分周回路および位相比較
回路間に接続され位相調整する可変遅延回路を備える。
また、低速側ＬＳＩは、Ｎ個のＤＦＦ（フリップフロッ
プ）回路と２分周回路を含み、高速側ＬＳＩは、クロッ
ク信号の一方の極性で動作するＮ個のＤＦＦとクロック
信号の他方の極性で動作するＮ個のＤＦＦ回路を含み、
上述した２分周回路空のクロック信号をクロックライン
を介して位相比較回路に入力する。
【００１０】
【発明の実施の形態】以下、本発明によるクロック位相
自動調整回路の好適実施形態例の構成および動作を、添
付図を参照して詳細に説明する。
自動調整回路の好適実施形態例の構成および動作を、添
付図を参照して詳細に説明する。
【００１１】先ず、多重化回路等の回路構成において、
機能分割された低速側ＬＳＩおよび高速側ＬＳＩ間のデ
ータ信号の受け渡しを行う場合、低速側ＬＳＩの出力段
ＤＦＦ回路にて高速側ＬＳＩから受信したクロック信号
でラッチしたデータ信号とクロック信号を併走させて送
信する。そして、高速側ＬＳＩの入力段ＤＦＦ回路に
て、受信データ信号を併走されてきたクロック信号でラ
ッチ後、ＬＳＩ内部クロック信号に乗せ替えを行うこと
となる。しかし、低速側ＬＳＩ間を経由してきたクロッ
ク信号と高速側ＬＳＩ内部クロック信号とは経由する配
線長と低速側ＬＳＩの絶対遅延により位相関係が管理で
きず、現状では高速側ＬＳＩにＥＳ回路を必要としてい
たので、本発明では、高速側ＬＳＩにおいてＬＳＩ内部
クロック信号と受信クロック信号との位相関係を監視
し、互いの位相関係が入力段ＤＦＦ回路のセットアップ
／ホールド区間から十分マージンのある位相となるよう
に内部クロック信号位相調整を行う機能を有することを
特徴とする。
機能分割された低速側ＬＳＩおよび高速側ＬＳＩ間のデ
ータ信号の受け渡しを行う場合、低速側ＬＳＩの出力段
ＤＦＦ回路にて高速側ＬＳＩから受信したクロック信号
でラッチしたデータ信号とクロック信号を併走させて送
信する。そして、高速側ＬＳＩの入力段ＤＦＦ回路に
て、受信データ信号を併走されてきたクロック信号でラ
ッチ後、ＬＳＩ内部クロック信号に乗せ替えを行うこと
となる。しかし、低速側ＬＳＩ間を経由してきたクロッ
ク信号と高速側ＬＳＩ内部クロック信号とは経由する配
線長と低速側ＬＳＩの絶対遅延により位相関係が管理で
きず、現状では高速側ＬＳＩにＥＳ回路を必要としてい
たので、本発明では、高速側ＬＳＩにおいてＬＳＩ内部
クロック信号と受信クロック信号との位相関係を監視
し、互いの位相関係が入力段ＤＦＦ回路のセットアップ
／ホールド区間から十分マージンのある位相となるよう
に内部クロック信号位相調整を行う機能を有することを
特徴とする。
【００１２】図１は、本発明によるクロック位相自動調
整回路の基本原理を示す構成図である。図１のクロック
位相自動調整回路は、低速側ＬＳＩ１、高速側ＬＳＩ
２、位相制御回路（ＣＮＴ）３および発振器（ＯＳＣ）
４より構成される。低速側ＬＳＩ１は、Ｎ個の出力段Ｄ
ＦＦ回路５Ａ〜５Ｎを含んでいる。また、高速側ＬＳＩ
２は、Ｎ個の入力段ＤＦＦ回路６Ａ〜６Ｎ、位相比較器
（ＰＨ ＣＭＰ）７、位相調整回路（ＰＨ ＡＤＪ）８
およびＮ分周回路（１／Ｎ）９を含んでいる。低速側Ｌ
ＳＩ１の出力段ＤＦＦ回路５Ａ〜５Ｎおよび高速側ＬＳ
Ｉ２の入力段ＤＦＦ回路６Ａ〜６Ｎは、夫々ＤＡＴＡラ
インにより相互接続されている。また、入力段ＤＦＦ回
路６Ａ〜６Ｎのクロック端子には、位相調整回路８の出
力が入力される。一方、出力段ＤＦＦ５Ａ〜５Ｎのクロ
ック端子には、Ｎ分周回路９の出力がクロックラインを
介して入力される。更に、低速側ＬＳＩ１から高速側Ｌ
ＳＩ２の位相比較回路７へクロックラインを介してクロ
ック信号を送るよう構成されている。
整回路の基本原理を示す構成図である。図１のクロック
位相自動調整回路は、低速側ＬＳＩ１、高速側ＬＳＩ
２、位相制御回路（ＣＮＴ）３および発振器（ＯＳＣ）
４より構成される。低速側ＬＳＩ１は、Ｎ個の出力段Ｄ
ＦＦ回路５Ａ〜５Ｎを含んでいる。また、高速側ＬＳＩ
２は、Ｎ個の入力段ＤＦＦ回路６Ａ〜６Ｎ、位相比較器
（ＰＨ ＣＭＰ）７、位相調整回路（ＰＨ ＡＤＪ）８
およびＮ分周回路（１／Ｎ）９を含んでいる。低速側Ｌ
ＳＩ１の出力段ＤＦＦ回路５Ａ〜５Ｎおよび高速側ＬＳ
Ｉ２の入力段ＤＦＦ回路６Ａ〜６Ｎは、夫々ＤＡＴＡラ
インにより相互接続されている。また、入力段ＤＦＦ回
路６Ａ〜６Ｎのクロック端子には、位相調整回路８の出
力が入力される。一方、出力段ＤＦＦ５Ａ〜５Ｎのクロ
ック端子には、Ｎ分周回路９の出力がクロックラインを
介して入力される。更に、低速側ＬＳＩ１から高速側Ｌ
ＳＩ２の位相比較回路７へクロックラインを介してクロ
ック信号を送るよう構成されている。
【００１３】低速側ＬＳＩ１は、高速側ＬＳＩ２からク
ロック信号を受信し、出力段ＤＦＦ回路５Ａ〜５Ｎでラ
ッチ後、データ信号の出力を行う。入力段ＤＦＦ回路６
Ａ〜６Ｎは、低速側ＬＳＩ１からのデータ信号をラッチ
する。Ｎ分周回路９は、発振器４からのクロック信号を
Ｎ分周（即ち、１／Ｎのクロック周波数に）してＮ分周
クロック信号する。位相調整回路８は、Ｎ分周回路９か
らのＮ分周クロック信号の位相調整を行う。位相比較器
８は、低速側ＬＳＩ１からのクロック信号と位相調整回
路８からのクロック信号の位相関係を監視する。発振器
４は、装置基準クロック源となるクロック信号を生成す
る。位相制御回路８は、高速側ＬＳＩ２の位相比較回路
７からの誤差信号に基づき高速側ＬＳＩ２の位相調整回
路８で位相調整を行うための制御信号を生成する。
ロック信号を受信し、出力段ＤＦＦ回路５Ａ〜５Ｎでラ
ッチ後、データ信号の出力を行う。入力段ＤＦＦ回路６
Ａ〜６Ｎは、低速側ＬＳＩ１からのデータ信号をラッチ
する。Ｎ分周回路９は、発振器４からのクロック信号を
Ｎ分周（即ち、１／Ｎのクロック周波数に）してＮ分周
クロック信号する。位相調整回路８は、Ｎ分周回路９か
らのＮ分周クロック信号の位相調整を行う。位相比較器
８は、低速側ＬＳＩ１からのクロック信号と位相調整回
路８からのクロック信号の位相関係を監視する。発振器
４は、装置基準クロック源となるクロック信号を生成す
る。位相制御回路８は、高速側ＬＳＩ２の位相比較回路
７からの誤差信号に基づき高速側ＬＳＩ２の位相調整回
路８で位相調整を行うための制御信号を生成する。
【００１４】次に、図２は、図１に示す本発明の原理に
基づくクロック位相自動調整回路の第１実施形態例の構
成を示すブロック図である。このクロック位相自動調整
回路は、低速側ＬＳＩ１０、高速側ＬＳＩ１１、直流電
圧変換回路（ＤＣ ＣＮＶ）１２、アナログ・デジタル
変換回路（ＡＤ ＣＮＶ）１３、位相制御回路（ＣＮ
Ｔ）１４および発振器１５より構成される。低速側ＬＳ
Ｉ１０は、Ｎ個の出力段ＤＦＦ回路１６Ａ〜１６Ｎを有
する。また、高速側ＬＳＩ１１は、Ｎ個の入力段ＤＦＦ
回路１７Ａ〜１７Ｎ、位相比較回路（ＰＨ ＣＮＴ）１
８、カウンタ回路（ＣＴＲ）１９およびＮ分周回路（１
／Ｎ）２０を含んでいる。
基づくクロック位相自動調整回路の第１実施形態例の構
成を示すブロック図である。このクロック位相自動調整
回路は、低速側ＬＳＩ１０、高速側ＬＳＩ１１、直流電
圧変換回路（ＤＣ ＣＮＶ）１２、アナログ・デジタル
変換回路（ＡＤ ＣＮＶ）１３、位相制御回路（ＣＮ
Ｔ）１４および発振器１５より構成される。低速側ＬＳ
Ｉ１０は、Ｎ個の出力段ＤＦＦ回路１６Ａ〜１６Ｎを有
する。また、高速側ＬＳＩ１１は、Ｎ個の入力段ＤＦＦ
回路１７Ａ〜１７Ｎ、位相比較回路（ＰＨ ＣＮＴ）１
８、カウンタ回路（ＣＴＲ）１９およびＮ分周回路（１
／Ｎ）２０を含んでいる。
【００１５】出力段ＤＦＦ回路１６Ａ〜１６Ｎおよび入
力段ＤＦＦ回路１７Ａ〜１７Ｎは、夫々ＤＡＴＡライン
により接続されている。発振器１５が生成する基準クロ
ック信号は、Ｎ分周回路２０およびカウンタ回路１９に
入力される。カウンタ回路１９には、Ｎ分周回路２０の
出力および位相制御回路１４の出力が入力される。カウ
ンタ回路１９の出力は、位相比較回路１８に入力される
と共に入力段ＤＦＦ回路１７Ａ〜１７Ｎに入力される。
また、Ｎ分周回路２０の出力は、クロックラインを介し
て低速側ＬＳＩ１０の出力段ＤＦＦ回路１６Ａ〜１６Ｎ
のクロック端子に入力される。更に、別のクロックライ
ンを介して、低速側ＬＳＩ１０から高速側ＬＳＩ１１の
位相比較回路１８に入力される。この位相比較回路１８
の出力は、直流電圧変換回路１２に入力され、更にこの
直流電圧変換回路１２の出力は、アナログ・デジタル変
換回路１３を介して位相制御回路１４に入力される。こ
の位相制御回路１４の出力は、カウンタ回路１９に入力
される。
力段ＤＦＦ回路１７Ａ〜１７Ｎは、夫々ＤＡＴＡライン
により接続されている。発振器１５が生成する基準クロ
ック信号は、Ｎ分周回路２０およびカウンタ回路１９に
入力される。カウンタ回路１９には、Ｎ分周回路２０の
出力および位相制御回路１４の出力が入力される。カウ
ンタ回路１９の出力は、位相比較回路１８に入力される
と共に入力段ＤＦＦ回路１７Ａ〜１７Ｎに入力される。
また、Ｎ分周回路２０の出力は、クロックラインを介し
て低速側ＬＳＩ１０の出力段ＤＦＦ回路１６Ａ〜１６Ｎ
のクロック端子に入力される。更に、別のクロックライ
ンを介して、低速側ＬＳＩ１０から高速側ＬＳＩ１１の
位相比較回路１８に入力される。この位相比較回路１８
の出力は、直流電圧変換回路１２に入力され、更にこの
直流電圧変換回路１２の出力は、アナログ・デジタル変
換回路１３を介して位相制御回路１４に入力される。こ
の位相制御回路１４の出力は、カウンタ回路１９に入力
される。
【００１６】低速側ＬＳＩ１０は、高速側ＬＳＩ１１の
Ｎ分周回路２０からクロック信号を受信し、出力段ＤＦ
Ｆ回路１６Ａ〜１６Ｎでラッチ後、データ信号の出力を
行う。入力段ＤＦＦ回路１７Ａ〜１７Ｎは、低速側ＬＳ
Ｉ１０からのデータ信号をラッチする。Ｎ分周回路２０
は、発振器１５からの基準クロック信号をＮ分周してＮ
分周クロックを得る。カウンタ回路１９は、Ｎ分周回路
２０からのＮ分周クロック信号に基づき、Ｎ通りの位相
調整を行う。位相比較回路１８は、低速側ＬＳＩ１０か
らのクロック信号とカウンタ回路１９からのクロック信
号との位相関係を監視する。発振器１５は、装置基準ク
ロックを生成する。直流電圧変換回路１２は、高速側Ｌ
ＳＩ１１の位相比較回路１８からの位相比較信号を直流
電圧（ＤＣ信号）に変換する。アナログ・デジタル変換
回路１３は、直流電圧変換回路１２からのＤＣ信号をア
ナログ・デジタル変換する。位相制御回路１４は、アナ
ログ・デジタル変換回路１３からのデジタル信号から高
速側ＬＳＩ１１のカウンタ回路１９で位相調整を行うた
めの制御信号を生成する。
Ｎ分周回路２０からクロック信号を受信し、出力段ＤＦ
Ｆ回路１６Ａ〜１６Ｎでラッチ後、データ信号の出力を
行う。入力段ＤＦＦ回路１７Ａ〜１７Ｎは、低速側ＬＳ
Ｉ１０からのデータ信号をラッチする。Ｎ分周回路２０
は、発振器１５からの基準クロック信号をＮ分周してＮ
分周クロックを得る。カウンタ回路１９は、Ｎ分周回路
２０からのＮ分周クロック信号に基づき、Ｎ通りの位相
調整を行う。位相比較回路１８は、低速側ＬＳＩ１０か
らのクロック信号とカウンタ回路１９からのクロック信
号との位相関係を監視する。発振器１５は、装置基準ク
ロックを生成する。直流電圧変換回路１２は、高速側Ｌ
ＳＩ１１の位相比較回路１８からの位相比較信号を直流
電圧（ＤＣ信号）に変換する。アナログ・デジタル変換
回路１３は、直流電圧変換回路１２からのＤＣ信号をア
ナログ・デジタル変換する。位相制御回路１４は、アナ
ログ・デジタル変換回路１３からのデジタル信号から高
速側ＬＳＩ１１のカウンタ回路１９で位相調整を行うた
めの制御信号を生成する。
【００１７】次に、図２に示すクロック位相自動調整回
路の動作を説明する。以下、Ｎ分周回路２０を８分周回
路として説明する。発信器１５からの高速基準クロック
信号を受信したＮ(８)分周回路２０は、図８に示す動作
タイミングチャートの信号ｂ−１〜ｂ−８の何れかのタ
イミングでクロック信号を生成し、低速側ＬＳＩ１０へ
出力する。低速側ＬＳＩ１０の出力段に配置されたＤＦ
Ｆ回路１６Ａ〜１６Ｎでは、入力したクロック信号でラ
ッチ後、クロック信号と共に高速側ＬＳＩ１１へ出力す
る。高速側ＬＳＩ１１のカウンタ回路１９では、Ｎ分周
回路２０からのクロック信号とこのクロック信号を基
に、位相制御回路１４の制御信号によって制御された８
通りの位相のクロック信号を位相比較回路１８へ出力す
る。この位相比較回路１８では、カウンタ回路１９から
のクロック信号と、低速側ＬＳＩ１０から送られてくる
クロック信号との位相関係を比較し、これら両クロック
信号の位相関係によりデューティが変動する位相比較信
号を生成し、直流電圧変換回路１２へ出力する。
路の動作を説明する。以下、Ｎ分周回路２０を８分周回
路として説明する。発信器１５からの高速基準クロック
信号を受信したＮ(８)分周回路２０は、図８に示す動作
タイミングチャートの信号ｂ−１〜ｂ−８の何れかのタ
イミングでクロック信号を生成し、低速側ＬＳＩ１０へ
出力する。低速側ＬＳＩ１０の出力段に配置されたＤＦ
Ｆ回路１６Ａ〜１６Ｎでは、入力したクロック信号でラ
ッチ後、クロック信号と共に高速側ＬＳＩ１１へ出力す
る。高速側ＬＳＩ１１のカウンタ回路１９では、Ｎ分周
回路２０からのクロック信号とこのクロック信号を基
に、位相制御回路１４の制御信号によって制御された８
通りの位相のクロック信号を位相比較回路１８へ出力す
る。この位相比較回路１８では、カウンタ回路１９から
のクロック信号と、低速側ＬＳＩ１０から送られてくる
クロック信号との位相関係を比較し、これら両クロック
信号の位相関係によりデューティが変動する位相比較信
号を生成し、直流電圧変換回路１２へ出力する。
【００１８】図８における信号ｃおよびｄは、低速側Ｌ
ＳＩ１０からのデータ信号とクロック信号の絶対位相を
示す。仮にカウンタ回路１９からのクロック信号の絶対
位相がｅ−１とすると、位相比較回路１８の出力波形は
ｆ−１のようになる。波形ｆは、波形ｄおよびｅの位相
関係によってデューティが変化し、位相が一致した場合
に０％、直交した場合に５０％、反転した場合に１００
％となる。信号ｅおよびｆの位相関係による位相比較回
路１８の出力波形の様子を図９のタイミングチャートに
示す。
ＳＩ１０からのデータ信号とクロック信号の絶対位相を
示す。仮にカウンタ回路１９からのクロック信号の絶対
位相がｅ−１とすると、位相比較回路１８の出力波形は
ｆ−１のようになる。波形ｆは、波形ｄおよびｅの位相
関係によってデューティが変化し、位相が一致した場合
に０％、直交した場合に５０％、反転した場合に１００
％となる。信号ｅおよびｆの位相関係による位相比較回
路１８の出力波形の様子を図９のタイミングチャートに
示す。
【００１９】位相比較信号を受信した直流電圧変換回路
１２は、入力波形デューティによって出力レベルを変化
してアナログ・デジタル変換回路１３へ出力する。図８
における信号ｇ−１は、位相比較信号波形ｆ−１を入力
した場合の出力ＤＣ波形である。信号ｇは、上述した信
号ｆのデューティが０％でＬレベル、１００％でＨレベ
ルとなるように変化する。信号波形ｆのデューティ変化
に対する直流電圧変換回路１２出力レベルの様子を図１
０に示す。アナログ・デジタル変換回路１３では、直流
電圧変換回路１２からのＤＣ信号をサンプリングして、
デジタル信号を生成して位相制御回路１４へ出力する。
位相制御回路１４では、アナログ・デジタル変換回路１
３からのデジタル信号を基に、図８における波形ｃを受
けるＤＦＦ回路１７Ａ〜１７Ｎのデータ信号対クロック
信号の位相マージンが十分に取れる位相となるようにカ
ウンタ回路１９を制御するための位相制御信号を出力す
る。
１２は、入力波形デューティによって出力レベルを変化
してアナログ・デジタル変換回路１３へ出力する。図８
における信号ｇ−１は、位相比較信号波形ｆ−１を入力
した場合の出力ＤＣ波形である。信号ｇは、上述した信
号ｆのデューティが０％でＬレベル、１００％でＨレベ
ルとなるように変化する。信号波形ｆのデューティ変化
に対する直流電圧変換回路１２出力レベルの様子を図１
０に示す。アナログ・デジタル変換回路１３では、直流
電圧変換回路１２からのＤＣ信号をサンプリングして、
デジタル信号を生成して位相制御回路１４へ出力する。
位相制御回路１４では、アナログ・デジタル変換回路１
３からのデジタル信号を基に、図８における波形ｃを受
けるＤＦＦ回路１７Ａ〜１７Ｎのデータ信号対クロック
信号の位相マージンが十分に取れる位相となるようにカ
ウンタ回路１９を制御するための位相制御信号を出力す
る。
【００２０】図８において、仮に入力データ信号波形ｃ
に対してクロック信号位相ｅ―２が最適位相とすると、
位相比較信号波形ｆ−２ではデューティ１００％、直流
電圧変換回路１２の出力レベルがＨレベルとなるように
制御することで、最適位相への調整が可能となる。上述
の如く、本発明のクロック位相自動調整回路では、高速
側ＬＳＩにおいてＬＳＩ内部クロック信号と受信クロッ
ク信号との位相関係を監視し、互いの位相関係が入力段
ＤＦＦ回路のセットアップ／ホールド区間から十分マー
ジンのある位相となるように内部クロック信号位相を制
御することで、最適位相への自動調整が可能となる。ま
た、低速側ＬＳＩおよび高速側ＬＳＩ間の配線パターン
や、低速側ＬＳＩの再設計の場合に対しても、高速側Ｌ
ＳＩにおいて最適位相となるように自動調整可能なた
め、高速側ＬＳＩの再設計が不要となるという利点があ
る。
に対してクロック信号位相ｅ―２が最適位相とすると、
位相比較信号波形ｆ−２ではデューティ１００％、直流
電圧変換回路１２の出力レベルがＨレベルとなるように
制御することで、最適位相への調整が可能となる。上述
の如く、本発明のクロック位相自動調整回路では、高速
側ＬＳＩにおいてＬＳＩ内部クロック信号と受信クロッ
ク信号との位相関係を監視し、互いの位相関係が入力段
ＤＦＦ回路のセットアップ／ホールド区間から十分マー
ジンのある位相となるように内部クロック信号位相を制
御することで、最適位相への自動調整が可能となる。ま
た、低速側ＬＳＩおよび高速側ＬＳＩ間の配線パターン
や、低速側ＬＳＩの再設計の場合に対しても、高速側Ｌ
ＳＩにおいて最適位相となるように自動調整可能なた
め、高速側ＬＳＩの再設計が不要となるという利点があ
る。
【００２１】
【発明の他の実施例】次に、図３乃至図７を参照して、
本発明によるクロック位相自動調整回路の他の実施形態
例を説明する。図３は、本発明によるクロック位相自動
調整回路の第２実施形態例の構成を示すブロック図であ
る。図３に示すクロック位相自動調整回路は、低速側Ｌ
ＳＩ２１、高速側ＬＳＩ２２、直流電圧変換回路（ＤＣ
ＣＮＶ）２３、アナログ・デジタル変換回路（ＡＤ
ＣＮＶ）２４、位相制御回路（ＣＮＴ）２５、可変遅延
回路（ＤＬＹ）２６および発振器２７より構成される。
低速側ＬＳＩ２１は、Ｎ個の出力段ＤＦＦ回路２８Ａ〜
２８Ｎを有する。また、高速側ＬＳＩ２２は、Ｎ個の入
力段ＤＦＦ回路２９Ａ〜２９Ｎ、位相比較回路（ＰＨ
ＣＮＶ）３０およびＮ分周回路（１／Ｎ）３１を含んで
いる。図３に示すクロック位相自動調整回路は、図２の
カウンタ回路１９に代えて可変遅延回路２６を使用する
ことを特徴とする。
本発明によるクロック位相自動調整回路の他の実施形態
例を説明する。図３は、本発明によるクロック位相自動
調整回路の第２実施形態例の構成を示すブロック図であ
る。図３に示すクロック位相自動調整回路は、低速側Ｌ
ＳＩ２１、高速側ＬＳＩ２２、直流電圧変換回路（ＤＣ
ＣＮＶ）２３、アナログ・デジタル変換回路（ＡＤ
ＣＮＶ）２４、位相制御回路（ＣＮＴ）２５、可変遅延
回路（ＤＬＹ）２６および発振器２７より構成される。
低速側ＬＳＩ２１は、Ｎ個の出力段ＤＦＦ回路２８Ａ〜
２８Ｎを有する。また、高速側ＬＳＩ２２は、Ｎ個の入
力段ＤＦＦ回路２９Ａ〜２９Ｎ、位相比較回路（ＰＨ
ＣＮＶ）３０およびＮ分周回路（１／Ｎ）３１を含んで
いる。図３に示すクロック位相自動調整回路は、図２の
カウンタ回路１９に代えて可変遅延回路２６を使用する
ことを特徴とする。
【００２２】図３に示すクロック位相自動調整回路にお
いて、低速側ＬＳＩ２１は、高速側ＬＳＩ２２からクロ
ック信号を受信し、出力段ＤＦＦ回路２８Ａ〜２８Ｎで
ラッチ後、データ信号の出力を行う。入力段ＤＦＦ回路
２９Ａ〜２９Ｎは、低速側ＬＳＩ２１からのデータ信号
をラッチする。Ｎ分周回路３１は、発振器２７からの基
準クロック信号をＮ分周する。位相比較回路３０は、低
速側ＬＳＩ２１からクロックラインを介して送られるク
ロック信号と可変遅延回路２６からのクロック信号との
位相関係を監視する。発振器２７は、装置基準クロック
を生成する。直流電圧変換回路２３は、高速側ＬＳＩ２
２の位相比較回路３０からの位相比較信号を対応する直
流電圧信号（ＤＣ信号）に変換する。アナログ・デジタ
ル変換回路２４は、直流電圧変換回路２３からのＤＣ信
号をアナログ・デジタル変換する。位相制御回路２５
は、アナログ・デジタル変換回路２４からのデジタル信
号から可変遅延回路２６で位相調整を行うための制御信
号を生成する。可変遅延回路２６は、高速側ＬＳＩ２２
から出力されるクロック信号に任意の遅延を与えて高速
側ＬＳＩ２２へ出力する。
いて、低速側ＬＳＩ２１は、高速側ＬＳＩ２２からクロ
ック信号を受信し、出力段ＤＦＦ回路２８Ａ〜２８Ｎで
ラッチ後、データ信号の出力を行う。入力段ＤＦＦ回路
２９Ａ〜２９Ｎは、低速側ＬＳＩ２１からのデータ信号
をラッチする。Ｎ分周回路３１は、発振器２７からの基
準クロック信号をＮ分周する。位相比較回路３０は、低
速側ＬＳＩ２１からクロックラインを介して送られるク
ロック信号と可変遅延回路２６からのクロック信号との
位相関係を監視する。発振器２７は、装置基準クロック
を生成する。直流電圧変換回路２３は、高速側ＬＳＩ２
２の位相比較回路３０からの位相比較信号を対応する直
流電圧信号（ＤＣ信号）に変換する。アナログ・デジタ
ル変換回路２４は、直流電圧変換回路２３からのＤＣ信
号をアナログ・デジタル変換する。位相制御回路２５
は、アナログ・デジタル変換回路２４からのデジタル信
号から可変遅延回路２６で位相調整を行うための制御信
号を生成する。可変遅延回路２６は、高速側ＬＳＩ２２
から出力されるクロック信号に任意の遅延を与えて高速
側ＬＳＩ２２へ出力する。
【００２３】図３に示すクロック位相自動調整回路は、
図２に示すクロック位相自動調整回路における高速側Ｌ
ＳＩ１１のカウンタ回路１９を可変遅延回路２６に置き
換えたものである。可変遅延回路２６の遅延幅は、Ｎ分
周回路３１から出力されるクロック信号１周期分の幅を
必要とする。アナログ・デジタル変換回路２４までの動
作は、図２の回路と同様であり、位相制御回路２５では
可変遅延回路２６の遅延量をクロック信号１周期分の間
でステップ状又はリニア（線形）に変化させるように制
御する。遅延量が最大になった場合は、遅延量を最小に
し、更に遅延量を増加してクロック信号位相の調整を行
う。
図２に示すクロック位相自動調整回路における高速側Ｌ
ＳＩ１１のカウンタ回路１９を可変遅延回路２６に置き
換えたものである。可変遅延回路２６の遅延幅は、Ｎ分
周回路３１から出力されるクロック信号１周期分の幅を
必要とする。アナログ・デジタル変換回路２４までの動
作は、図２の回路と同様であり、位相制御回路２５では
可変遅延回路２６の遅延量をクロック信号１周期分の間
でステップ状又はリニア（線形）に変化させるように制
御する。遅延量が最大になった場合は、遅延量を最小に
し、更に遅延量を増加してクロック信号位相の調整を行
う。
【００２４】次に、図４は、本発明によるクロック位相
自動調整回路の第３実施形態例の構成を示すブロック図
である。このクロック位相自動調整回路は、低速側ＬＳ
Ｉ３２、高速側ＬＳＩ３３、直流電圧変換回路３４、ア
ナログ・デジタル変換回路３５、位相制御回路３６およ
び発振器３７より構成される。低速側ＬＳＩ３２は、Ｎ
個の出力段ＤＦＦ回路３８Ａ〜３８Ｎおよび２分周回路
（１／２）３９を含んでいる。一方、高速側ＬＳＩ３３
は、２Ｎ個の入力段ＤＦＦ回路４０Ａ〜４０Ｎ、４１Ａ
〜４１Ｎ、位相比較回路（ＰＨ ＣＭＰ）４２、カウン
タ回路４３およびＮ分周回路（１／Ｎ）４４を含んでい
る。従って、低速側ＬＳＩ３２に２分周回路３９を含
み、高速側ＬＳＩ３３に２Ｎ個の入力段ＤＦＦ回路４０
Ａ〜４０Ｎ、４１Ａ〜４１Ｎを含んでいる点を除き、図
２に示すクロック位相自動調整回路と同様である。
自動調整回路の第３実施形態例の構成を示すブロック図
である。このクロック位相自動調整回路は、低速側ＬＳ
Ｉ３２、高速側ＬＳＩ３３、直流電圧変換回路３４、ア
ナログ・デジタル変換回路３５、位相制御回路３６およ
び発振器３７より構成される。低速側ＬＳＩ３２は、Ｎ
個の出力段ＤＦＦ回路３８Ａ〜３８Ｎおよび２分周回路
（１／２）３９を含んでいる。一方、高速側ＬＳＩ３３
は、２Ｎ個の入力段ＤＦＦ回路４０Ａ〜４０Ｎ、４１Ａ
〜４１Ｎ、位相比較回路（ＰＨ ＣＭＰ）４２、カウン
タ回路４３およびＮ分周回路（１／Ｎ）４４を含んでい
る。従って、低速側ＬＳＩ３２に２分周回路３９を含
み、高速側ＬＳＩ３３に２Ｎ個の入力段ＤＦＦ回路４０
Ａ〜４０Ｎ、４１Ａ〜４１Ｎを含んでいる点を除き、図
２に示すクロック位相自動調整回路と同様である。
【００２５】図４に示す第３実施形態例のクロック位相
自動調整回路において、低速側ＬＳＩ３２の出力段ＤＦ
Ｆ回路３８Ａ〜３８Ｎは、クロック信号でデータをラッ
チする。２分周回路３９は、高速側ＬＳＩ３３からクロ
ック信号を受信し、このクロック信号を２分周する。一
方、高速側ＬＳＩ３３の入力段ＤＦＦ回路４０Ａ〜４０
Ｎおよび４１Ａ〜４１Ｎは、低速側ＬＳＩ３２からのデ
ータ信号をラッチする。Ｎ分周回路４４は、発振器３７
からの基準クロック信号をＮ分周してＮ分周クロックを
生成する。カウンタ回路４３は、上述したＮ分周回路４
４からのＮ分周クロック信号に基づきＮ通りの位相調整
を行う。位相比較回路４２は、低速側ＬＳＩ３２からの
クロック信号とカウンタ回路４３からのクロック信号と
の位相関係を監視する。発振器３７は、装置基準クロッ
クを生成する。直流電圧変換回路３４は、高速側ＬＳＩ
３３の位相比較回路４２からの位相比較信号を対応する
直流電圧信号（ＤＣ信号）に変換する。アナログ・デジ
タル変換回路３５は、直流電圧変換回路３４からのＤＣ
信号に対応するアナログ・デジタル変換を行う。位相制
御回路３６は、アナログ・デジタル変換回路３５からの
デジタル信号に基づき高速側ＬＳＩ３３のカウンタ回路
４３で位相調整を行うための制御信号を生成する。
自動調整回路において、低速側ＬＳＩ３２の出力段ＤＦ
Ｆ回路３８Ａ〜３８Ｎは、クロック信号でデータをラッ
チする。２分周回路３９は、高速側ＬＳＩ３３からクロ
ック信号を受信し、このクロック信号を２分周する。一
方、高速側ＬＳＩ３３の入力段ＤＦＦ回路４０Ａ〜４０
Ｎおよび４１Ａ〜４１Ｎは、低速側ＬＳＩ３２からのデ
ータ信号をラッチする。Ｎ分周回路４４は、発振器３７
からの基準クロック信号をＮ分周してＮ分周クロックを
生成する。カウンタ回路４３は、上述したＮ分周回路４
４からのＮ分周クロック信号に基づきＮ通りの位相調整
を行う。位相比較回路４２は、低速側ＬＳＩ３２からの
クロック信号とカウンタ回路４３からのクロック信号と
の位相関係を監視する。発振器３７は、装置基準クロッ
クを生成する。直流電圧変換回路３４は、高速側ＬＳＩ
３３の位相比較回路４２からの位相比較信号を対応する
直流電圧信号（ＤＣ信号）に変換する。アナログ・デジ
タル変換回路３５は、直流電圧変換回路３４からのＤＣ
信号に対応するアナログ・デジタル変換を行う。位相制
御回路３６は、アナログ・デジタル変換回路３５からの
デジタル信号に基づき高速側ＬＳＩ３３のカウンタ回路
４３で位相調整を行うための制御信号を生成する。
【００２６】図４に示す第３実施形態例は、図２に示す
第１実施形態例における低速側ＬＳＩ３２の出力クロッ
ク信号を２分周回路３９で２分周したクロック信号と
し、高速側ＬＳＩ３３の入力段ＤＦＦ回路４０Ａ〜４０
Ｎはカウンタ回路４３の正クロック信号出力でラッチ
し、入力段ＤＦＦ４１Ａ〜４１Ｎはカウンタ回路４３の
負クロック信号出力でラッチを行うことを特徴としてい
る。他の回路部分は、上述した第１実施形態例の説明を
参照されたい。尚、カウンタ回路４３の出力クロック信
号の周波数は、低速側ＬＳＩ３２の出力クロック信号と
同様とする。低速側ＬＳＩ３２の２分周回路３９は、２
通りの位相が存在するため、ＬＳＩ内部フレームパルス
で同期を取る必要がある。高速側ＬＳＩ３３の入力段Ｄ
ＦＦ回路４０Ａ〜４０Ｎは、受信データ信号の奇数ビッ
ト目を抜き取り、入力段ＤＦＦ回路４１Ａ〜４１Ｎは、
偶数ビット目を抜き取る１対２のシリアル・パラレル
(ＳＰ)変換回路を同時に実現する。
第１実施形態例における低速側ＬＳＩ３２の出力クロッ
ク信号を２分周回路３９で２分周したクロック信号と
し、高速側ＬＳＩ３３の入力段ＤＦＦ回路４０Ａ〜４０
Ｎはカウンタ回路４３の正クロック信号出力でラッチ
し、入力段ＤＦＦ４１Ａ〜４１Ｎはカウンタ回路４３の
負クロック信号出力でラッチを行うことを特徴としてい
る。他の回路部分は、上述した第１実施形態例の説明を
参照されたい。尚、カウンタ回路４３の出力クロック信
号の周波数は、低速側ＬＳＩ３２の出力クロック信号と
同様とする。低速側ＬＳＩ３２の２分周回路３９は、２
通りの位相が存在するため、ＬＳＩ内部フレームパルス
で同期を取る必要がある。高速側ＬＳＩ３３の入力段Ｄ
ＦＦ回路４０Ａ〜４０Ｎは、受信データ信号の奇数ビッ
ト目を抜き取り、入力段ＤＦＦ回路４１Ａ〜４１Ｎは、
偶数ビット目を抜き取る１対２のシリアル・パラレル
(ＳＰ)変換回路を同時に実現する。
【００２７】図４に示す第３実施形態例において、Ｎ分
周回路４４を８分周回路として動作説明する。発振器３
７からの高速基準クロック信号を受信したＮ(８)分周回
路４４は、図１１における信号ｂ−１〜ｂ−８の何れか
のタイミングでクロック信号を生成し、低速側ＬＳＩ３
２へ出力する。低速側ＬＳＩ３２の出力段に配置された
出力段ＤＦＦ回路３８Ａ〜３８Ｎでは、入力したクロッ
ク信号でラッチ後、高速側ＬＳＩ１１へ出力し、クロッ
ク信号は２分周回路３９で２分周後にデータ信号と共に
出力する。高速側ＬＳＩ３３のカウンタ回路４３では、
Ｎ分周回路４４からのクロック信号とクロック信号に基
づき位相制御回路３６の制御信号によって制御された１
６通りの位相のクロック信号を位相比較回路４２へ出力
する。位相比較回路４２では、カウンタ回路４３からの
クロック信号と、低速側ＬＳＩ３２からクロックライン
を介して送られたクロック信号との位相関係比較する。
そして、位相関係によりデューティが変動する位相比較
信号を生成し、直流電圧変換回路３４へ出力する。
周回路４４を８分周回路として動作説明する。発振器３
７からの高速基準クロック信号を受信したＮ(８)分周回
路４４は、図１１における信号ｂ−１〜ｂ−８の何れか
のタイミングでクロック信号を生成し、低速側ＬＳＩ３
２へ出力する。低速側ＬＳＩ３２の出力段に配置された
出力段ＤＦＦ回路３８Ａ〜３８Ｎでは、入力したクロッ
ク信号でラッチ後、高速側ＬＳＩ１１へ出力し、クロッ
ク信号は２分周回路３９で２分周後にデータ信号と共に
出力する。高速側ＬＳＩ３３のカウンタ回路４３では、
Ｎ分周回路４４からのクロック信号とクロック信号に基
づき位相制御回路３６の制御信号によって制御された１
６通りの位相のクロック信号を位相比較回路４２へ出力
する。位相比較回路４２では、カウンタ回路４３からの
クロック信号と、低速側ＬＳＩ３２からクロックライン
を介して送られたクロック信号との位相関係比較する。
そして、位相関係によりデューティが変動する位相比較
信号を生成し、直流電圧変換回路３４へ出力する。
【００２８】図１１における信号ｃおよびｄは、低速側
ＬＳＩ３２からのデータ信号とクロック信号の絶対位相
を示す。仮にカウンタ回路４３からのクロック信号の絶
対位相を信号ｅ−１とすると、位相比較回路４２の出力
は、波形ｆ−１のようになる。波形ｆは、信号ｄおよび
ｅの位相関係によってデューティが変化し、位相が一致
した場合に０％、直交した場合に５０％、反転した場合
に１００％となる。信号ｄおよびｅの位相関係による位
相比較回路４２出力波形の様子を図９に示す。位相比較
信号を受信した直流電圧変換回路３４は、入力波形デュ
ーティによって出力レベルを変化してアナログ・デジタ
ル変換回路３５へ出力する。
ＬＳＩ３２からのデータ信号とクロック信号の絶対位相
を示す。仮にカウンタ回路４３からのクロック信号の絶
対位相を信号ｅ−１とすると、位相比較回路４２の出力
は、波形ｆ−１のようになる。波形ｆは、信号ｄおよび
ｅの位相関係によってデューティが変化し、位相が一致
した場合に０％、直交した場合に５０％、反転した場合
に１００％となる。信号ｄおよびｅの位相関係による位
相比較回路４２出力波形の様子を図９に示す。位相比較
信号を受信した直流電圧変換回路３４は、入力波形デュ
ーティによって出力レベルを変化してアナログ・デジタ
ル変換回路３５へ出力する。
【００２９】図１１における信号ｇ−１は、位相比較信
号波形ｆ−１を入力した場合の出力ＤＣ波形である。信
号ｇは、波形ｆのデューティが０％でＬレベル、１００
％でＨレベルとなるように変化する。波形ｆのデューテ
ィ変化に対する直流電圧変換回路３４出力レベルの様子
を図１０に示す。アナログ・デジタル変換回路３５で
は、直流電圧変換回路３４からのＤＣ信号をサンプリン
グしてデジタル信号を生成し、位相制御回路３６へ出力
する。位相制御回路３６では、アナログ・デジタル変換
回路３５からのデジタル信号に基づき、図１１における
波形ｃを受ける入力段ＤＦＦ回路４０Ａ〜４０Ｎおよび
４１Ａ〜４１Ｎのデータ信号対クロック信号の位相マー
ジンが十分に取れる位相となるようにカウンタ回路４３
を制御するための位相制御信号を出力する。図１１にお
いて、仮に入力データ信号波形ｃに対して信号ｅ−２の
クロック信号位相が最適位相とすると、位相比較信号波
形ｆ−２ではデューティ１００％、直流電圧変換回路３
５出力レベルは中間レベルとなるように制御することに
より最適位相への調整が可能となる。但し、この場合中
間レベルとなる位相が信号ｅ−３でも存在するため、位
相制御回路３６では、最適位相となる過程の前後関係か
らデジタル的に判断する必要がある。
号波形ｆ−１を入力した場合の出力ＤＣ波形である。信
号ｇは、波形ｆのデューティが０％でＬレベル、１００
％でＨレベルとなるように変化する。波形ｆのデューテ
ィ変化に対する直流電圧変換回路３４出力レベルの様子
を図１０に示す。アナログ・デジタル変換回路３５で
は、直流電圧変換回路３４からのＤＣ信号をサンプリン
グしてデジタル信号を生成し、位相制御回路３６へ出力
する。位相制御回路３６では、アナログ・デジタル変換
回路３５からのデジタル信号に基づき、図１１における
波形ｃを受ける入力段ＤＦＦ回路４０Ａ〜４０Ｎおよび
４１Ａ〜４１Ｎのデータ信号対クロック信号の位相マー
ジンが十分に取れる位相となるようにカウンタ回路４３
を制御するための位相制御信号を出力する。図１１にお
いて、仮に入力データ信号波形ｃに対して信号ｅ−２の
クロック信号位相が最適位相とすると、位相比較信号波
形ｆ−２ではデューティ１００％、直流電圧変換回路３
５出力レベルは中間レベルとなるように制御することに
より最適位相への調整が可能となる。但し、この場合中
間レベルとなる位相が信号ｅ−３でも存在するため、位
相制御回路３６では、最適位相となる過程の前後関係か
らデジタル的に判断する必要がある。
【００３０】次に、図５を参照して、本発明によるクロ
ック位相自動調整回路の第４実施形態例を説明する。こ
の第４実施形態例は、低速側ＬＳＩ４５、高速側ＬＳＩ
４６、直流電圧変換回路（ＤＣ ＣＮＶ）４７、アナロ
グ・デジタル変換回路（ＡＤＣＮＶ）４８、位相制御回
路（ＣＮＴ）４９、可変遅延回路（ＤＬＹ）５０および
発振器５１より構成される。低速側ＬＳＩ４５は、Ｎ個
の出力段ＤＦＦ回路５２Ａ〜５２Ｎおよび２分周回路５
３を含んでいる。高速側ＬＳＩ４６は、２Ｎ個の入力段
ＤＦＦ回路５４Ａ〜５４Ｎおよび５５Ａ〜５５Ｎ、位相
比較回路（ＰＨ ＣＭＰ）５６およびＮ分周回路（１／
Ｎ）５７を含んでいる。
ック位相自動調整回路の第４実施形態例を説明する。こ
の第４実施形態例は、低速側ＬＳＩ４５、高速側ＬＳＩ
４６、直流電圧変換回路（ＤＣ ＣＮＶ）４７、アナロ
グ・デジタル変換回路（ＡＤＣＮＶ）４８、位相制御回
路（ＣＮＴ）４９、可変遅延回路（ＤＬＹ）５０および
発振器５１より構成される。低速側ＬＳＩ４５は、Ｎ個
の出力段ＤＦＦ回路５２Ａ〜５２Ｎおよび２分周回路５
３を含んでいる。高速側ＬＳＩ４６は、２Ｎ個の入力段
ＤＦＦ回路５４Ａ〜５４Ｎおよび５５Ａ〜５５Ｎ、位相
比較回路（ＰＨ ＣＭＰ）５６およびＮ分周回路（１／
Ｎ）５７を含んでいる。
【００３１】従って、この第４実施形態例は、上述した
第３実施形態例と図３に示す第２実施形態例との組み合
わせである。即ち、第３実施形態例における高速側ＬＳ
Ｉ３３のカウンタ回路４３を可変遅延回路５０に置換し
たものである。可変遅延回路５０の遅延幅は、Ｎ分周回
路５７から出力されるクロック信号の１周期分の倍の幅
を必要とする。アナログ・デジタル変換回路４８までの
動作は、第３実施形態例と同様で、位相制御回路４９で
は可変遅延回路５０の遅延量をクロック信号の２周期分
の間でステップ又はリニアに変化させるように制御を行
う。遅延量が最大になった場合は、遅延量を最小にし、
更に遅延量を増加してゆくことでクロック信号位相の調
整を行う。
第３実施形態例と図３に示す第２実施形態例との組み合
わせである。即ち、第３実施形態例における高速側ＬＳ
Ｉ３３のカウンタ回路４３を可変遅延回路５０に置換し
たものである。可変遅延回路５０の遅延幅は、Ｎ分周回
路５７から出力されるクロック信号の１周期分の倍の幅
を必要とする。アナログ・デジタル変換回路４８までの
動作は、第３実施形態例と同様で、位相制御回路４９で
は可変遅延回路５０の遅延量をクロック信号の２周期分
の間でステップ又はリニアに変化させるように制御を行
う。遅延量が最大になった場合は、遅延量を最小にし、
更に遅延量を増加してゆくことでクロック信号位相の調
整を行う。
【００３２】次に、図６は、本発明によるクロック位相
自動調整回路の第５実施形態例の構成を示すブロック図
である。個の第５実施形態例は、低速側ＬＳＩ５８、高
速側ＬＳＩ５９、直流電圧変換回路（ＤＣ ＣＮＶ）６
０、アナログ・デジタル変換回路（ＡＤ ＣＮＶ）６
１、位相制御回路（ＣＮＴ）６２および発振器６３より
構成される。低速側ＬＳＩ５８は、Ｎ個の出力段ＤＦＦ
回路６４Ａ〜６４Ｎを含んでいる。一方、高速側ＬＳＩ
５９は、Ｎ個の入力段ＤＦＦ回路６５Ａ〜６５Ｎ、位相
比較回路（ＰＨ ＣＭＰ）６６、カウンタ回路（ＣＴ
Ｒ）６７およびＮ分周回路（１／Ｎ）６８を含んでい
る。
自動調整回路の第５実施形態例の構成を示すブロック図
である。個の第５実施形態例は、低速側ＬＳＩ５８、高
速側ＬＳＩ５９、直流電圧変換回路（ＤＣ ＣＮＶ）６
０、アナログ・デジタル変換回路（ＡＤ ＣＮＶ）６
１、位相制御回路（ＣＮＴ）６２および発振器６３より
構成される。低速側ＬＳＩ５８は、Ｎ個の出力段ＤＦＦ
回路６４Ａ〜６４Ｎを含んでいる。一方、高速側ＬＳＩ
５９は、Ｎ個の入力段ＤＦＦ回路６５Ａ〜６５Ｎ、位相
比較回路（ＰＨ ＣＭＰ）６６、カウンタ回路（ＣＴ
Ｒ）６７およびＮ分周回路（１／Ｎ）６８を含んでい
る。
【００３３】この第５実施形態例は、図２に示す上述し
た第１実施形態例における位相比較回路１８の低速側Ｌ
ＳＩ１０からクロックラインを介して送られるクロック
信号との比較対象を、カウンタ回路１９からＮ分周回路
６８に変更し且つ高速側ＬＳＩ１１からのクロック信号
出力を、Ｎ分周回路２０からカウンタ回路６７に変更し
たものである。従って、上述した説明から当業者には容
易に理解できるので、詳細説明は省略する。
た第１実施形態例における位相比較回路１８の低速側Ｌ
ＳＩ１０からクロックラインを介して送られるクロック
信号との比較対象を、カウンタ回路１９からＮ分周回路
６８に変更し且つ高速側ＬＳＩ１１からのクロック信号
出力を、Ｎ分周回路２０からカウンタ回路６７に変更し
たものである。従って、上述した説明から当業者には容
易に理解できるので、詳細説明は省略する。
【００３４】次に、図７は、本発明によるクロック位相
自動調整回路の第６実施形態例の構成を示すブロック図
である。この第６実施形態例は、低速側ＬＳＩ６９、高
速側ＬＳＩ７０、直流電圧変換回路（ＤＣ ＣＮＶ）７
１、アナログ・デジタル変換回路（ＡＤ ＣＮＶ）７
２、位相制御回路（ＣＮＴ）７３、可変遅延回路（ＤＬ
Ｙ）７４および発振器７５より構成される。低速側ＬＳ
Ｉ６９は、Ｎ個の出力段ＤＦＦ回路７６Ａ〜７６Ｎを含
んでいる。一方、高速側ＬＳＩ７０は、Ｎ個の入力段Ｄ
ＦＦ回路７８Ａ〜７８Ｎ、位相比較回路（ＰＨ ＣＭ
Ｐ）７９およびＮ分周回路（１／Ｎ）８０を含んでい
る。
自動調整回路の第６実施形態例の構成を示すブロック図
である。この第６実施形態例は、低速側ＬＳＩ６９、高
速側ＬＳＩ７０、直流電圧変換回路（ＤＣ ＣＮＶ）７
１、アナログ・デジタル変換回路（ＡＤ ＣＮＶ）７
２、位相制御回路（ＣＮＴ）７３、可変遅延回路（ＤＬ
Ｙ）７４および発振器７５より構成される。低速側ＬＳ
Ｉ６９は、Ｎ個の出力段ＤＦＦ回路７６Ａ〜７６Ｎを含
んでいる。一方、高速側ＬＳＩ７０は、Ｎ個の入力段Ｄ
ＦＦ回路７８Ａ〜７８Ｎ、位相比較回路（ＰＨ ＣＭ
Ｐ）７９およびＮ分周回路（１／Ｎ）８０を含んでい
る。
【００３５】この第６実施形態例において、低速側ＬＳ
Ｉ６９は、高速側ＬＳＩ７０からクロック信号を受信
し、出力段ＤＦＦ回路７６Ａ〜７６Ｎでラッチ後、デー
タ信号を出力する。一方、高速側ＬＳＩ７０において、
入力段ＤＦＦ回路７８Ａ〜７８Ｎは、低速側ＬＳＩ６９
からのデータ信号をラッチする。Ｎ分周回路８０は、発
振器７５からのクロック信号をＮ分周してＮ分周クロッ
ク信号を生成する。位相比較回路７９は、低速側ＬＳＩ
６９からクロックラインを介して送られるクロック信号
とＮ分周回路８０からのＮ分周クロック信号との位相関
係を監視する。発振器７５は、装置基準クロック信号を
生成する。直流電圧変換回路７１は、高速側ＬＳＩ７０
の位相比較回路７９からの位相比較信号を、対応する直
流電圧信号（ＤＣ信号）に変換する。アナログ・デジタ
ル変換回路７２は、直流電圧変換回路７１からのＤＣ信
号をアナログ・デジタル変換する。位相制御回路７３
は、アナログ・デジタル変換回路７２からのデジタル信
号に基づき可変遅延回路７４で位相調整を行うための制
御信号を生成する。可変遅延回路７４は、高速側ＬＳＩ
７０から出力されるクロック信号に任意の遅延を与えて
低速側ＬＳＩ６９へ出力する。この第６実施形態例は、
上述した第５実施形態例における高速側ＬＳＩ５９のカ
ウンタ回路６７を可変遅延回路７４に置換したものであ
り、同様に動作し且つ同様の効果が得られる。
Ｉ６９は、高速側ＬＳＩ７０からクロック信号を受信
し、出力段ＤＦＦ回路７６Ａ〜７６Ｎでラッチ後、デー
タ信号を出力する。一方、高速側ＬＳＩ７０において、
入力段ＤＦＦ回路７８Ａ〜７８Ｎは、低速側ＬＳＩ６９
からのデータ信号をラッチする。Ｎ分周回路８０は、発
振器７５からのクロック信号をＮ分周してＮ分周クロッ
ク信号を生成する。位相比較回路７９は、低速側ＬＳＩ
６９からクロックラインを介して送られるクロック信号
とＮ分周回路８０からのＮ分周クロック信号との位相関
係を監視する。発振器７５は、装置基準クロック信号を
生成する。直流電圧変換回路７１は、高速側ＬＳＩ７０
の位相比較回路７９からの位相比較信号を、対応する直
流電圧信号（ＤＣ信号）に変換する。アナログ・デジタ
ル変換回路７２は、直流電圧変換回路７１からのＤＣ信
号をアナログ・デジタル変換する。位相制御回路７３
は、アナログ・デジタル変換回路７２からのデジタル信
号に基づき可変遅延回路７４で位相調整を行うための制
御信号を生成する。可変遅延回路７４は、高速側ＬＳＩ
７０から出力されるクロック信号に任意の遅延を与えて
低速側ＬＳＩ６９へ出力する。この第６実施形態例は、
上述した第５実施形態例における高速側ＬＳＩ５９のカ
ウンタ回路６７を可変遅延回路７４に置換したものであ
り、同様に動作し且つ同様の効果が得られる。
【００３６】以上、本発明によるクロック位相自動調整
回路の幾つかの実施形態例の構成および動作を詳述し
た。しかし、斯かる実施形態例は、本発明の単なる例示
に過ぎず、何ら本発明を限定するものではないことに留
意されたい。上述した本発明の要旨を逸脱することな
く、種々の変形変更が可能であること、当業者には容易
に理解できよう。
回路の幾つかの実施形態例の構成および動作を詳述し
た。しかし、斯かる実施形態例は、本発明の単なる例示
に過ぎず、何ら本発明を限定するものではないことに留
意されたい。上述した本発明の要旨を逸脱することな
く、種々の変形変更が可能であること、当業者には容易
に理解できよう。
【００３７】
【発明の効果】以上の説明から理解される如く、本発明
のクロック位相自動調整回路によると、次の如き実用上
の顕著な効果を有する。即ち、高速側ＬＳＩにおいて、
ＬＳＩ内部クロック信号と低速側ＬＳＩからの受信クロ
ック信号との位相関係を位相比較回路により監視し、相
互の位相関係が入力段ＤＦＦ回路のセットアップ／ホー
ルド区間から十分マージンのある位相となるように内部
クロック信号位相を制御する。これにより、最適位相へ
のクロック位相自動調整が可能になる。また、低速側Ｌ
ＳＩおよび高速側ＬＳＩ間にＥＳ回路を必要としないの
で、回路規模が小さく且つ低消費電力化が可能である。
更に、低速側ＬＳＩおよび高速側ＬＳＩ間の配線パター
ンおよび低速側ＬＳＩの再設計の場合に対しても、高速
側ＬＳＩにおいて最適位相となるように自動調整可能な
ため、高速側ＬＳＩの再設計が不要というメリットがあ
る。
のクロック位相自動調整回路によると、次の如き実用上
の顕著な効果を有する。即ち、高速側ＬＳＩにおいて、
ＬＳＩ内部クロック信号と低速側ＬＳＩからの受信クロ
ック信号との位相関係を位相比較回路により監視し、相
互の位相関係が入力段ＤＦＦ回路のセットアップ／ホー
ルド区間から十分マージンのある位相となるように内部
クロック信号位相を制御する。これにより、最適位相へ
のクロック位相自動調整が可能になる。また、低速側Ｌ
ＳＩおよび高速側ＬＳＩ間にＥＳ回路を必要としないの
で、回路規模が小さく且つ低消費電力化が可能である。
更に、低速側ＬＳＩおよび高速側ＬＳＩ間の配線パター
ンおよび低速側ＬＳＩの再設計の場合に対しても、高速
側ＬＳＩにおいて最適位相となるように自動調整可能な
ため、高速側ＬＳＩの再設計が不要というメリットがあ
る。
【図１】本発明によるクロック位相自動調整回路の基本
原理を示すブロック図である。
原理を示すブロック図である。
【図２】本発明によるクロック位相自動調整回路の第１
実施形態例の構成を示すブロック図である。
実施形態例の構成を示すブロック図である。
【図３】本発明によるクロック位相自動調整回路の第２
実施形態例の構成を示すブロック図である。
実施形態例の構成を示すブロック図である。
【図４】本発明によるクロック位相自動調整回路の第３
実施形態例の構成を示すブロック図である。
実施形態例の構成を示すブロック図である。
【図５】本発明によるクロック位相自動調整回路の第４
実施形態例の構成を示すブロック図である。
実施形態例の構成を示すブロック図である。
【図６】本発明によるクロック位相自動調整回路の第５
実施形態例の構成を示すブロック図である。
実施形態例の構成を示すブロック図である。
【図７】本発明によるクロック位相自動調整回路の第６
実施形態例の構成を示すブロック図である。
実施形態例の構成を示すブロック図である。
【図８】図２に示す本発明のクロック位相自動調整回路
の動作を説明するタイミングチャートである。
の動作を説明するタイミングチャートである。
【図９】本発明の構成要素である位相比較回路の動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図１０】本発明で使用する直流電圧変換回路の動作説
明用波形図である。
明用波形図である。
【図１１】図４に示す本発明のクロック位相自動調整回
路の動作を説明するタイミングチャートである。
路の動作を説明するタイミングチャートである。
【図１２】低速側ＬＳＩおよび高速側ＬＳＩの従来技術
の構成を示すブロック図である。
の構成を示すブロック図である。
１、１０、２１、３２、４５、５８、６９ 低速側Ｌ
ＳＩ ２、１１、２２、３３、４６、５９、７０ 高速側Ｌ
ＳＩ ７、１８、３０、４２、５６、６６、７９ 位相比較
回路 ８ 位相調整
回路 ９、２０、３１、４４、５７、６８、８０ Ｎ分周回
路 ４、１５、２７、３７、５１、６３、７５ 発振器 １９、４３ カウンタ
回路 ２６、５０ 可変遅延
回路 ３８Ａ〜３８Ｎ、５２Ａ〜５２Ｎ ＤＦＦ（出力段
フリップフロップ）回路 ４０Ａ〜４０Ｎ、４１Ａ〜４１Ｎ ＤＦＦ（入力段
フリップフロップ）回路 ３９、５３ ２分周回
路
ＳＩ ２、１１、２２、３３、４６、５９、７０ 高速側Ｌ
ＳＩ ７、１８、３０、４２、５６、６６、７９ 位相比較
回路 ８ 位相調整
回路 ９、２０、３１、４４、５７、６８、８０ Ｎ分周回
路 ４、１５、２７、３７、５１、６３、７５ 発振器 １９、４３ カウンタ
回路 ２６、５０ 可変遅延
回路 ３８Ａ〜３８Ｎ、５２Ａ〜５２Ｎ ＤＦＦ（出力段
フリップフロップ）回路 ４０Ａ〜４０Ｎ、４１Ａ〜４１Ｎ ＤＦＦ（入力段
フリップフロップ）回路 ３９、５３ ２分周回
路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/081 Ｈ０３Ｋ 5/00 Ｖ Ｈ０４Ｌ 7/04 Ｈ０３Ｌ 7/08 Ｊ
Claims (5)
- 【請求項１】ＬＳＩを低速側ＬＳＩおよび高速側ＬＳＩ
に分割してＮ（複数）のデータラインで相互接続すると
共に前記低速側ＬＳＩおよび高速側ＬＳＩに供給するク
ロック信号の位相を調整するクロック位相自動調整回路
において、 前記高速側ＬＳＩ内部に位相比較回路を設け、前記低速
側ＬＳＩからクロックラインを介して送られるクロック
信号と前記高速側ＬＳＩ内部のクロック信号の位相を比
較して、前記高速側ＬＳＩのクロック信号の位相を調整
することを特徴とするクロック位相自動調整回路。 - 【請求項２】前記高速側ＬＳＩは、発振器からの基準ク
ロック信号をＮ分周するＮ分周回路および該Ｎ分周回路
の出力位相を制御する位相制御回路を備えることを特徴
とする請求項１に記載のクロック位相自動調整回路。 - 【請求項３】前記高速側ＬＳＩは、発振器からの基準ク
ロック信号をＮ分周するＮ分周回路および該Ｎ分周回路
からのＮ分周クロック信号に基づきＮ通りの位相調整を
行うカウンタ回路を備えることを特徴とする請求項１に
記載のクロック位相自動調整回路。 - 【請求項４】前記高速側ＬＳＩの前記Ｎ分周回路および
前記位相比較回路間に接続され位相調整する可変遅延回
路を備えることを特徴とする請求項１に記載のクロック
位相自動調整回路。 - 【請求項５】前記低速側ＬＳＩは、Ｎ個のＤＦＦ（フリ
ップフロップ）回路と２分周回路を含み、前記高速側Ｌ
ＳＩは、クロック信号の一方の極性で動作するＮ個のＤ
ＦＦ回路とクロック信号の他方の極性で動作するＮ個の
ＤＦＦ回路を含み、前記２分周回路からのクロック信号
を前記クロックラインを介して前記位相比較回路に入力
することを特徴とする請求項１に記載のクロック位相自
動調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125194A JP2001306176A (ja) | 2000-04-26 | 2000-04-26 | クロック位相自動調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125194A JP2001306176A (ja) | 2000-04-26 | 2000-04-26 | クロック位相自動調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001306176A true JP2001306176A (ja) | 2001-11-02 |
Family
ID=18635187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000125194A Pending JP2001306176A (ja) | 2000-04-26 | 2000-04-26 | クロック位相自動調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001306176A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006129488A (ja) * | 2004-10-27 | 2006-05-18 | Agilent Technol Inc | ソース同期サンプリング方法 |
| EP1764938A3 (en) * | 2005-09-16 | 2007-04-04 | Fujitsu Ltd. | Timing adjustment for data transmitting/receiving circuit |
| US7349510B2 (en) | 2001-06-25 | 2008-03-25 | Rambus Inc. | Apparatus for data recovery in a synchronous chip-to-chip system |
| JP2010056888A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 同期化制御回路、半導体装置及び制御方法 |
| JP2011188187A (ja) * | 2010-03-08 | 2011-09-22 | Oki Semiconductor Co Ltd | データ伝送回路 |
| US8159887B2 (en) | 2007-04-19 | 2012-04-17 | Rambus Inc. | Clock synchronization in a memory system |
-
2000
- 2000-04-26 JP JP2000125194A patent/JP2001306176A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9741423B2 (en) | 2001-06-25 | 2017-08-22 | Rambus Inc. | Methods and apparatus for synchronizing communication with a memory controller |
| US8208595B2 (en) | 2001-06-25 | 2012-06-26 | Rambus Inc. | Apparatus for data recovery in a synchronous chip-to-chip system |
| US7349510B2 (en) | 2001-06-25 | 2008-03-25 | Rambus Inc. | Apparatus for data recovery in a synchronous chip-to-chip system |
| US7627066B2 (en) | 2001-06-25 | 2009-12-01 | Rambus Inc. | Apparatus for data recovery in a synchronous chip-to-chip system |
| US9159388B2 (en) | 2001-06-25 | 2015-10-13 | Rambus Inc. | Methods and apparatus for synchronizing communication with a memory controller |
| US10699769B2 (en) | 2001-06-25 | 2020-06-30 | Rambus Inc. | Methods and apparatus for synchronizing communication with a memory controller |
| US8666007B2 (en) | 2001-06-25 | 2014-03-04 | Rambus Inc. | Methods and apparatus for synchronizing communication with a memory controller |
| US10192610B2 (en) | 2001-06-25 | 2019-01-29 | Rambus Inc. | Methods and apparatus for synchronizing communication with a memory controller |
| US8355480B2 (en) | 2001-06-25 | 2013-01-15 | Rambus Inc. | Methods and apparatus for synchronizing communication with a memory controller |
| US9466353B2 (en) | 2001-06-25 | 2016-10-11 | Rambus Inc. | Methods and apparatus for synchronizing communication with a memory controller |
| US7970089B2 (en) | 2001-06-25 | 2011-06-28 | Rambus Inc. | Apparatus for data recovery in a synchronous chip-to-chip system |
| JP4690854B2 (ja) * | 2004-10-27 | 2011-06-01 | ヴェリジー（シンガポール） プライベート リミテッド | ソース同期サンプリング方法 |
| JP2006129488A (ja) * | 2004-10-27 | 2006-05-18 | Agilent Technol Inc | ソース同期サンプリング方法 |
| EP1764938A3 (en) * | 2005-09-16 | 2007-04-04 | Fujitsu Ltd. | Timing adjustment for data transmitting/receiving circuit |
| US7653169B2 (en) | 2005-09-16 | 2010-01-26 | Fujitsu Limited | Timing adjustment for data transmitting/receiving circuit |
| US8451674B2 (en) | 2007-04-19 | 2013-05-28 | Rambus, Inc. | Clock synchronization in a memory system |
| US8159887B2 (en) | 2007-04-19 | 2012-04-17 | Rambus Inc. | Clock synchronization in a memory system |
| JP2010056888A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 同期化制御回路、半導体装置及び制御方法 |
| JP2011188187A (ja) * | 2010-03-08 | 2011-09-22 | Oki Semiconductor Co Ltd | データ伝送回路 |
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