KR101923012B1 - 고속 프로그래밍 가능 클록 분할기 - Google Patents

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Abstract

프로그래밍 가능 분할 비율들(N)로 입력 클록 신호들(CLKin)을 분할하기 위한 시스템들 및 방법들은, 입력 클록 신호로부터 출력 클록 신호로의 지연이 분할 비율(N)의 값과 독립적이고, 출력 클록 신호의 듀티 사이클이 분할 비율의 값과 독립적으로 50%인 출력 클록 신호들(CLKdiv)을 생성할 수 있다. 예시적인 프로그래밍 가능 클록 분할기(45)는 모듈로 분할 비율을 카운팅하는 카운트 신호(Count)를 생성하는 모듈로 N 카운터(220) 및 출력 클록 신호의 1/2 레이트(CLKdiv의 1/2)에서 각각 토글링하는 공통 하프-레이트 클록 신호(HRCLKcom), 짝수 하프-레이트 클록 신호(HRCLKeven) 및 홀수 하프-레이트 클록 신호(HRCLKodd)를 생성하는 하프-레이트 클록 신호를 생성하는 하프-레이트 클록 신호 생성기(230)를 포함한다. 공통 하프-레이트 클록 신호, 짝수 하프-레이트 클록 신호 및 홀수 하프-레이트 클록 신호는 출력 클록 신호를 생성하기 위해 결합(X or(242, 241))된다.

Description

고속 프로그래밍 가능 클록 분할기
[0001] 본 발명은 전자 회로들에 관한 것으로, 보다 상세하게는 프로그래밍 가능 클록 분할기들(programmable clock dividers)에 관한 것이다.
[0002] 프로그래밍 가능 클록 분할기는 입력 주파수에서 입력 클록 신호를 수신하고, 프로그래밍 가능 분할 비율(programmable divide ratio)에 의해 설정된 입력 주파수-출력 주파수의 비율로 출력 주파수에서 출력 클록 신호를 생성한다. 프로그래밍 가능 클록 분할기들은 많은 전자 디바이스들에서 사용된다. 예컨대, 프로그래밍 가능 클록 분할기는 프로세서와 디스플레이 디바이스 간의 DSI(Display Serial Interface) 링크를 위해 다수의 동작 주파수들을 구현하는데 사용될 수 있다. DSI는 MIPI(Mobile Industry Processor Interface) 얼라이언스에 의해 설정된 인터페이스 표준이다. DSI 링크는, 예컨대, 디스플레이의 특성들에 따라 많은 상이한 주파수들에서 동작할 수 있고, 상이한 주파수들에서의 클록 신호 토글링(clock signal toggling)은 프로그래밍 가능 클록 분할기에 의해 생성된다.
[0003] 도 1은 프로그래밍 가능 클록 분할기를 포함하는 전자 시스템의 블록도이다. 시스템은 DSI 인터페이스(20)를 포함한다. DSI 인터페이스(20)는 디스플레이 디바이스(10)와 통신하기 위해 DSI 신호들에 커플링된다. DSI 인터페이스(20)는 DSI 규격들에 따라 데이터 신호들을 수신하고, 통신을 위해 신호들을 포맷할 수 있다. DSI 인터페이스(20)는 자신의 기능들 수행하는데 사용하기 위한 클록 신호(CLKdiv)를 수신한다.
[0004] 프로그래밍 가능 클록 분할기(45)는 입력 클록 신호(CLKin)를 수신하고, 출력 클록 신호(CLKdiv)를 생성한다. 프로그래밍 가능 클록 분할기(45)는 입력 클록 신호의 주파수 대 출력 클록 신호의 주파수의 비율을 나타내는 분할 비율 신호(N)를 수신한다.
[0005] 도 1의 시스템은 또한 SoC 블록(90)을 포함한다. SoC 블록(90)은 전자 시스템의 다른 기능들을 제공한다. SoC 블록(90)은 데이터를 DSI 인터페이스(20)에 공급할 수 있다. SoC 블록(90)은 또한 분할 비율 신호 및 입력 클록 신호를 프로그래밍 가능 클록 분할기(45)에 공급할 수 있다.
[0006] DSI 인터페이스(20)에 의해 사용되는 클록 신호는 넓은 주파수 범위, 예컨대, 2.5GHz 내지 80MHz에서 토글링할 수 있다. 이러한 고주파수들에서 동작할 수 있는 프로그래밍 가능 클록 분할기는 구현하기 어려울 수 있다. 부가적으로, 입력 클록 신호로부터 출력 클록 신호로의 프로그래밍 가능 클록 분할기(45)의 지연이 일정할 때, 시스템이 개선될 수 있다. 예컨대, SoC 블록(90)은 프로그래밍 가능 클록 분할기(45)에 공급되는 입력 클록 신호를 사용하는 일부 동작들을 타이밍할 수 있다. 프로그래밍 가능 클록 분할기(45)의 지연은 SoC 블록(90)과 DSI 인터페이스(20) 사이의 데이터 신호들의 타이밍에 영향을 미친다. 따라서, 프로그래밍 가능 클록 분할기(45)의 일정한 지연은 시스템이 고주파수들에서 동작하도록 허용할 수 있다. 부가적으로, DSI 인터페이스(20)의 회로들의 기능들은, 사용되는 클록 신호의 듀티 사이클이 거의 50%일 때 개선될 수 있다. 분할 비율이 홀수일 때, 50% 듀티 사이클 출력 클록 신호를 제공하는 것이 더 어렵다. 따라서, 50% 듀티 사이클의 출력 클록 신호를 생성하고, 일정한 지연을 가지며, 고주파수들에서 동작하는 프로그래밍 가능 클록 분할기를 제공하는 것이 중요하다.
[0007] 많은 다른 시스템들은 프로그래밍 가능 클록 분할기를 사용하며, 유사한 요건들을 가질 수 있다.
[0008] 일 양상에서, 입력 주파수에서 입력 클록 신호를 수신하고, 출력 주파수에서 출력 클록 신호를 생성하기 위한 프로그래밍 가능 클록 분할기가 제공되고, 입력 주파수 대 출력 주파수의 비율은 프로그래밍 가능 분할 비율에 의해 설정된다. 프로그래밍 가능 클록 분할기는: 모듈로(modulo) 분할 비율을 카운팅하는 카운트 신호를 생성하도록 구성된 모듈 N 카운터; 출력 클록 신호의 1/2 레이트에서 각각 토글링하는 공통 하프-레이트 클록 신호, 짝수 하프-레이트 클록 신호, 및 홀수 하프-레이트 클록 신호를 생성하도록 구성된 하프-레이트 클록 신호 생성기; 공통 하프-레이트 클록 신호 및 짝수 하프-레이트 클록 신호에 커플링된 입력들 및 짝수 클록 신호를 구동시키는 출력을 갖는 제 1 배타적 OR 게이트; 공통 하프-레이트 클록 신호 및 홀수 하프-레이트 클록 신호에 커플링된 입력들 및 홀수 클록 신호를 구동시키는 출력을 갖는 제 2 배타적 OR 게이트; 및 분할 비율이 짝수일 때 짝수 클록 신호를 선택하고, 분할 비율이 홀수일 때 홀수 클록 신호를 선택함으로써 출력 클록 신호를 생성하도록 구성된 선택기를 포함한다.
[0009] 일 양상에서, 프로그래밍 가능 분할 비율로 입력 클록 신호를 분할하기 위한 방법이 제공된다. 방법은: 카운트 신호를 생성하기 위해, 입력 클록 신호의 에지들 상에서, 모듈로 분할 비율을 카운팅하는 것; 카운트 신호 및 분할 비율에 기반하여, 출력 클록 신호의 1/2 레이트에서 각각 토글링하는 공통 하프-레이트 클록 신호, 짝수 하프-레이트 클록 신호, 및 홀수 하프-레이트 클록 신호를 생성하는 것; 및 공통 하프-레이트 클록 신호, 짝수 하프-레이트 클록 신호, 및 홀수 하프-레이트 클록 신호를 사용하여 출력 클록 신호를 생성하는 것을 포함한다.
[0010] 일 양상에서, 입력 주파수에서 입력 클록 신호를 수신하고, 출력 주파수에서 출력 클록 신호를 생성하기 위한 장치가 제공되고, 입력 주파수 대 출력 주파수의 비율은 프로그래밍 가능 분할 비율에 의해 설정된다. 장치는: 카운트 신호를 생성하기 위해, 입력 클록 신호의 에지들 상에서, 분할 비율을 모듈로(modulo) 카운팅하는 것; 카운트 신호 및 분할 비율에 기반하여, 출력 클록 신호의 1/2 레이트에서 각각 토글링하는 공통 하프-레이트 클록 신호, 짝수 하프-레이트 클록 신호 및 홀수 하프-레이트 클록 신호를 생성하는 것; 및 공통 하프-레이트 클록 신호, 짝수 하프-레이트 클록 신호 및 홀수 하프-레이트 클록 신호를 사용하여 출력 클록 신호를 생성하는 것을 포함한다.
[0011] 본 발명의 다른 특징들 및 이점들은, 예로서, 본 발명의 양상들을 예시하는 다음의 설명으로부터 자명해져야 한다.
[0012] 본 발명의 구조 및 동작 둘 모두에 관한, 본 발명의 세부사항들은 첨부된 도면들을 연구함으로써 부분적으로 획득될 수 있고, 도면들에서 유사한 참조 번호들은 유사한 부분들을 나타낸다.
[0013] 도 1은 프로그래밍 가능 클록 분할기를 포함하는 전자 시스템의 블록도이다.
[0014] 도 2는 현재 개시된 실시예에 따른 프로그래밍 가능 클록 분할기의 블록도이다.
[0015] 도 3은 현재 개시된 실시예에 따른 하프-레이트 클록 신호 생성기의 블록도이다.
[0016] 도 4는 현재 개시된 실시예에 따른 프로그래밍 가능 클록 분할기의 동작을 예시하는 파형도이다.
[0017] 도 5는 현재 개시된 실시예에 따른, 클록 신호를 프로그래밍 가능 정수 값으로 분할하기 위한 프로세스의 흐름도이다.
[0018] 첨부 도면들과 관련하여 아래에서 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며 여기서 설명되는 개념들이 실시될 수 있는 유일한 구성들만을 나타내도록 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공하기 위해서 특정 세부사항들을 포함한다. 그러나 이러한 개념들은 이러한 특정 세부사항들 없이 실시될 수 있음이 당업자들에게 명백할 것이다. 일부 경우들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 모호하게 하는 것을 방지하기 위해 단순화된 형태로 도시된다.
[0019] 도 2는 현재 개시된 실시예에 따른 프로그래밍 가능 클록 분할기의 블록도이다. 프로그래밍 가능 클록 분할기는 도 1의 전자 시스템의 프로그래밍 가능 클록 분할기(45)를 구현하는데 사용될 수 있다. 도 2의 프로그래밍 가능 클록 분할기는, 예컨대, CMOS(complementary metal-oxide semiconductor) 프로세스에서 구현될 수 있다. 프로그래밍 가능 클록 분할기는, 분할 비율을 나타내는 입력 클록 신호(CLKin) 및 분할 비율 신호(N)를 수신하고, 분할 비율로 분할된 입력 클록 신호의 주파수인 주파수에서 토글링하는 출력 클록 신호(CLKdiv)를 생성한다.
[0020] 버퍼(210)는 입력 클록 신호를 수신하고, 프로그래밍 가능 클록 분할기 내의 다른 회로들에서 사용하기 위해 버퍼링된 클록 신호들을 생성한다. 버퍼(210)는 버퍼링된 클록 신호들의 상보형 쌍(complementary pair)을 생성할 수 있다. 상보형 버퍼링된 클록 신호들은 포지티브 버퍼링된 클록 신호(CLK) 및 네거티브 버퍼링된 클록 신호(CLKbar)로 지칭될 수 있다. 버퍼링에 부가하여, 버퍼(210)는, 예컨대, 저전력 모드에서, 버퍼링된 클록 신호들을 디스에이블링하기 위한 게이팅 회로들을 포함할 수 있다.
[0021] 모듈로(modulo) N 카운터(220)는 모듈로 N을 카운팅하는 카운트 신호(COUNT)를 생성한다. 카운트 신호는 다양한 분할 비율 값들에 따른 비트 폭을 가질 수 있다. 예시적인 실시예에서, 카운트 신호는 폭이 4 비트들이다. 모듈로 N 카운터(220)는 버퍼링된 클록 신호들의 각각의 사이클을 카운팅한다. 예컨대, 카운트 신호는 1 내지 N까지 반복적으로 사이클링할 수 있다. 다른 카운트 시퀀스들(예컨대, N-1 내지 0)이 또한 사용될 수 있다. 모듈로 값은 분할 비율에 의해 지정된다.
[0022] 하프-레이트 클록 신호 생성기(230)는 모듈로 N 카운터(220)로부터 출력된 카운트 및 분할 비율에 기반하여 3 개의 하프-레이트 클록 신호들을 생성한다. 하프-레이트 클록 신호 생성기(230)의 동작들은 버퍼링된 클록 신호들에 의해 타이밍된다. 하프-레이트 클록 신호들은 출력 클록 신호의 1/2 주파수에서 토글링한다. 하프-레이트 클록 신호들의 위상들은, 하프-레이트 클록 신호들의 쌍들이 결합되어 출력 클록 신호를 생성할 수 있도록, 타이밍된다.
[0023] 하프-레이트 클록 신호들의 다른 쌍들이 짝수 및 홀수 분할 비율들에 대해 사용된다. 하프-레이트 클록 신호들 중 제 1 하프-레이트 클록 신호(공통 하프-레이트 클록 신호(HRCLKcom))는 짝수 및 홀수 분할 비율들 둘 모두에 공통적이다. 하프-레이트 클록 신호들 중 제 2 하프-레이트 클록 신호(짝수 하프-레이트 클록 신호(HRCLKeven))는 짝수 분할 비율들에 사용된다. 하프-레이트 클록 신호들 중 제 3 하프-레이트 클록 신호(홀수 하프-레이트 클록 신호(HRCLKodd))는 홀수 분할 비율들에 사용된다.
[0024] 하프-레이트 클록 신호들의 쌍들은 배타적 OR되어 출력 클록 신호를 생성한다. 제 1 배타적 OR 게이트(242)는 공통 하프-레이트 클록 신호 및 짝수 하프-레이트 클록 신호를 수신하고, 분할 비율이 짝수일 때 출력 클록 신호를 생성하는데 사용되는 짝수 클록 신호(CLKeven)를 생성한다. 제 2 배타적 OR 게이트(241)는 공통 하프-레이트 클록 신호 및 짝수 하프-레이트 클록 신호를 수신하고, 분할 비율이 홀수일 때 출력 클록 신호를 생성하는데 사용되는 홀수 클록 신호(CLKodd)를 생성한다.
[0025] 선택기(250)는, 분할 비율이 짝수일 때 짝수 클록 신호를 선택하고, 분할 비율일 홀수일 때 홀수 클록 신호를 선택함으로써 출력 클록 신호를 생성한다.
[0026] 도 4는 프로그래밍 가능 클록 분할기의 동작을 예시하는 파형도이다. 파형들은 3인 분할 비율 및 4의 분할 비율을 예시한다. 도 4의 파형은, 명확한 예시를 위해 작은(클록 주기보다 훨씬 더 짧은) 회로 지연들에 대한 것이지만, 실제 회로 지연들은 클록 주기와 유사할 수 있다.
[0027] 도시된 바와 같이, 공통 하프-레이트 클록 신호와 짝수 하프-레이트 클록 신호 사이 및 공통 하프-레이트 클록 신호와 홀수 하프-레이트 클록 신호 사이의 직교 타이밍 관계들(quadrature timing relationships)(1/4 주기 위상 시프트)가 존재한다. 직교 타이밍 관계들은 짝수 및 홀수 분할 비율들 둘 모두에 대해 출력 클록 신호에 대해 50% 듀티 사이클들을 제공한다. 직교 타이밍 관계들을 달성하기 위해, 공통 하프-레이트 클록 신호 및 짝수 하프-레이트 클록 신호는 입력 클록 신호의 상승 에지들 상에서 토글링하고, 홀수 하프-레이트 클록 신호는 입력 클록 신호의 하강 에지들 상에서 토글링한다.
[0028] 홀수 분할 비율들에 대해, 짝수 하프-레이트 클록 신호가 사용되지 않고, 그의 파형은 편리한 구현을 위해 선택될 수 있다. 유사하게, 짝수 분할 비율들에 대해, 홀수 하프-레이트 클록 신호가 사용되지 않고, 그의 파형은 편리한 구현을 위해 선택될 수 있다.
[0029] 입력 클록 신호로부터 출력 클록 신호로의 지연은 분할 비율의 값에 의존하지 않는다. 이는 타이밍 클로저(timing closure)를 단순화하고, 고주파수 동작을 허용할 수 있다.
[0030] 도 3은 현재 개시된 실시예에 따른 하프-레이트 클록 신호 생성기의 블록도이다. 하프-레이트 클록 신호 생성기는 도 2의 프로그래밍 가능 클록 분할기의 하프-레이트 클록 신호 생성기(230)를 구현하는데 사용될 수 있다. 도 3의 하프-레이트 클록 신호 생성기는 카운트 신호(COUNT), 분할 비율 신호(N) 및 상보형 버퍼링된 클록 신호들(CLK 및 CLKbar)을 수신하고, 3 개의 하프-레이트 클록 신호들: 공통 하프-레이트 클록 신호(HRCLKcom), 짝수 하프-레이트 클록 신호(HRCLKeven) 및 홀수 하프-레이트 클록 신호(HRCLKodd)를 생성한다. 상보형 버퍼링된 클록 신호들은 포지티브 버퍼링된 클록 신호(CLK) 및 네거티브 버퍼링된 클록 신호(CLKbar)를 포함한다. 하프-레이트 클록 신호 생성기는 도 4에 예시된 바와 같이 신호들을 생성할 수 있다.
[0031] 3 개의 하프-레이트 클록 신호들은 3 개의 토글 플립-플롭들(toggle flip-flops)에 의해 공급된다. 제1 토글 플립-플롭(330)은 공통 하프-레이트 클록 신호를 생성한다. 제 2 토글 플립-플롭(332)은 짝수 하프-레이트 클록 신호를 생성한다. 제 3 토글 플립-플롭(335)은 홀수 하프-레이트 클록 신호를 생성한다. 토글 플립-플롭이 토글링하는 때는 카운트 신호 및 분할 비율로부터 결정된다. 카운트 신호는, 토글 플립-플롭이 토글링할 때를 제어하기 위해, 분할 비율로부터 도출된 값들과 비교된다.
[0032] 제1 비교기(310)는, 공통 하프-레이트 클록 신호를 생성하는 제1 토글 플립-플롭(330)이 토글링할 때를 제어한다. 제1 비교기(310)는 카운트 신호의 값과 그의 시작 값(도 4의 예시된 파형들에 대해 1)을 비교하고, 그 값들이 동일할 때 액티브 출력을 생성한다. 제1 비교기(310)의 출력은 포지티브 버퍼링된 클록 신호의 상승 에지들 상에서 제1 파이프 라인 플립-플롭(320)에 저장된다. 제1 토글 플립-플롭(330)은 제1 파이프 라인 플립-플롭(320)의 출력에 의해 인에이블링되고 포지티브 버퍼링된 클록 신호에 의해 클로킹된다. 파이프 라인 플립-플롭의 사용은 설정 및 홀드 타이밍을 개선하고, 이로써 최대 동작 주파수를 증가시킬 수 있다.
[0033] 제2 비교기(312)는, 짝수 하프-레이트 클록 신호를 생성하는 제2 토글 플립-플롭(332)이 토글링할 때를 제어한다. 제 2 비교기(312)는 카운트 신호의 값을 그의 중간점 값을 비교하고, 값들이 동일할 때 액티브 출력을 생성한다. 중간점 값은 예시된 실시예에서 N/2+1(도 4에 예시된 4의 분할 비율에 대해 3)이되도록 선택될 수 있다. 제 2 비교기(312)의 출력은 포지티브 버퍼링된 클록 신호의 상승 에지들 상에서 제 2 파이프 라인 플립-플롭(322)에 저장된다. 제 2 토글 플립-플롭(332)은 제 2 파이프 라인 플립-플롭(322)의 출력에 의해 인에이블링되고, 포지티브 버퍼링된 클록 신호에 의해 클로킹된다.
[0034] 제3 비교기(315)는, 홀수 하프-레이트 클록 신호를 생성하는 제3 토글 플립-플롭(335)이 토글링할 때를 제어한다. 제 3 비교기(315)는 카운트 신호의 값을 그의 중간점 값을 비교하고, 값들이 동일할 때 액티브 출력을 생성한다. 중간점 값은 예시된 실시예에서 (N+1)/2+1(도 4에 예시된 3의 분할 비율에 대해 3)이되도록 선택될 수 있다. 제 3 비교기(315)의 출력은 포지티브 버퍼링된 클록 신호의 상승 에지들 상에서 제 3 파이프 라인 플립-플롭(325)에 저장된다. 제 3 토글 플립-플롭(335)은 제 3 파이프 라인 플립-플롭(325)의 출력에 의해 인에이블링되고, 네거티브 버퍼링 클록 신호에 의해 클로킹된다. 제 3 토글 플립-플롭(335)을 클로킹하기 위한 네거티브 버퍼링된 클록 신호의 사용은, 홀수 하프-레이트 클록 신호가 공통 하프-레이트 클록 신호와 배타적 OR될 때, 결과적인 신호가 50% 듀티 사이클을 갖도록, 홀수 하프-레이트 클록 신호를 입력 클록 신호 주기의 1/2만큼 지연시킨다.
[0035] 비교기에 사용되는 값들은 예시적이다. 비교 값들은 동일한 (그러나 카운트 신호에 대해 시프팅된) 파형들을 갖는 클록 신호들을 생성하기 위해 대응하는 양들만큼 조정될 수 있다. 부가적으로, 상이한 수의 파이프 라인 플립-플롭들이 사용될 때, 비교 값들이 조정될 수 있다.
[0036] 도 3의 하프-레이트 클록 신호 생성기를 사용하는, 도 2의 프로그래밍 가능 클록 분할기는 입력 클록 신호로부터 출력 클록 신호로의 지연(분할 비율과 독립적임)을 갖는 출력 클록 신호를 생성한다. 이러한 지연 관계들은 일정한 지연으로 지칭될 수 있다. 그러나, 지연은 프로그래밍 가능 클록 분할기의 동작 조건들, 예컨대, 온도 및 공급 전압에 따라 변동될 수 있다. 입력 클록 신호로부터 출력 클록 신호로의 지연은 클록 버퍼, 토글 플립-플롭들, 배타적 OR 게이트들 및 선택기에서의 지연들을 포함한다. 이러한 지연들은 약간 변동될 수 있고, 예컨대, 선택기의 출력으로의 선택기의 지연은 짝수 클록 신호와 홀수 클록 신호 간에 상이할 수 있다. 이러한 지연 차이들은 작을 수 있고, 예컨대, 하나의 로직 게이트의 지연보다 더 적을 수 있다.
[0037] 도 3의 하프-레이트 클록 신호 생성기를 사용하는, 도 2의 프로그래밍 가능 클록 분할기는 또한 고주파수들, 예컨대, 3.5 GHz에서 동작할 수 있다. 부가적으로, 출력 클록은 모든 분할 비율들에 대해 50% 듀티 사이클을 갖는다. 일정 지연과 마찬가지로, 듀티 사이클은 약간 변동될 수 있다.
[0038] 도 5는 현재 개시된 실시예에 따른, 클록 신호를 프로그래밍 가능 정수 값으로 분할하기 위한 프로세스의 흐름도이다. 도 5의 프로세스가 특정 예들 제공하기 위해 임의의 적절한 회로를 사용하여 수행될 수 있지만, 프로세스는 도 2의 프로그래밍 가능 클록 분할기 및 도 3의 하프-레이트 클록 신호 생성기를 참조하여 설명될 것이다. 도 5의 프로세스는, 분할 비율을 나타내는 입력 클록 신호(CLKin) 및 분할 비율 신호(N)를 수신하고, 분할 비율로 분할된 입력 클록 신호의 주파수인 주파수에서 토글링하는 출력 클록 신호(CLKdiv)를 생성한다.
[0039] 단계(510)에서, 프로세스는 모듈로 N을 카운팅한다. 예컨대, 모듈로 N 카운터(220)는 모듈로 분할 비율을 카운팅하는 카운트 신호를 생성할 수 있고, 카운트 신호의 값은 입력 클록 신호의 트랜지션들(transitions) 시에 변한다.
[0040] 단계(520)에서, 프로세스는, 출력 클록 신호의 1/2 레이트에서 토글링하는 공통 하프-레이트 클록 신호, 짝수 하프-레이트 클록 신호, 및 홀수 하프-레이트 클록 신호를 생성하기 위해 카운트 신호 및 분할 비율을 사용한다. 예컨대, 도 3의 하프-레이트 클록 신호 생성기는 카운트 신호의 값과 카운트 신호의 시작 및 중간점 값들의 비교에 기반하여 인에이블링되는 토글 플립-플롭들을 사용하여 3 개의 하프-레이트 클록 신호들을 생성할 수 있다.
[0041] 단계(530)에서, 프로세스는 출력 클록 신호를 생성하기 위해 공통 하프-레이트 클록 신호, 짝수 하프-레이트 클록 신호 및 홀수 하프-레이트 클록 신호를 사용한다. 예컨대, 제1 배타적 OR 게이트(242)는, 분할 비율이 짝수일 때 출력 클록 신호를 생성하기 위해, 공통 하프-레이트 클록 신호와 짝수 하프-레이트 클록 신호를 결합할 수 있고, 제 2 배타적 OR 게이트(241)는, 분할 비율이 홀수일 때 출력 클록 신호를 생성하기 위해, 공통 하프-레이트 클록 신호 및 홀수 하프-레이트 클록 신호를 결합할 수 있다.
[0042] 도 5의 프로세스는, 예컨대, 단계들을 부가 또는 변경함으로써 수정될 수 있다. 부가적으로, 단계들은 동시에 수행될 수 있다.
[0043] 특정 실시예들이 위에 설명되지만, 예컨대, 상이한 신호 극성들을 갖는 변형들을 포함하는 많은 변형들이 가능하다. 부가적으로, 신호 버퍼들 및 파이프라인 스테이지들이 부가, 이동 또는 삭제될 수 있다. 또한, 하나의 블록에 의해 수행되는 것으로서 설명된 기능들은 다른 블록으로 이동되거나 블록들에 걸쳐 분산될 수 있다. 부가적으로, 다양한 실시예들의 특징들은 위에서 설명된 것들과 상이한 결합들로 결합될 수 있다.
[0044] 개시된 실시예들의 위의 설명은 임의의 당업자가 본 발명을 실시하거나 이용할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 변형은 당업자에게 쉽게 명백하게 될 것이며, 본원에서 설명된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시예들에 적용될 수도 있다. 따라서, 본원에서 제시된 설명 및 도면들은 본 발명의 현재 바람직한 실시예를 나타내며, 그에 따라 본 발명에 의해 광의로 고려되는 청구 대상을 대표한다는 것이 이해될 것이다. 본 발명의 범위는 당업자들에게 명백하게 될 수 있는 다른 실시예들을 완전히 포괄하며, 그에 따라 본 발명의 범위는 첨부된 청구항들 이외의 어떤 것에 의해서도 제한되지 않는다는 것이 추가로 이해된다.

Claims (21)

  1. 입력 주파수에서 입력 클록 신호를 수신하고 그리고 출력 주파수에서 출력 클록 신호를 생성하기 위한 프로그래밍 가능 클록 분할기(programmable clock divider)로서, 상기 입력 주파수 대 상기 출력 주파수의 비율은 프로그래밍 가능 분할 비율(programmable divide ratio)에 의해 설정되고, 상기 프로그래밍 가능 클록 분할기는:
    모듈로(modulo) 프로그래밍 가능 분할 비율을 카운팅하는 카운트 신호(count signal)를 생성하도록 구성된 모듈로 N 카운터;
    상기 출력 클록 신호의 1/2 레이트에서 각각 토글링(toggle)하는 공통 하프-레이트 클록 신호(common half-rate clock signal), 짝수(even) 하프-레이트 클록 신호 및 홀수(odd) 하프-레이트 클록 신호를 생성하도록 구성된 하프-레이트 클록 신호 생성기;
    상기 공통 하프-레이트 클록 신호 및 상기 짝수 하프-레이트 클록 신호에 커플링된 입력들 및 짝수 클록 신호를 구동시키는 출력을 갖는 제 1 배타적 OR 게이트(exclusive OR gate);
    상기 공통 하프-레이트 클록 신호 및 상기 홀수 하프-레이트 클록 신호에 커플링된 입력들 및 홀수 클록 신호를 구동시키는 출력을 갖는 제 2 배타적 OR 게이트; 및
    상기 프로그래밍 가능 분할 비율이 짝수일 때 상기 짝수 클록 신호를 선택하고 그리고 상기 프로그래밍 가능 분할 비율이 홀수일 때 상기 홀수 클록 신호를 선택함으로써 상기 출력 클록 신호를 생성하도록 구성된 선택기를 포함하는,
    프로그래밍 가능 클록 분할기.
  2. 제 1 항에 있어서,
    상기 입력 클록 신호로부터 상기 출력 클록 신호로의 지연은 상기 프로그래밍 가능 분할 비율의 값과 독립적인,
    프로그래밍 가능 클록 분할기.
  3. 제 1 항에 있어서,
    상기 출력 클록 신호의 듀티 사이클(duty cycle)은 상기 프로그래밍 가능 분할 비율의 값과 독립적으로 50%인,
    프로그래밍 가능 클록 분할기.
  4. 제 1 항에 있어서,
    상기 공통 하프-레이트 클록 신호 및 상기 짝수 하프-레이트 클록 신호는 짝수 분할 비율들에 대해 직교 타이밍 관계(quadrature timing relationship)를 갖고, 그리고 상기 공통 하프-레이트 클록 신호 및 상기 홀수 하프-레이트 클록 신호는 홀수 분할 비율들에 대해 직교 타이밍 관계를 갖는, 프로그래밍 가능 클록 분할기.
  5. 제 1 항에 있어서,
    상기 하프-레이트 클록 신호 생성기는:
    상기 입력 클록 신호의 상승 에지들(rising edges) 상에서 클로킹(clock)되고, 그리고 상기 공통 하프-레이트 클록 신호를 생성하도록 구성된 제 1 토글 플립-플롭(toggle flip-flop);
    상기 입력 클록 신호의 상승 에지들 상에서 클로킹되고, 그리고 상기 짝수 하프-레이트 클록 신호를 생성하도록 구성된 제 2 토글 플립-플롭; 및
    상기 입력 클록 신호의 하강 에지들 상에서 클로킹되고, 그리고 상기 홀수 하프-레이트 클록 신호를 생성하도록 구성된 제 3 토글 플립-플롭을 포함하는,
    프로그래밍 가능 클록 분할기.
  6. 제 5 항에 있어서,
    상기 하프-레이트 클록 신호 생성기는 추가로:
    상기 카운트 신호의 값을 상기 카운트 신호의 시작 값과 비교하는 것에 기반하여 상기 제 1 토글 플립-플롭에 대한 인에이블을 생성하도록 구성된 제 1 비교기;
    상기 카운트 신호의 값을 상기 카운트 신호의 짝수 중간점 값(even midpoint value)과 비교하는 것에 기반하여 상기 제 2 토글 플립-플롭에 대한 인에이블을 생성하도록 구성된 제 2 비교기; 및
    상기 카운트 신호의 값을 상기 카운트 신호의 홀수 중간점 값과 비교하는 것에 기반하여 상기 제 3 토글 플립-플롭에 대한 인에이블을 생성하도록 구성된 제 3 비교기를 포함하는,
    프로그래밍 가능 클록 분할기.
  7. 제 6 항에 있어서,
    상기 하프-레이트 클록 신호 생성기는 추가로:
    상기 제 1 비교기와 상기 제 1 토글 플립-플롭 간에 커플링된 제 1 파이프라인(pipeline) 플립-플롭;
    상기 제 2 비교기와 상기 제 2 토글 플립-플롭 간에 커플링된 제 2 파이프라인 플립-플롭; 및
    상기 제 3 비교기와 상기 제 3 토글 플립-플롭 간에 커플링된 제 3 파이프라인 플립-플롭을 포함하는,
    프로그래밍 가능 클록 분할기.
  8. 프로그래밍 가능 분할 비율로 입력 클록 신호를 분할하기 위한 방법으로서,
    카운트 신호를 생성하기 위해, 상기 입력 클록 신호의 에지들 상에서, 모듈로 프로그래밍 가능 분할 비율을 카운팅하는 단계;
    상기 카운트 신호 및 상기 프로그래밍 가능 분할 비율에 기반하여, 출력 클록 신호의 1/2 레이트에서 각각 토글링하는 공통 하프-레이트 클록 신호, 짝수 하프-레이트 클록 신호, 및 홀수 하프-레이트 클록 신호를 생성하는 단계; 및
    상기 공통 하프-레이트 클록 신호, 상기 짝수 하프-레이트 클록 신호, 및 상기 홀수 하프-레이트 클록 신호를 사용하여 출력 클록 신호를 생성하는 단계를 포함하는,
    프로그래밍 가능 분할 비율로 입력 클록 신호를 분할하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 출력 클록 신호를 생성하는 단계는:
    짝수 클록 신호를 생성하기 위해 상기 공통 하프-레이트 클록 신호 및 상기 짝수 하프-레이트 클록 신호를 결합하는 단계;
    홀수 클록 신호를 생성하기 위해 상기 공통 하프-레이트 클록 신호 및 상기 홀수 하프-레이트 클록 신호를 결합하는 단계; 및
    상기 프로그래밍 가능 분할 비율이 짝수일 때 상기 짝수 클록 신호를, 상기 출력 클록 신호로서, 선택하고, 그리고 상기 프로그래밍 가능 분할 비율이 홀수일 때 상기 홀수 클록 신호를, 상기 출력 클록 신호로서, 선택하는 단계를 포함하는,
    프로그래밍 가능 분할 비율로 입력 클록 신호를 분할하기 위한 방법.
  10. 제 8 항에 있어서,
    상기 입력 클록 신호로부터 상기 출력 클록 신호로의 지연은 상기 프로그래밍 가능 분할 비율의 값과 독립적인,
    프로그래밍 가능 분할 비율로 입력 클록 신호를 분할하기 위한 방법.
  11. 제 8 항에 있어서,
    상기 출력 클록 신호의 듀티 사이클은 상기 프로그래밍 가능 분할 비율의 값과 독립적으로 50%인,
    프로그래밍 가능 분할 비율로 입력 클록 신호를 분할하기 위한 방법.
  12. 제 8 항에 있어서,
    상기 공통 하프-레이트 클록 신호 및 상기 짝수 하프-레이트 클록 신호는 짝수 분할 비율들에 대해 직교 타이밍 관계를 갖고, 그리고 상기 공통 하프-레이트 클록 신호 및 상기 홀수 하프-레이트 클록 신호는 홀수 분할 비율들에 대해 직교 타이밍 관계를 갖는,
    프로그래밍 가능 분할 비율로 입력 클록 신호를 분할하기 위한 방법.
  13. 제 8 항에 있어서,
    상기 공통 하프-레이트 클록 신호는 상기 입력 클록 신호의 상승 에지들에서 트랜지션(transition)하고;
    상기 짝수 하프-레이트 클록 신호는 상기 입력 클록 신호의 상승 에지들에서 트랜지션하고; 그리고
    상기 홀수 하프-레이트 클록 신호는 상기 입력 클록 신호의 하강 에지들에서 트랜지션하는,
    프로그래밍 가능 분할 비율로 입력 클록 신호를 분할하기 위한 방법.
  14. 제 8 항에 있어서,
    상기 공통 하프-레이트 클록 신호는 상기 카운트 신호가 상기 카운트 신호의 시작 값과 동일한 후에 트랜지션하고;
    상기 짝수 하프-레이트 클록 신호는 상기 카운트 신호가 상기 카운트 신호의 짝수 중간점 값과 동일한 후에 트랜지션하고; 그리고
    상기 홀수 하프-레이트 클록 신호는 상기 카운트 신호가 상기 카운트 신호의 홀수 중간점 값과 동일한 후에 트랜지션하는,
    프로그래밍 가능 분할 비율로 입력 클록 신호를 분할하기 위한 방법.
  15. 입력 주파수에서 입력 클록 신호를 수신하고 그리고 출력 주파수에서 출력 클록 신호를 생성하기 위한 장치로서, 상기 입력 주파수 대 상기 출력 주파수의 비율은 프로그래밍 가능 분할 비율에 의해 설정되고, 상기 장치는:
    모듈로 프로그래밍 가능 분할 비율을 카운팅하는 카운트 신호를 생성하기 위한 모듈로 N 카운터 수단;
    상기 출력 클록 신호의 1/2 레이트에서 각각 토글링하는 공통 하프-레이트 클록 신호, 짝수 하프-레이트 클록 신호 및 홀수 하프-레이트 클록 신호를 생성하기 위한 하프-레이트 클록 신호 생성기 수단;
    상기 공통 하프-레이트 클록 신호 및 상기 짝수 하프-레이트 클록 신호에 커플링된 입력들 및 짝수 클록 신호를 구동시키는 출력을 갖는 제 1 배타적 OR 게이트;
    상기 공통 하프-레이트 클록 신호 및 상기 홀수 하프-레이트 클록 신호에 커플링된 입력들 및 홀수 클록 신호를 구동시키는 출력을 갖는 제 2 배타적 OR 게이트; 및
    상기 프로그래밍 가능 분할 비율이 짝수일 때 상기 짝수 클록 신호를 선택하고 그리고 상기 프로그래밍 가능 분할 비율일 홀수일 때 상기 홀수 클록 신호를 선택함으로써 상기 출력 클록 신호를 생성하도록 구성된 선택기를 포함하는,
    입력 주파수에서 입력 클록 신호를 수신하고 그리고 출력 주파수에서 출력 클록 신호를 생성하기 위한 장치.
  16. 제 15 항에 있어서,
    상기 입력 클록 신호로부터 상기 출력 클록 신호로의 지연은 상기 프로그래밍 가능 분할 비율의 값과 독립적인,
    입력 주파수에서 입력 클록 신호를 수신하고 그리고 출력 주파수에서 출력 클록 신호를 생성하기 위한 장치.
  17. 제 15 항에 있어서,
    상기 출력 클록 신호의 듀티 사이클은 상기 프로그래밍 가능 분할 비율의 값과 독립적으로 50%인,
    입력 주파수에서 입력 클록 신호를 수신하고 그리고 출력 주파수에서 출력 클록 신호를 생성하기 위한 장치.
  18. 제 15 항에 있어서,
    상기 공통 하프-레이트 클록 신호 및 상기 짝수 하프-레이트 클록 신호는 짝수 분할 비율들에 대해 직교 타이밍 관계를 갖고, 그리고 상기 공통 하프-레이트 클록 신호 및 상기 홀수 하프-레이트 클록 신호는 홀수 분할 비율들에 대해 직교 타이밍 관계를 갖는,
    입력 주파수에서 입력 클록 신호를 수신하고 그리고 출력 주파수에서 출력 클록 신호를 생성하기 위한 장치.
  19. 제 15 항에 있어서,
    상기 하프-레이트 클록 신호 생성기는:
    상기 입력 클록 신호의 상승 에지들 상에서 클로킹되고, 그리고 상기 공통 하프-레이트 클록 신호를 생성하도록 구성된 제 1 토글 플립-플롭;
    상기 입력 클록 신호의 상승 에지들 상에서 클로킹되고, 그리고 상기 짝수 하프-레이트 클록 신호를 생성하도록 구성된 제 2 토글 플립-플롭; 및
    상기 입력 클록 신호의 하강 에지들 상에서 클로킹되고, 그리고 상기 홀수 하프-레이트 클록 신호를 생성하도록 구성된 제 3 토글 플립-플롭을 포함하는,
    입력 주파수에서 입력 클록 신호를 수신하고 그리고 출력 주파수에서 출력 클록 신호를 생성하기 위한 장치.
  20. 제 19 항에 있어서,
    상기 하프-레이트 클록 신호 생성기는 추가로:
    상기 카운트 신호의 값을 상기 카운트 신호의 시작 값과 비교하는 것에 기반하여 상기 제 1 토글 플립-플롭에 대한 인에이블을 생성하도록 구성된 제 1 비교기;
    상기 카운트 신호의 값을 상기 카운트 신호의 짝수 중간점 값과 비교하는 것에 기반하여 상기 제 2 토글 플립-플롭에 대한 인에이블을 생성하도록 구성된 제 2 비교기; 및
    상기 카운트 신호의 값을 상기 카운트 신호의 홀수 중간점 값과 비교하는 것에 기반하여 상기 제 3 토글 플립-플롭에 대한 인에이블을 생성하도록 구성된 제 3 비교기를 포함하는,
    입력 주파수에서 입력 클록 신호를 수신하고 그리고 출력 주파수에서 출력 클록 신호를 생성하기 위한 장치.
  21. 제 20 항에 있어서,
    상기 하프-레이트 클록 신호 생성기는 추가로:
    상기 제 1 비교기와 상기 제 1 토글 플립-플롭 간에 커플링된 제 1 파이프라인 플립-플롭;
    상기 제 2 비교기와 상기 제 2 토글 플립-플롭 간에 커플링된 제 2 파이프라인 플립-플롭; 및
    상기 제 3 비교기와 상기 제 3 토글 플립-플롭 간에 커플링된 제 3 파이프라인 플립-플롭을 포함하는,
    입력 주파수에서 입력 클록 신호를 수신하고 그리고 출력 주파수에서 출력 클록 신호를 생성하기 위한 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10063234B1 (en) * 2017-07-13 2018-08-28 Micron Technology, Inc. Half-frequency command path
US11038666B1 (en) * 2019-12-11 2021-06-15 Qualcomm Incorporated Open-loop, super fast, half-rate clock and data recovery for next generation C-PHY interfaces
US11874693B2 (en) 2022-05-24 2024-01-16 Analog Devices International Unlimited Company Reconfigurable clock divider

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080219399A1 (en) 2007-03-07 2008-09-11 Nary Kevin R Frequency Divider With Symmetrical Output

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4623846A (en) * 1985-02-14 1986-11-18 Motorola, Inc. Constant duty cycle, frequency programmable clock generator
US5362119A (en) * 1993-09-29 1994-11-08 Rosentratter Billy F Glare shield
US5524035A (en) * 1995-08-10 1996-06-04 International Business Machines Corporation Symmetric clock system for a data processing system including dynamically switchable frequency divider
EP0785624B1 (en) * 1996-01-19 2001-08-29 STMicroelectronics S.r.l. Windowed clock generation
JP3159238B2 (ja) * 1996-09-17 2001-04-23 日本電気株式会社 数値制御発振回路
EP1241788A1 (en) * 2001-03-13 2002-09-18 STMicroelectronics Limited Digital frequency divider
JP3949995B2 (ja) * 2001-12-28 2007-07-25 シャープ株式会社 カウンタ回路
US7358782B2 (en) * 2005-08-17 2008-04-15 Broadcom Corporation Frequency divider and associated methods
EP2296933B1 (en) * 2008-07-01 2016-10-05 Proterra Inc. Charging stations for electric vehicles
US7881422B1 (en) * 2008-07-10 2011-02-01 Marvell International Ltd. Circuits and methods for dividing frequency by an odd value
US8368436B1 (en) 2010-10-29 2013-02-05 Maxim Integrated, Inc. Programmable frequency synthesizer with I/Q outputs
CN102055465A (zh) * 2010-12-09 2011-05-11 山东大学 一种可配置任意整数半整数分频器装置及方法
US8471608B2 (en) 2011-02-02 2013-06-25 Texas Instruments Incorporated Clock divider circuit
US8378719B1 (en) 2011-10-18 2013-02-19 St-Ericsson Sa Programmable high-speed frequency divider
US8558575B1 (en) * 2012-03-23 2013-10-15 Applied Micro Circuits Corporation Clock generation for N.5 modulus divider
US8744037B2 (en) 2012-06-11 2014-06-03 Intel Mobil Communications GmbH Divider, method for providing an output signal and edge tracker
EP2806562A1 (en) 2013-05-22 2014-11-26 Asahi Kasei Microdevices Corporation Programmable frequency divider module with duty cycle close to fifty percent
US10579580B2 (en) * 2013-12-18 2020-03-03 Qorvo Us, Inc. Start of sequence detection for one wire bus
US8829953B1 (en) 2014-01-09 2014-09-09 Freescale Semiconductor, Inc. Programmable clock divider
CN104682954B (zh) * 2015-02-06 2017-07-18 北京大学 一种半速率随机数据相位检测电路

Patent Citations (1)

* Cited by examiner, † Cited by third party
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