JP3159238B2 - 数値制御発振回路 - Google Patents
数値制御発振回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、数値的に発振周波
数を制御することができる数値制御発振回路に関する。
数値制御発振回路は、外部から与えられるディジタル値
によって発振周波数が決定される回路であり、たとえば
周波数シンセサイザ等に用いられる。
数を制御することができる数値制御発振回路に関する。
数値制御発振回路は、外部から与えられるディジタル値
によって発振周波数が決定される回路であり、たとえば
周波数シンセサイザ等に用いられる。
【０００２】
【従来の技術】従来より知られている数値制御発振回路
としては、たとえば公開特許公報（平１−１１４１２
２）の第６図に従来技術として示されているものが広く
知られており、実用に供されている。この回路構成例を
図８に示す。図８の回路において４０はアキュムレータ
であり、Ｑビット加算器４１および加算結果を保持する
Ｑビットのレジスタ４２で構成される。１０１の入力に
はＱビットで表現される設定値が外部から与えられ、ア
キュムレータの入力に接続されている。１０３の入力に
は周波数ｆm のシステムクロックが入力され、Ｑビット
レジスタ４２のラッチ動作、すなわちアキュムレータ４
０のラッチ動作を規定する。従って、１０１の入力がた
とえばＫであるとすれば、アキユムレータ４０の出力は
周期１／ｆmごとに一定値Ｋだけ増加する。また加算器
は通常２Q を法として動作するので、アキュムレータ４
０の出力は２Q が０に折り返され、波形としては鋸歯状
波となる。４３のＲＯＭには、たとえば正弦波のディジ
タル値が格納されており、２πラジアンを２Q 分割して
アドレスＡにsin(２πＡ／２Q ) のデイジタル値を格納
しておく。すると、アキュムレータ４０の出力は正弦波
の位相を与えることになり、２πラジアンがディジタル
数値２Q に対応することから、ＲＯＭ４３の出力は一定
周波数の正弦波を表す数値列となる。そこで、Ｄ／Ａ変
換器４４でアナログ信号に変換すれば、１０２の出力に
は正弦波があらわれる。なお、Ｄ／Ａ変換器４４には１
０３の入力に与えられるシステムクロックが接続されて
いるが、これはＤ／Ａ変換を実行するタイミングを与え
るためである。出力１０２に現れる周波数ｆ0 はｆ0 ＝
ｆm ×Ｋ／２Q で与えられる。すなわち、外部からディ
ジタル値として与えられる設定値Ｋにより出力周波数が
決定され、数値制御発振動作をすることがわかる。
としては、たとえば公開特許公報（平１−１１４１２
２）の第６図に従来技術として示されているものが広く
知られており、実用に供されている。この回路構成例を
図８に示す。図８の回路において４０はアキュムレータ
であり、Ｑビット加算器４１および加算結果を保持する
Ｑビットのレジスタ４２で構成される。１０１の入力に
はＱビットで表現される設定値が外部から与えられ、ア
キュムレータの入力に接続されている。１０３の入力に
は周波数ｆm のシステムクロックが入力され、Ｑビット
レジスタ４２のラッチ動作、すなわちアキュムレータ４
０のラッチ動作を規定する。従って、１０１の入力がた
とえばＫであるとすれば、アキユムレータ４０の出力は
周期１／ｆmごとに一定値Ｋだけ増加する。また加算器
は通常２Q を法として動作するので、アキュムレータ４
０の出力は２Q が０に折り返され、波形としては鋸歯状
波となる。４３のＲＯＭには、たとえば正弦波のディジ
タル値が格納されており、２πラジアンを２Q 分割して
アドレスＡにsin(２πＡ／２Q ) のデイジタル値を格納
しておく。すると、アキュムレータ４０の出力は正弦波
の位相を与えることになり、２πラジアンがディジタル
数値２Q に対応することから、ＲＯＭ４３の出力は一定
周波数の正弦波を表す数値列となる。そこで、Ｄ／Ａ変
換器４４でアナログ信号に変換すれば、１０２の出力に
は正弦波があらわれる。なお、Ｄ／Ａ変換器４４には１
０３の入力に与えられるシステムクロックが接続されて
いるが、これはＤ／Ａ変換を実行するタイミングを与え
るためである。出力１０２に現れる周波数ｆ0 はｆ0 ＝
ｆm ×Ｋ／２Q で与えられる。すなわち、外部からディ
ジタル値として与えられる設定値Ｋにより出力周波数が
決定され、数値制御発振動作をすることがわかる。
【０００３】図８の回路の他にも、たとえば公開特許公
報（平１−１１４１２２）の第１図として示されている
回路が知られている。この回路構成例を図９に示す。以
下、図９の回路について簡単に説明する。Ｑビット加算
器４１とＱビットレジスタ４２はアキュムレータ４０を
構成しており、図８の回路と同様に４０のアキュムレー
タの出力は鋸歯状波になる。４５はＮビットレジスタで
あって、電圧制御発振回路４６の出力クロックを分周回
路４７でＤ分周したクロックによりラッチ動作が行われ
る。もし電圧制御発振回路４６の発振周波数が一定であ
り、Ｑビットレジスタ４５がアキュムレータ４０の出力
の鋸歯状波を常に同じ位相でラッチする状態にあるなら
ば、Ｄ／Ａ変換器４４の出力は直流になって、電圧制御
発振回路４６の発振周波数が一定であるという前提と整
合し、系は安定状態にある。もし、Ｑビットレジスタ４
５がアキュムレータ４０の出力の鋸歯状波を毎回わずか
に異なる位相でラッチするならば、Ｄ／Ａ変換器４４の
出力は直流とはならず、電圧制御発振回路４６の発振周
波数を変化させる。ここで、前記公開特許公報（平１−
１１４１２２）に詳述されているように、電圧制御発振
回路４６の発振周波数が、Ｑビットレジスタ４５がアキ
ュムレータ４０の出力をラッチする位相の変化を抑える
方向に変化するならば、負帰還の原理によりいずれは安
定状態となって、電圧制御発振回路４６の発振周波数は
一定になる。出力１０２に現れる周波数ｆ0 は、ｆ0 ＝
Ｄ×ｆm ×Ｋ／２Q で与えられる。ただし、ｆm はシス
テムクロックの周波数であり、Ｋは入力１０１に与えら
れる設定値である。図９の回路では正弦波データを格納
するＲＯＭは不要であり、かつＤ／Ａ変換器はＶＣＯの
発振周波数の１／Ｄの周波数で動作すればよいため、高
速動作が比較的容易であるという特徴を持つ。
報（平１−１１４１２２）の第１図として示されている
回路が知られている。この回路構成例を図９に示す。以
下、図９の回路について簡単に説明する。Ｑビット加算
器４１とＱビットレジスタ４２はアキュムレータ４０を
構成しており、図８の回路と同様に４０のアキュムレー
タの出力は鋸歯状波になる。４５はＮビットレジスタで
あって、電圧制御発振回路４６の出力クロックを分周回
路４７でＤ分周したクロックによりラッチ動作が行われ
る。もし電圧制御発振回路４６の発振周波数が一定であ
り、Ｑビットレジスタ４５がアキュムレータ４０の出力
の鋸歯状波を常に同じ位相でラッチする状態にあるなら
ば、Ｄ／Ａ変換器４４の出力は直流になって、電圧制御
発振回路４６の発振周波数が一定であるという前提と整
合し、系は安定状態にある。もし、Ｑビットレジスタ４
５がアキュムレータ４０の出力の鋸歯状波を毎回わずか
に異なる位相でラッチするならば、Ｄ／Ａ変換器４４の
出力は直流とはならず、電圧制御発振回路４６の発振周
波数を変化させる。ここで、前記公開特許公報（平１−
１１４１２２）に詳述されているように、電圧制御発振
回路４６の発振周波数が、Ｑビットレジスタ４５がアキ
ュムレータ４０の出力をラッチする位相の変化を抑える
方向に変化するならば、負帰還の原理によりいずれは安
定状態となって、電圧制御発振回路４６の発振周波数は
一定になる。出力１０２に現れる周波数ｆ0 は、ｆ0 ＝
Ｄ×ｆm ×Ｋ／２Q で与えられる。ただし、ｆm はシス
テムクロックの周波数であり、Ｋは入力１０１に与えら
れる設定値である。図９の回路では正弦波データを格納
するＲＯＭは不要であり、かつＤ／Ａ変換器はＶＣＯの
発振周波数の１／Ｄの周波数で動作すればよいため、高
速動作が比較的容易であるという特徴を持つ。
【０００４】
【発明が解決しようとする課題】図８の回路の問題点
は、出力として高い周波数を得ることが困難であるとい
う点である。図８の回路では、ＲＯＭやＤ／Ａ変換器は
クロック周波数ｆm で動作するが、Ｄ／Ａ変換器出力が
周波数ｆ0 の正弦波を出力するには、よく知られたサン
プリング定理よりｆm はｆ0 の２倍以上の周波数でなく
てはならない。実際には、出力正弦波の高調波成分を十
分小さくするためにｆm はｆ0 の５倍程度以上が望まれ
る。従って、たとえばｆ0 を５０ＭＨｚ程度とするため
にはｆm は１００ＭＨｚ〜２５０ＭＨｚ以上が要求され
る。ところが、Ｄ／Ａ変換器をこのような高周波で動作
させるのはきわめて困難であり、たとえ実現したとして
も非常に高価なものになる。またＲＯＭのアクセス時間
もｆm で規定されるが、ｆm を１００ＭＨｚ〜２５０Ｍ
ＨｚとするとＲＯＭのアクセス時間は４ｎｓ〜１０ｎｓ
となり、高価な超高速メモリ素子を用いても実現はきわ
めて困難である。
は、出力として高い周波数を得ることが困難であるとい
う点である。図８の回路では、ＲＯＭやＤ／Ａ変換器は
クロック周波数ｆm で動作するが、Ｄ／Ａ変換器出力が
周波数ｆ0 の正弦波を出力するには、よく知られたサン
プリング定理よりｆm はｆ0 の２倍以上の周波数でなく
てはならない。実際には、出力正弦波の高調波成分を十
分小さくするためにｆm はｆ0 の５倍程度以上が望まれ
る。従って、たとえばｆ0 を５０ＭＨｚ程度とするため
にはｆm は１００ＭＨｚ〜２５０ＭＨｚ以上が要求され
る。ところが、Ｄ／Ａ変換器をこのような高周波で動作
させるのはきわめて困難であり、たとえ実現したとして
も非常に高価なものになる。またＲＯＭのアクセス時間
もｆm で規定されるが、ｆm を１００ＭＨｚ〜２５０Ｍ
ＨｚとするとＲＯＭのアクセス時間は４ｎｓ〜１０ｎｓ
となり、高価な超高速メモリ素子を用いても実現はきわ
めて困難である。
【０００５】一方図９の回路では、ＲＯＭが不要であ
り、かつＤ／Ａ変換器の動作速度も比較的低いために、
図８に比ベて高い周波数を得ることができる。しかしな
がら、高い周波数を得るためには依然として高価なＤ／
Ａ変換器が必要であるという問題がある。前述のように
電圧制御発振回路の発振周波数は負帰還の原理により安
定化されるが、分周比Ｄが大きいと電圧制御発振回路の
出力に位相雑音が含まれるようになる。望ましくは、Ｄ
は２０程度以下にすべきである。すると、出力周波数を
５０ＭＨｚとしたい場合にはＤ／Ａ変換器の動作周波数
は２．５ＭＨｚ程度が要求されるが、２．５ＭＨｚで動
作するＤ／Ａ変換器は決して安価ではなく、むしろ比較
的高価なものである。この意味で、図９の回路は高い周
波数の出力を得るためには未だ不適切である。
り、かつＤ／Ａ変換器の動作速度も比較的低いために、
図８に比ベて高い周波数を得ることができる。しかしな
がら、高い周波数を得るためには依然として高価なＤ／
Ａ変換器が必要であるという問題がある。前述のように
電圧制御発振回路の発振周波数は負帰還の原理により安
定化されるが、分周比Ｄが大きいと電圧制御発振回路の
出力に位相雑音が含まれるようになる。望ましくは、Ｄ
は２０程度以下にすべきである。すると、出力周波数を
５０ＭＨｚとしたい場合にはＤ／Ａ変換器の動作周波数
は２．５ＭＨｚ程度が要求されるが、２．５ＭＨｚで動
作するＤ／Ａ変換器は決して安価ではなく、むしろ比較
的高価なものである。この意味で、図９の回路は高い周
波数の出力を得るためには未だ不適切である。
【０００６】図８および図９の回路の第２の問題点は、
Ｄ／Ａ変換器が必要なためにディジタルＬＳＩ化が困難
であるということである。すなわち、ＬＳＩ化にはディ
ジタル・アナログ混在ＬＳＩが必須であって、安価なゲ
ートアレイで実現することは非常に困難である。この意
味で、従来技術はディジタルＬＳＩ化が困難であるとい
う欠点がある。
Ｄ／Ａ変換器が必要なためにディジタルＬＳＩ化が困難
であるということである。すなわち、ＬＳＩ化にはディ
ジタル・アナログ混在ＬＳＩが必須であって、安価なゲ
ートアレイで実現することは非常に困難である。この意
味で、従来技術はディジタルＬＳＩ化が困難であるとい
う欠点がある。
【０００７】本発明の目的は、高価なＤ／Ａ変換器等を
用いることなく、容易に高い周波数の出力を得ることが
でき、またディジタルＬＳＩ化も容易である数値制御発
振回路を提供することにある。
用いることなく、容易に高い周波数の出力を得ることが
でき、またディジタルＬＳＩ化も容易である数値制御発
振回路を提供することにある。
【０００８】
【課題を解決するための手段】ＩＴＵ−Ｔ勧告Ｉ．３６
３には、ＡＴＭ通信方式においてＣＢＲ（ConstantBit
Rate）信号を収容する際のＡＡＬ（ＡＴＭ Adaptation
Layer ）として、ＡＡＬタイプ１が定義されている。Ａ
ＡＬタイプ１の機能の１つとしてユーザ信号のクロック
情報の転送があるが、Ｉ．３６３にはこのためにＳＲＴ
Ｓ（Synchro-nous Residual Time Stamp）法という手法
が定義されている。Ｉ．３６３に示されているように、
ＳＲＴＳ法は送信側で図４の回路によってＲＴＳ値を生
成して受信側に通知し、受信側ではこのＲＴＳ情報をも
とにして位相同期発振器を駆動するパルスを発生し、ユ
ーザ信号のクロックを再生する。
３には、ＡＴＭ通信方式においてＣＢＲ（ConstantBit
Rate）信号を収容する際のＡＡＬ（ＡＴＭ Adaptation
Layer ）として、ＡＡＬタイプ１が定義されている。Ａ
ＡＬタイプ１の機能の１つとしてユーザ信号のクロック
情報の転送があるが、Ｉ．３６３にはこのためにＳＲＴ
Ｓ（Synchro-nous Residual Time Stamp）法という手法
が定義されている。Ｉ．３６３に示されているように、
ＳＲＴＳ法は送信側で図４の回路によってＲＴＳ値を生
成して受信側に通知し、受信側ではこのＲＴＳ情報をも
とにして位相同期発振器を駆動するパルスを発生し、ユ
ーザ信号のクロックを再生する。
【０００９】本発明は、このＳＲＴＳ法を用いて数値制
御発振回路を構成するものである。本発明では、発振周
波数に対応したＲＴＳ値系列を擬似的に生成し、ＳＲＴ
Ｓ受信回路に供給することによって周波数を発生するも
のである。従って本発明の数値制御発振回路は、ＲＴＳ
値系列を生成する手段、与えられたＲＴＳ値系列に従っ
てパルスを発生するＳＲＴＳ受信手段、および位相同期
発振手段から構成される。
御発振回路を構成するものである。本発明では、発振周
波数に対応したＲＴＳ値系列を擬似的に生成し、ＳＲＴ
Ｓ受信回路に供給することによって周波数を発生するも
のである。従って本発明の数値制御発振回路は、ＲＴＳ
値系列を生成する手段、与えられたＲＴＳ値系列に従っ
てパルスを発生するＳＲＴＳ受信手段、および位相同期
発振手段から構成される。
【００１０】最初にＳＲＴＳ法について簡単に説明す
る。図４において、１は参照クロックで駆動されるＰビ
ットカウンタ、２はユーザクロックで駆動されるＮ進カ
ウンタ、３はＰビットレジスタであり、Ｎ進カウンタ２
はユーザクロックのＮクロックをカウントするとＰビッ
トレジスタ３にクロックパルスを供給して、Ｐビットレ
ジスタ３はＰビットカウンタ１の出力をラッチして生成
ＲＴＳ値として端子６に出力する。
る。図４において、１は参照クロックで駆動されるＰビ
ットカウンタ、２はユーザクロックで駆動されるＮ進カ
ウンタ、３はＰビットレジスタであり、Ｎ進カウンタ２
はユーザクロックのＮクロックをカウントするとＰビッ
トレジスタ３にクロックパルスを供給して、Ｐビットレ
ジスタ３はＰビットカウンタ１の出力をラッチして生成
ＲＴＳ値として端子６に出力する。
【００１１】参照クロック周波数をｆnx、ユーザクロッ
ク周波数をｆs とすると、Ｐビットレジスタ３がＰビッ
トカウンタ１の出力をラッチする周期はＮ／ｆs であ
り、この間にＰビットカウンタ１は平均してＭ＝（Ｎｆ
nx）／ｆs だけ進む。Ｐビットカウンタ１の出力で見れ
ば、Ｍの整数部をＭq 、Ｍの小数部をＲとして、Ｎ／ｆ
s時間にＰビットカウンタはＭq またはＭq ＋１だけ進
むことになり、かつＭq＋１進むのは平均して１／Ｒ回
に１回の割合である。従って、隣接する生成ＲＴＳ値の
差はＭq ｍｏｄ２P または（Ｍq ＋１）ｍｏｄ２P であ
って、（Ｍq ＋１）ｍｏｄ２P になるのは１／Ｒ回に１
回である。なお、Ｒは剰余（residue ）と呼ばれる。
ク周波数をｆs とすると、Ｐビットレジスタ３がＰビッ
トカウンタ１の出力をラッチする周期はＮ／ｆs であ
り、この間にＰビットカウンタ１は平均してＭ＝（Ｎｆ
nx）／ｆs だけ進む。Ｐビットカウンタ１の出力で見れ
ば、Ｍの整数部をＭq 、Ｍの小数部をＲとして、Ｎ／ｆ
s時間にＰビットカウンタはＭq またはＭq ＋１だけ進
むことになり、かつＭq＋１進むのは平均して１／Ｒ回
に１回の割合である。従って、隣接する生成ＲＴＳ値の
差はＭq ｍｏｄ２P または（Ｍq ＋１）ｍｏｄ２P であ
って、（Ｍq ＋１）ｍｏｄ２P になるのは１／Ｒ回に１
回である。なお、Ｒは剰余（residue ）と呼ばれる。
【００１２】ＳＲＴＳ法においては、ユーザクロック周
波数ｆs の情報は生成されたＲＴＳ値系列に含まれる。
生成ＲＴＳ値系列はＮ、ｆnx、Ｍ＝Ｍq ＋Ｒによって定
まる。すなわち、ユーザクロツク周波数ｆs はｆs ＝
（Ｎｆnx）／（Ｍq ＋Ｒ）で与えられる。以上の議論は
たとえば文献（R.C.Lau and P.E.Fleischer, "Synchro-
nous Techniques for Timing Recovery in BISDN", IEE
E Transactions on Co-mmunications, Vol.43, No.2/3
/4, pp.1810-1818, Feb./Mar./Apr.1995、およびK.Mura
kami, "Jitter in synchronous Residual Time Stamp",
IEEE Transac-tions on Communications, Vol.44, N
o.6, pp.742-748, Jun. 1996）に詳論されている。
波数ｆs の情報は生成されたＲＴＳ値系列に含まれる。
生成ＲＴＳ値系列はＮ、ｆnx、Ｍ＝Ｍq ＋Ｒによって定
まる。すなわち、ユーザクロツク周波数ｆs はｆs ＝
（Ｎｆnx）／（Ｍq ＋Ｒ）で与えられる。以上の議論は
たとえば文献（R.C.Lau and P.E.Fleischer, "Synchro-
nous Techniques for Timing Recovery in BISDN", IEE
E Transactions on Co-mmunications, Vol.43, No.2/3
/4, pp.1810-1818, Feb./Mar./Apr.1995、およびK.Mura
kami, "Jitter in synchronous Residual Time Stamp",
IEEE Transac-tions on Communications, Vol.44, N
o.6, pp.742-748, Jun. 1996）に詳論されている。
【００１３】通常のＳＲＴＳ法では、ｆnx、Ｎ、および
Ｍq はあらかじめ与えられており、Ｒだけで周波数が決
定される。従って、Ｒをディジタル値として与えてＲＴ
Ｓ値系列を生成し、それに基づいてｆs を発生させれ
ば、数値的に発振周波数を決定することができる。ある
いは、ＲおよびＭq をディジタル値として与えることも
可能である。本発明によれば、高速のＲＯＭやＤ／Ａ変
換器が不要であって、高い周波数の発生が容易である。
Ｍq はあらかじめ与えられており、Ｒだけで周波数が決
定される。従って、Ｒをディジタル値として与えてＲＴ
Ｓ値系列を生成し、それに基づいてｆs を発生させれ
ば、数値的に発振周波数を決定することができる。ある
いは、ＲおよびＭq をディジタル値として与えることも
可能である。本発明によれば、高速のＲＯＭやＤ／Ａ変
換器が不要であって、高い周波数の発生が容易である。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明に係
る数値制御発振回路の一例である。図１において、１０
はＲＴＳ値系列生成手段、２０はＳＲＴＳ受信手段、３
０は位相同期発振手段である。
て図面を参照して詳細に説明する。図１は、本発明に係
る数値制御発振回路の一例である。図１において、１０
はＲＴＳ値系列生成手段、２０はＳＲＴＳ受信手段、３
０は位相同期発振手段である。
【００１５】ＲＴＳ値系列生成手段１０は、入力端子１
０１から与えられる設定値に従ってＲＴＳ値系列を生成
し、ＳＲＴＳ受信手段２０に与える。ＳＲＴＳ受信手段
２０は、与えられたＲＴＳ値系列によって定められる平
均周期を持つパルス列を発生し、位相同期発振手段３０
に与える。位相同期発振手段は、与えられたパルス列の
平均周期に同期した周波数で発振して出力端子１０２に
出力する。従って結局、出力端子１０２には入力端子１
０１に与えられた設定値に応じた周波数の信号が出力さ
れることになる。ＲＴＳ値系列はディジタル値なので、
ＲＴＳ値系列生成手段１０はディジタル回路で構成する
ことができ、入力端子１０１から与える設定値をディジ
タル値で与えれば、出力端子１０２に出力される信号の
周波数を数値的に制御することができる。
０１から与えられる設定値に従ってＲＴＳ値系列を生成
し、ＳＲＴＳ受信手段２０に与える。ＳＲＴＳ受信手段
２０は、与えられたＲＴＳ値系列によって定められる平
均周期を持つパルス列を発生し、位相同期発振手段３０
に与える。位相同期発振手段は、与えられたパルス列の
平均周期に同期した周波数で発振して出力端子１０２に
出力する。従って結局、出力端子１０２には入力端子１
０１に与えられた設定値に応じた周波数の信号が出力さ
れることになる。ＲＴＳ値系列はディジタル値なので、
ＲＴＳ値系列生成手段１０はディジタル回路で構成する
ことができ、入力端子１０１から与える設定値をディジ
タル値で与えれば、出力端子１０２に出力される信号の
周波数を数値的に制御することができる。
【００１６】
【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。図２は、本発明に係る数値制御発振回路の
１実施例である。図２において、１０はＲＴＳ値系列生
成手段であり、第１のアキュムレータ１１および第２の
アキュムレータ１４で構成されている。また２０はＳＲ
ＴＳ受信手段、３０は位相同期発振手段である。
に説明する。図２は、本発明に係る数値制御発振回路の
１実施例である。図２において、１０はＲＴＳ値系列生
成手段であり、第１のアキュムレータ１１および第２の
アキュムレータ１４で構成されている。また２０はＳＲ
ＴＳ受信手段、３０は位相同期発振手段である。
【００１７】第１のアキュムレータ１１はＱビット加算
器１２とＱビットレジスタ１３で構成される。入力端子
１０１からは、第１の設定値としてｒが入力されてお
り、１１のアキュムレータはｒをくり返し加算する。Ｑ
ビット加算器１２は累算結果が２Q を越えるとキャリー
を出力し、第１のアキュムレータ１１から信号線２０３
として第２のアキュムレータ１４のキャリー入力に接続
される。Ｑビット加算器１２がキャリーを出力するの
は、平均して２Q ／ｒ回の加算に１回の割合である。
器１２とＱビットレジスタ１３で構成される。入力端子
１０１からは、第１の設定値としてｒが入力されてお
り、１１のアキュムレータはｒをくり返し加算する。Ｑ
ビット加算器１２は累算結果が２Q を越えるとキャリー
を出力し、第１のアキュムレータ１１から信号線２０３
として第２のアキュムレータ１４のキャリー入力に接続
される。Ｑビット加算器１２がキャリーを出力するの
は、平均して２Q ／ｒ回の加算に１回の割合である。
【００１８】第２のアキュムレータ１４は、Ｐビット加
算器１５とＰビットレジスタ１６で構成される。第２の
アキュムレータ１４には、入力端子１０４を通して第２
の設定値Ｆが入力されており、第２のアキュムレータ１
４はＦをくり返し加算する。ここで、信号線２０３は第
２のアキュムレータ１４を構成しているＰビット加算器
１５のキャリー入力に接続されているため、第１のアキ
ュムレータ１１が信号線２０３にキャリー信号を出力す
ると、第２のアキュムレータ１４は加算結果をさらに＋
１する。従って第２のアキュムレータ１４の出力信号２
０１は、２P を法として考えれば、隣接する出力値の差
が平均して２Q ／ｒ回に１回の割合でＦ十１であって、
それ以外ではＦになる。このことから、第２のアキュム
レータ１４の出力２０１に現れる系列は、剰余ＲがＲ＝
ｒ／２Q であるＲＴＳ値系列とみなすことができる。な
お、第１のアキュムレータ１１および第２のアキュムレ
ータ１４は、ともにＳＲＴＳ受信手段２０から出力され
るＲＴＳ要求信号２０４により累算動作が行われる。
算器１５とＰビットレジスタ１６で構成される。第２の
アキュムレータ１４には、入力端子１０４を通して第２
の設定値Ｆが入力されており、第２のアキュムレータ１
４はＦをくり返し加算する。ここで、信号線２０３は第
２のアキュムレータ１４を構成しているＰビット加算器
１５のキャリー入力に接続されているため、第１のアキ
ュムレータ１１が信号線２０３にキャリー信号を出力す
ると、第２のアキュムレータ１４は加算結果をさらに＋
１する。従って第２のアキュムレータ１４の出力信号２
０１は、２P を法として考えれば、隣接する出力値の差
が平均して２Q ／ｒ回に１回の割合でＦ十１であって、
それ以外ではＦになる。このことから、第２のアキュム
レータ１４の出力２０１に現れる系列は、剰余ＲがＲ＝
ｒ／２Q であるＲＴＳ値系列とみなすことができる。な
お、第１のアキュムレータ１１および第２のアキュムレ
ータ１４は、ともにＳＲＴＳ受信手段２０から出力され
るＲＴＳ要求信号２０４により累算動作が行われる。
【００１９】図３は、図２の回路の動作説明図である。
図３ではＦ＝５としており、またＰ＝４すなわち２P ＝
１６としている。第１のアキュムレータ１１の蓄積値は
１回の累算操作でｒだけ増加する。次の累算結果が２Q
を越える場合に、信号線２０３にキャリーが出力され
る。第２のアキュムレータ１４は一定値５を累算し、信
号線２０３からキャリーが入力されると、さらに１が加
算される。信号線２０１には、累算結果の１６を法とし
た値が出力される。従って、信号線２０１に出力される
値の差分を取ると、信号線２０３にキャリーが現れてい
ない場合は差分値は５であり、キャリーが現れている場
合は差分値は６になる。差分値が６になる。信号線２０
３にキャリーが現れる割合は２Q ／ｒ回に１回であるこ
とは明らかであり、従って信号線２０１の出力はＲＴＳ
値系列とみなせることがわかる。
図３ではＦ＝５としており、またＰ＝４すなわち２P ＝
１６としている。第１のアキュムレータ１１の蓄積値は
１回の累算操作でｒだけ増加する。次の累算結果が２Q
を越える場合に、信号線２０３にキャリーが出力され
る。第２のアキュムレータ１４は一定値５を累算し、信
号線２０３からキャリーが入力されると、さらに１が加
算される。信号線２０１には、累算結果の１６を法とし
た値が出力される。従って、信号線２０１に出力される
値の差分を取ると、信号線２０３にキャリーが現れてい
ない場合は差分値は５であり、キャリーが現れている場
合は差分値は６になる。差分値が６になる。信号線２０
３にキャリーが現れる割合は２Q ／ｒ回に１回であるこ
とは明らかであり、従って信号線２０１の出力はＲＴＳ
値系列とみなせることがわかる。
【００２０】ＳＲＴＳ受信手段２０には、たとえば前記
文献に示されている図５の回路が使用できる。図６は図
５のタイムチャートを示す図である。入力端子１０３か
らはシステムクロックが供給され、第１のカウンタ２１
と第２のカウンタ２３に供給される。第１のカウンタ２
１はＰビットカウンタであり、０〜２P −１までをくり
返しカウントする。図６のタイムチャートではＰ＝４の
場合を示しており、従って第１のカウンタ２１の出力は
０〜１５のくり返しとなる。２２は比較回路であって、
入力端子２０１から入力されたＲＴＳ値とＰビットカウ
ンタ２１の出力を比較し、一致したら常にパルスを発生
する。従って比較回路２２の出力信号２５は、図６に示
されているようにパルス列になる。図６では、ＲＴＳ値
が“５”の場合を示している。第２のカウンタ２３は、
０から初めてＭq よりも小さい値ＭL −１までカウント
動作を行う。ここでＩＴＵ−Ｔ勧告Ｉ．３６３に従え
ば、ＭL ＝Ｍq −２P-1 とされる。第２のカウンタ２３
は、ＭL −１までカウント動作を行った後はカウント動
作を停止して、ゲート信号２６を出力する。図６にはこ
の様子が示されている。２４はゲート回路であり、ゲー
ト信号２６が供給されるまでは２５のパルス列を通さ
ず、ゲート信号２６が供給されると２５のパルス列を通
過させる。ゲート回路２４が通過させたパルスは、位相
同期発振手段に与えられる駆動パルスとして端子２０２
に出力される。出力パルスはまたカウンタ２３を０から
再スタートさせ、それに応じてゲート信号２６の供給は
停止される。従って、図６からわかるようにゲート回路
２４は実質的に１個のパルスしか通過させない。ゲート
回路２４が通過させたパルスはまたＲＴＳ要求信号とし
て端子２０４に出力され、次に端子２０１より入力され
る新たなＲＴＳ値の要求信号として使用される。
文献に示されている図５の回路が使用できる。図６は図
５のタイムチャートを示す図である。入力端子１０３か
らはシステムクロックが供給され、第１のカウンタ２１
と第２のカウンタ２３に供給される。第１のカウンタ２
１はＰビットカウンタであり、０〜２P −１までをくり
返しカウントする。図６のタイムチャートではＰ＝４の
場合を示しており、従って第１のカウンタ２１の出力は
０〜１５のくり返しとなる。２２は比較回路であって、
入力端子２０１から入力されたＲＴＳ値とＰビットカウ
ンタ２１の出力を比較し、一致したら常にパルスを発生
する。従って比較回路２２の出力信号２５は、図６に示
されているようにパルス列になる。図６では、ＲＴＳ値
が“５”の場合を示している。第２のカウンタ２３は、
０から初めてＭq よりも小さい値ＭL −１までカウント
動作を行う。ここでＩＴＵ−Ｔ勧告Ｉ．３６３に従え
ば、ＭL ＝Ｍq −２P-1 とされる。第２のカウンタ２３
は、ＭL −１までカウント動作を行った後はカウント動
作を停止して、ゲート信号２６を出力する。図６にはこ
の様子が示されている。２４はゲート回路であり、ゲー
ト信号２６が供給されるまでは２５のパルス列を通さ
ず、ゲート信号２６が供給されると２５のパルス列を通
過させる。ゲート回路２４が通過させたパルスは、位相
同期発振手段に与えられる駆動パルスとして端子２０２
に出力される。出力パルスはまたカウンタ２３を０から
再スタートさせ、それに応じてゲート信号２６の供給は
停止される。従って、図６からわかるようにゲート回路
２４は実質的に１個のパルスしか通過させない。ゲート
回路２４が通過させたパルスはまたＲＴＳ要求信号とし
て端子２０４に出力され、次に端子２０１より入力され
る新たなＲＴＳ値の要求信号として使用される。
【００２１】再び図２の回路に戻ると、アキュムレータ
１１および１４は、ＳＲＴＳ受信手段２０が出力するＲ
ＴＳ要求信号２０４によってラッチ動作が行われ、新た
なＲＴＳ値２０１をＳＲＴＳ受信手段２０に供給する。
ＳＲＴＳ受信手段２０はまた、駆動パルス２０２を位相
同期発振手段３０に供給する。
１１および１４は、ＳＲＴＳ受信手段２０が出力するＲ
ＴＳ要求信号２０４によってラッチ動作が行われ、新た
なＲＴＳ値２０１をＳＲＴＳ受信手段２０に供給する。
ＳＲＴＳ受信手段２０はまた、駆動パルス２０２を位相
同期発振手段３０に供給する。
【００２２】位相同期発振手段３０の構成は、たとえば
図７に示すようなものである。３３は電圧制御発振器で
あり、その発振出力が出力端子１０２に与えられる。ま
た、電圧制御発振器３３の出力は、Ｄ分周回路３４によ
ってＤ分周される。位相比較回路３１は、入力端子２０
２から与えられる駆動パルスと、Ｄ分周回路３４の出力
のパルスの位相を比較し、その結果を電圧として出力す
る。位相比較回路３１の出力はフィルタ３２によって平
滑化され、電圧制御発振器３３に制御電圧として入力さ
れる。図７の構成においては、入力端子２０２に与えら
れる駆動パルスの平均周波数をｆD とすると、電圧制御
発振器３３の発振周波数、すなわち出力端子１０２に出
力される周波数は、Ｄ×ｆD で与えられる。
図７に示すようなものである。３３は電圧制御発振器で
あり、その発振出力が出力端子１０２に与えられる。ま
た、電圧制御発振器３３の出力は、Ｄ分周回路３４によ
ってＤ分周される。位相比較回路３１は、入力端子２０
２から与えられる駆動パルスと、Ｄ分周回路３４の出力
のパルスの位相を比較し、その結果を電圧として出力す
る。位相比較回路３１の出力はフィルタ３２によって平
滑化され、電圧制御発振器３３に制御電圧として入力さ
れる。図７の構成においては、入力端子２０２に与えら
れる駆動パルスの平均周波数をｆD とすると、電圧制御
発振器３３の発振周波数、すなわち出力端子１０２に出
力される周波数は、Ｄ×ｆD で与えられる。
【００２３】以上に説明したことから、位相同期発振手
段３０の分周比をＤ、システムクロック周波数をｆとす
ると、出力端子１０２に出力される周波数ｆ0 は、 ｆ0 ＝Ｄｆ／｛Ｍq ＋（ｒ／２Q ）｝（式１）になる。
ただしＭq はＭq ≡Ｆｍｏｄ２Q （式２）を満足する整
数である。（式２）を満足するＭq はいくつもの値が存
在するが、ＳＲＴＳ受信手段２０がそのうちの１つを決
定する。たとえばＳＲＴＳ受信回路３０として図５の回
路を採用した場合には、図５におけるカウンタ３のカウ
ント数ＭL を越える整数で（式２）を満足する最も小さ
い整数がＭ q となる。
段３０の分周比をＤ、システムクロック周波数をｆとす
ると、出力端子１０２に出力される周波数ｆ0 は、 ｆ0 ＝Ｄｆ／｛Ｍq ＋（ｒ／２Q ）｝（式１）になる。
ただしＭq はＭq ≡Ｆｍｏｄ２Q （式２）を満足する整
数である。（式２）を満足するＭq はいくつもの値が存
在するが、ＳＲＴＳ受信手段２０がそのうちの１つを決
定する。たとえばＳＲＴＳ受信回路３０として図５の回
路を採用した場合には、図５におけるカウンタ３のカウ
ント数ＭL を越える整数で（式２）を満足する最も小さ
い整数がＭ q となる。
【００２４】図２の回路においては、発振周波数を決定
するために外部から設定可能な値は、入力１０１に与え
られるｒと入力１０４に与えられるＦである。上記（式
２）によれば、Ｆを±１だけ変化させると、Ｍq も通常
は±１だけ変化する。従って、（式１）の分母も±１だ
け変化する。一方ｒを±１だけ変化させると、（式１）
の分母は１／２Q だけ変化する。すなわち、Ｆを変化さ
せるよりはｒを変化させる方が出力周波数を細かく設定
することができる。簡便には、Ｆは固定として外部から
はｒのみを設定可能とすればよい。あるいは、Ｆとｒを
両方設定可能として、Ｆを粗調整、ｒを微調整とするこ
とも可能である。この場合は、発振周波数範囲を広げる
効果もある。または、上述のように発振可能な周波数ス
テップが広くなってしまうが、Ｆのみを設定可能として
ｒを固定とすることも可能である。
するために外部から設定可能な値は、入力１０１に与え
られるｒと入力１０４に与えられるＦである。上記（式
２）によれば、Ｆを±１だけ変化させると、Ｍq も通常
は±１だけ変化する。従って、（式１）の分母も±１だ
け変化する。一方ｒを±１だけ変化させると、（式１）
の分母は１／２Q だけ変化する。すなわち、Ｆを変化さ
せるよりはｒを変化させる方が出力周波数を細かく設定
することができる。簡便には、Ｆは固定として外部から
はｒのみを設定可能とすればよい。あるいは、Ｆとｒを
両方設定可能として、Ｆを粗調整、ｒを微調整とするこ
とも可能である。この場合は、発振周波数範囲を広げる
効果もある。または、上述のように発振可能な周波数ス
テップが広くなってしまうが、Ｆのみを設定可能として
ｒを固定とすることも可能である。
【００２５】
【発明の効果】本発明の第１の効果は、高速動作が困難
なＲＯＭやＤ／Ａ変換器が不要であることである。これ
により、高い周波数を発生することが容易であるととも
に、価格を低く抑えることができる。
なＲＯＭやＤ／Ａ変換器が不要であることである。これ
により、高い周波数を発生することが容易であるととも
に、価格を低く抑えることができる。
【００２６】本発明の第２の効果は、位相同期発振手段
以外にアナログ回路を必要としないことである。位相同
期発振手段は単体で部品化されているものがあるので、
本発明によればそれ以外の回路をディジタルＬＳＩに収
容することが可能である。さらに、位相同期発振手段を
ディジタル技術で実現すれば、すべての回路のＬＳＩ化
が可能になる。
以外にアナログ回路を必要としないことである。位相同
期発振手段は単体で部品化されているものがあるので、
本発明によればそれ以外の回路をディジタルＬＳＩに収
容することが可能である。さらに、位相同期発振手段を
ディジタル技術で実現すれば、すべての回路のＬＳＩ化
が可能になる。
【図１】本発明の実施の形態を示す図である。
【図２】本発明の実施例を示す図である。
【図３】図２の回路の動作を示す図である。
【図４】ＲＴＳ値生成回路例を示す図である。
【図５】ＳＲＴＳ受信手段の構成例を示す図である。
【図６】図５の回路のタイムチャートを示す図である。
【図７】位相同期発振手段の構成例を示す図である。
【図８】従来の数値制御発振回路の第１の例を示す図で
ある。
ある。
【図９】従来の数値制御発振回路の第２の例を示す図で
ある。
ある。
１０ ＲＴＳ値系列生成手段 ２０ ＳＲＴＳ受信手段 ３０ 位相同期発振手段 １０１ 設定値入力端子 １０２ 発振周波数出力端子
Claims (5)
- 【請求項１】 外部から与えられる設定値に従って残差
タイムスタンプと呼ばれる信号であるＲＴＳ値系列を生
成するＲＴＳ値系列生成手段と、 前記ＲＴＳ値系列生成手段により生成されたＲＴＳ値系
列とクロック信号からパルス列を生成するＳＲＴＳ受信
手段と、 前記ＳＲＴＳ受信手段により出力されたパルス列に同期
した周波数で発振する位相同期発振手段と、 を有することを特徴とする数値制御発振回路。 - 【請求項２】 前記ＲＴＳ値系列生成手段が、 外部から与えられる設定値をくり返し加算する第１のア
キュムレータと、 あらかじめ定められた定数をくり返し加算する第２のア
キュムレータとを有し、 前記第１のアキュムレータのキャリー出力は前記第２の
アキュムレータのキャリー入力に接続され、前記第１お
よび第２のアキュムレータが前記ＳＲＴＳ受信手段より
与えられるＲＴＳ値要求信号に従って加算結果をラッチ
し、前記第２のアキュムレータの加算結果がＲＴＳ値系
列として前記ＳＲＴＳ受信手段に与えられることを特徴
とする請求項１記載の数値制御発振回路。 - 【請求項３】 前記ＲＴＳ値系列生成手段が、 外部から与えられる第１の設定値をくり返し加算する第
１のアキュムレータと、 外部から与えられる第２の設定値をくり返し加算する第
２のアキュムレータとを有し、 前記第１のアキュムレータのキャリー出力は前記第２の
アキュムレータのキャリー入力に接続され、前記第１お
よび第２のアキュムレータが前記ＳＲＴＳ受信手段より
与えられるＲＴＳ値要求信号に従って加算結果をラッチ
し、前記第２のアキュムレータの加算結果がＲＴＳ値系
列として前記ＳＲＴＳ受信手段に与えられることを特徴
とする請求項１記載の数値制御発振回路。 - 【請求項４】 前記ＲＴＳ値系列生成手段が、 あらかじめ定められた定数をくり返し加算する第１のア
キュムレータと、 外部から与えられる第１の設定値をくり返し加算する第
２のアキュムレータとを有し、 前記第１のアキュムレータのキャリー出力は前記第２の
アキュムレータのキャリー入力に接続され、前記第１お
よび第２のアキュムレータが前記ＳＲＴＳ受信手段より
与えられるＲＴＳ値要求信号に従って加算結果をラッチ
し、前記第２のアキュムレータの加算結果がＲＴＳ値系
列として前記ＳＲＴＳ受信手段に与えられることを特徴
とする請求項１記載の数値制御発振回路。 - 【請求項５】 前記ＳＲＴＳ受信手段が、 前記クロック信号をカウントする第１のカウンタと、 入力ＲＴＳ値と第１のカウンタの値を比較して一致した
らパルスを出力する比較手段と、 前記クロック信号をカウントし、予め決めた値までカウ
ントするとカウント動作を停止するとともにゲート信号
を発生する第２のカウンタと、 前記ゲート信号を受信すると前記比較手段から出力され
たパルスを通過させ、前記通過したパルスにより前記第
２のカウンタを再スタートさせるゲート手段と、 を有する請求項１〜４の何れかに記載の数値制御発振回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24502796A JP3159238B2 (ja) | 1996-09-17 | 1996-09-17 | 数値制御発振回路 |
| US08/931,202 US5905411A (en) | 1996-09-17 | 1997-09-16 | Numerically controlled oscillator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24502796A JP3159238B2 (ja) | 1996-09-17 | 1996-09-17 | 数値制御発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093542A JPH1093542A (ja) | 1998-04-10 |
| JP3159238B2 true JP3159238B2 (ja) | 2001-04-23 |
Family
ID=17127496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24502796A Expired - Fee Related JP3159238B2 (ja) | 1996-09-17 | 1996-09-17 | 数値制御発振回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5905411A (ja) |
| JP (1) | JP3159238B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69724504T2 (de) * | 1996-04-05 | 2004-07-01 | Toray Industries, Inc. | Gassperrfilm |
| US6083605A (en) * | 1996-04-05 | 2000-07-04 | Toray Industries, Inc. | Polyester-based gas barrier film containing inorganic stratified particles |
| EP0876017A1 (en) * | 1997-05-02 | 1998-11-04 | Lsi Logic Corporation | Digital clock recovery |
| US9762228B2 (en) * | 2015-09-15 | 2017-09-12 | Qualcomm Incorporated | High-speed programmable clock divider |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH06132816A (ja) * | 1992-06-08 | 1994-05-13 | Sony Tektronix Corp | 位相ロックループ回路 |
| JP2642043B2 (ja) * | 1993-07-20 | 1997-08-20 | 日本電気株式会社 | Ｓｒｔｓ制御装置および方法 |
| JPH0766814A (ja) * | 1993-08-24 | 1995-03-10 | Anritsu Corp | Ａｔｍクロック再生装置 |
| KR960016812B1 (ko) * | 1994-11-26 | 1996-12-21 | 재단법인 한국전자통신연구소 | 하이브리드 주파수 합성기(Hybrid Frequency Synthesizer) |
| JPH09247157A (ja) * | 1996-03-06 | 1997-09-19 | Hitachi Ltd | Ｓｒｔｓクロック再生制御回路 |
-
1996
- 1996-09-17 JP JP24502796A patent/JP3159238B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-16 US US08/931,202 patent/US5905411A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5905411A (en) | 1999-05-18 |
| JPH1093542A (ja) | 1998-04-10 |
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