CN108028656B - 高速可编程时钟分频器 - Google Patents

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Abstract

用于以可编程分频比(N)对输入时钟信号(CLKin)进行分频的系统和方法可以产生输出时钟信号(CLKdiv)，其中从输入时钟信号到输出时钟信号的延迟独立于分频比(N)的值，并且输出时钟信号的占空比为50％，这个50％的占空比独立于分频比的值。示例可编程时钟分频器(45)包括产生对分频比的模进行计数的计数信号(Count)的模N计数器(220)、以及产生公共半速率时钟信号(HRCLKcom)、偶数半速率时钟信号(HRCLKeven)和奇数半速率时钟信号(HRCLKodd)的半速率时钟信号发生器(230)，这些半速率时钟信号以输出时钟信号的速率的一半(CLKdiv的1/2)进行反转。公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号被组合以产生输出时钟信号。

Description

高速可编程时钟分频器
技术领域
本发明涉及电子电路，并且更具体地涉及可编程时钟分频器。
背景技术
可编程时钟分频器接收处于输入频率的输入时钟信号，并且产生处于输出频率的输出时钟信号，输入频率与输出频率之比由可编程分频比来设置。可编程时钟分频器用在很多电子设备中。例如，可编程时钟分频器可以用于实现处理器与显示设备之间的显示串行接口(DSI)链路的多个操作频率。DSI是移动行业处理器接口(MIPI)联盟建立的接口标准。例如，取决于显示器的特性，DSI链路可以以很多不同的频率进行操作，其中时钟信号以由可编程时钟分频器产生的不同频率进行反转。
图1是包括可编程时钟分频器的电子系统的框图。该系统包括DSI接口20。DSI接口20耦合到DSI信号，用于与显示设备10通信。DSI接口20可以接收数据信号并且根据DSI规范对用于通信的信号进行格式化。DSI接口20接收时钟信号(CLKdiv)以用于在执行其功能时使用。
可编程时钟分频器45接收输入时钟信号(CLKin)并且产生输出时钟信号(CLKdiv)。可编程时钟分频器45接收分频比信号(N)，分频比信号(N)指示输入时钟信号的频率与输出时钟信号的频率之比。
图1的系统还包括SoC块90。SoC块90提供电子系统的其他功能。SoC块90可以向DSI接口20提供数据。SoC块90还可以向可编程时钟分频器45提供分频比信号和输入时钟信号。
由DSI接口20使用的时钟信号可以在很宽的频率范围(例如2.5GHz至80MHz)内进行反转。能够以如此高的频率进行操作的可编程时钟分频器可能难以实现。另外，当可编程时钟分频器45的从输入时钟信号到输出时钟信号的延迟是恒定时，系统可以得到改进。例如，SoC模块90可以使用提供给可编程时钟分频器45的输入时钟信号对某些操作进行钟控。可编程时钟分频器45的延迟影响SoC模块90与DSI接口20之间的数据信号的时序。因此，可编程时钟分频器45的恒定延迟可以允许系统以高频操作。另外，当所使用的时钟信号的占空比接近50％时，DSI接口20中的电路的功能可以得到改进。当分频比为奇数时，提供50％的占空比输出时钟信号更为困难。因此，提供能够产生占空比为50％的输出时钟信号、具有延迟恒定并且以高频操作的可编程时钟分频器是有价值的。
很多其他系统使用可编程时钟分频器并且可能具有类似的要求。
发明内容
在一个方面，提供了一种可编程时钟分频器，用于接收输入频率处的输入时钟信号并且产生输出频率处的输出时钟信号，输入频率与输出频率之比由可编程分频比来设置。可编程时钟分频器包括：被配置为产生对分频比的模进行计数的计数信号的模N计数器；被配置为产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号的半速率时钟信号发生器，这些半速率时钟信号以输出时钟信号的速率的一半进行反转；具有耦合到公共半速率时钟信号和偶数半速率时钟信号的输入以及驱动偶数时钟信号的输出的第一异或门；具有耦合到公共半速率时钟信号和奇数半速率时钟信号的输入以及驱动偶数时钟信号的输出的第二异或门；以及被配置为通过在分频比为偶数时选择偶数时钟信号并且在分频比为奇数时选择奇数时钟信号来产生输出时钟信号的选择器。
在一个方面，提供了一种用于以可编程分频比对输入时钟信号进行分频的方法。该方法包括：在输入时钟信号的边沿上对分频比的模进行计数，以产生计数信号；基于计数信号和分频比来产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号，这些半速率时钟信号以输出时钟信号的速率的一半进行反转；以及使用公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号来产生输出时钟信号。
在一个方面，提供了一种用于接收输入频率处的输入时钟信号并且产生输出频率处的输出时钟信号的装置，输入频率与输出频率之比由可编程分频比来设置。该装置包括：在输入时钟信号的边沿上对分频比的模进行计数，以产生计数信号；基于计数信号和分频比来产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号，这些半速率时钟信号以输出时钟信号的速率的一半进行反转；以及使用公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号来产生输出时钟信号。
从以下描述中将本发明的其他特征和优点，以下的描述以示例方式说明了本发明的各方面。
附图说明
通过研究附图可以至少部分了解本发明关于其结构和操作两方面的细节，附图中的相同附图标记表示相同部分，并且在附图中：
图1是包括可编程时钟分频器的电子系统的框图；
图2是根据本公开的实施例的可编程时钟分频器的框图；
图3是根据本公开的实施例的半速率时钟信号发生器的框图；
图4是示出根据本公开的实施例的可编程时钟分频器的操作的波形图；以及
图5是根据本公开的实施例的用于以可编程整数值对时钟信号进行分频的过程的流程图。
具体实施方式
以下结合附图阐述的详细描述意在作为对各种配置的描述，而无意表示可以实践本文中描述的概念的唯一配置。具体实施方式部分包括用于提供对各种概念的透彻理解的具体细节。然而，本领域技术人员清楚的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，为了避免混淆这样的概念，众所周知的结构和部件以简化形式示出。
图2是根据本公开的实施例的可编程时钟分频器的框图。可编程时钟分频器可以用于实现图1的电子系统的可编程时钟分频器45。图2的可编程时钟分频器可以例如以互补金属氧化物半导体(CMOS)工艺来实现。可编程时钟分频器接收输入时钟信号(CLKin)和指示分频比的分频比信号(N)，并且产生输出时钟信号(CLKdiv)，输出时钟信号(CLKdiv)以输入时钟信号的频率除以分频比而得到的频率进行反转。
缓冲器210接收输入时钟信号并且产生缓冲时钟信号，以供可编程时钟分频器中的其他电路使用。缓冲器210可以产生互补的一对缓冲时钟信号。互补的缓冲时钟信号可以被称为正缓冲时钟信号(CLK)和负缓冲时钟信号(CLKbar)。除了缓冲之外，缓冲器210还可以包括用于例如在低功率模式下禁用缓冲时钟信号的门控电路。
模N计数器220产生对模N进行计数的计数信号(COUNT)。计数信号可以具有位宽度，该位宽度取决于分频比的值的范围。在示例实施例中，计数信号是四位宽。模N计数器220对缓冲时钟信号的每个周期进行计数。例如，计数信号可以重复地从1到N循环。也可以使用其他计数序列(例如，N-1至0)。模值由分频比指定。
半速率时钟信号发生器230基于分频比以及来自模N计数器220的计数输出来产生三个半速率时钟信号。半速率时钟信号发生器230的操作由缓冲时钟信号进行定时。半速率时钟信号以输出时钟信号的频率的一半进行反转。半速率时钟信号的相位被定时，以使得成对的半速率时钟信号可以被组合以产生输出时钟信号。
针对偶数和奇数分频比使用不同的成对半速率时钟信号。半速率时钟信号中的第一半速率时钟信号(公共半速率时钟信号HRCLKcom)对于偶数和奇数分频比均是相同的。半速率时钟信号中的第二半速率时钟信号(偶数半速率时钟信号HRCLKeven)用于偶数分频比。半速率时钟信号中的第三半速率时钟信号(奇数半速率时钟信号HRCLKodd)用于奇数分频比。
成对的半速率时钟信号被“异或”以产生输出时钟信号。第一异或门242接收公共半速率时钟信号和偶数半速率时钟信号并且产生偶数时钟信号(CLKeven)，偶数时钟信号(CLKeven)用于在分频比为偶数时产生输出时钟信号。第二异或门241接收公共半速率时钟信号和奇数半速率时钟信号并且产生奇数时钟信号(CLKodd)，奇数时钟信号(CLKodd)用于在分频比为奇数时产生输出时钟信号。
选择器250通过在分频比为偶数时选择偶数时钟信号并且在分频比为奇数时选择奇数时钟信号来产生输出时钟信号。
图4是示出可编程时钟分频器的操作的波形图。这些波形示出了三的分频比和四的分频比。为了清楚说明，图4的波形用于小的电路延迟(比时钟周期少得多)；然而，实际的电路延迟可能与时钟周期相当。
如图所示，在公共半速率时钟信号与偶数半速率时钟信号之间以及在公共半速率时钟信号与奇数半速率时钟信号之间存在正交时序关系(四分之一周期相移)。对于偶数和奇数分频比，正交时序关系在输出时钟信号上提供50％的占空比。为了实现正交时序关系，公共半速率时钟信号和偶数半速率时钟信号在输入时钟信号的上升沿上反转，并且奇数半速率时钟信号在输入时钟信号的下降沿上反转。
对于奇数分频比，不使用偶数半速率时钟信号，并且为了方便实现，可以选择偶数半速率时钟信号的波形。类似地，对于偶数分频比，不使用奇数半速率时钟信号，并且为了方便实现，可以选择奇数半速率时钟信号的波形。
从输入时钟信号到输出时钟信号的延迟不取决于分频比的值。这可以简化时序收敛并且允许高频操作。
图3是根据本公开的实施例的半速率时钟信号发生器的框图。半速率时钟信号发生器可以用于实现图2的可编程时钟分频器的半速率时钟信号发生器230。图3的半速率时钟信号发生器接收计数信号(COUNT)、分频比信号(N)和互补的缓冲时钟信号(CLK和CLKbar)，并且产生三个半速率时钟信号：公共半速率时钟信号(HRCLKcom)、偶数半速率时钟信号(HRCLKeven)和奇数半速率时钟信号(HRCLKodd)。互补的缓冲时钟信号包括正缓冲时钟信号(CLK)和负缓冲时钟信号(CLKbar)。半速率时钟信号发生器可以示出如图4所示的信号。
三个半速率时钟信号由三个反转触发器提供。第一反转触发器330产生公共半速率时钟信号。第二反转触发器332产生偶数半速率时钟信号。第三反转触发器335产生奇数半速率时钟信号。反转触发器的反转时间根据计数信号和分频比来确定。计数信号与从分频比导出的值相比较，以控制反转触发器何时反转。
第一比较器310控制产生公共半速率时钟信号的第一反转触发器330何时反转。第一比较器310将计数信号的值与其起始值(对于图4所示的波形而言，起始值是1)相比较，并且当这些值相等时产生有效输出。第一比较器310的输出在正缓冲时钟信号的上升沿上被保存在第一流水线触发器320中。第一反转触发器330由第一流水线触发器320的输出来使能，并且由正缓冲时钟信号进行钟控。流水线触发器的使用可以改善建立和保持时间，并且从而提高最大工作频率。
第二比较器312控制产生偶数半速率时钟信号的第二反转触发器332何时反转。第二比较器312将计数信号的值与其中点值相比较，并且当这些值相等时产生有效输出。在所示实施例中，中点值可以被选择为N/2+1(对于图4所示的分频比4而言，该中点值是3)。第二比较器312的输出在正缓冲时钟信号的上升沿上被保存在第二流水线触发器322中。第二反转触发器332由第二流水线触发器322的输出来使能，并且由正缓冲时钟信号进行钟控。
第三比较器315控制产生奇数半速率时钟信号的第三反转触发器335何时反转。第三比较器315将计数信号的值与其中点值相比较，并且当这些值相等时产生有效输出。在所示实施例中，中点值可以被选择为(N+1)/2+1(对于图4所示的分频比3而言，该中点值是3)。第三比较器315的输出在正缓冲时钟信号的上升沿上被保存在第三流水线触发器325中。第三反转触发器335由第三流水线触发器325的输出来使能，并且由负缓冲时钟信号进行钟控。使用负缓冲时钟信号来对第三反转触发器335进行钟控使得奇数半速率时钟信号被延迟输入时钟信号的周期的一半，从而当奇数半速率时钟信号与公共半速率时钟信号异或时，所产生的信号具有50％的占空比。
比较器中使用的值是示例性的。可以将比较值调节对应的量，以产生具有相同波形(但是相对于计数信号被移位)的时钟信号。另外，当使用不同数目的流水线触发器时，可以调节比较值。
使用图3的半速率时钟信号发生器，图2的可编程时钟分频器产生输出时钟信号，其中从输入时钟信号到输出时钟信号的延迟独立于分频比。这种延迟关系可以被称为恒定延迟。然而，该延迟可能随着可编程时钟分频器的工作条件(例如，温度和电源电压)而改变。从输入时钟信号到输出时钟信号的延迟包括时钟缓冲器、反转触发器、异或门和选择器中的延迟。这些延迟可以略有变化，例如，选择器到其输出的延迟在偶数时钟信号与奇数时钟信号之间可能不同。这样的延迟差异可以很小，例如，小于一个逻辑门的延迟。
使用图3的半速率时钟信号发生器，图2的可编程时钟分频器也可以以高频操作，例如3.5GHz。另外，对于所有分频比，输出时钟都具有50％的占空比。类似于恒定延迟，占空比可以略有变化。
图5是根据本公开的实施例的用于以可编程整数值对时钟信号进行分频的过程的流程图。图5的过程可以用任何合适的电路来执行；然而，为了提供具体示例，将参考图2的可编程时钟分频器和图3的半速率时钟信号发生器来描述这个过程。图5的过程接收输入时钟信号(CLKin)和指示分频比的分频比信号(N)，并且产生输出时钟信号(CLKdiv)，输出时钟信号(CLKdiv)以输入时钟信号的频率除以分频比而得到的频率进行反转。
在步骤510，该过程对模N进行计数。例如，模N计数器220可以产生对分频比的模进行计数的计数信号，计数信号的值在输入时钟信号的转变时改变。
在步骤520，该过程使用计数信号和分频比来产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号，这些半速率时钟信号以输出时钟信号的速率的一半进行反转。例如，图3的半速率时钟信号发生器可以使用反转触发器来产生三个半速率时钟信号，这些反转触发器基于计数信号起始的值与计数信号的中点值的比较而被使能。
在步骤530，该过程使用公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号来产生输出时钟信号。例如，当分频比为偶数时，第一异或门242可以将公共半速率时钟信号与偶数半速率时钟信号组合以产生输出时钟信号，而当分频比为奇数时，第二异或门241可以将公共半速率时钟信号与奇数半速率时钟信号组合以产生输出时钟信号。
图5的过程可以被修改，例如通过添加或改变步骤来修改。另外，步骤可以同时执行。
虽然以上描述特定实施例，但是可以存在很多变化，例如包括具有不同信号极性的变化。此外，可以被添加、移动或删除信号缓冲器和流水线级。此外，被描述为由一个块执行的功能可以被移动到另一块或跨块分布。另外，各种实施例的特征可以与上述的不同的组合进行组合。
提供了对所公开的实施例的以上描述，以使得本领域的任何技术人员能够制造或使用本发明。对于本领域技术人员来说，对这些实施例的各种修改将是清楚的，并且在不脱离本发明的精神或范围的情况下，可以将本文中描述的一般原理应用于其他实施例。因此，应当理解，本文中给出的描述和附图代表示本发明的当前优选实施例，并且因此代表本发明广泛理解的主题。进一步理解，本发明的范围完全包含对于本领域技术人员而言可能显而易见的其他实施例，并且本发明的范围因此仅由所附权利要求限定。

Claims (20)

1.一种可编程时钟分频器，用于接收输入频率处的输入时钟信号并且产生输出频率处的输出时钟信号，所述输入频率与所述输出频率之比由可编程分频比来设置，所述可编程时钟分频器包括：
模N计数器，被配置为产生对所述可编程分频比的模进行计数的计数信号；
半速率时钟信号发生器，被配置为产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号，每个半速率时钟信号以所述输出时钟信号的速率的一半进行反转；
第一异或门，具有耦合到所述公共半速率时钟信号和所述偶数半速率时钟信号的输入以及驱动偶数时钟信号的输出；
第二异或门，具有耦合到所述公共半速率时钟信号和所述奇数半速率时钟信号的输入以及驱动奇数时钟信号的输出；以及
选择器，被配置为通过在所述可编程分频比是偶数时选择所述偶数时钟信号并且在所述可编程分频比是奇数时选择所述奇数时钟信号来产生所述输出时钟信号。
2.根据权利要求1所述的可编程时钟分频器，其中从所述输入时钟信号到所述输出时钟信号的延迟独立于所述可编程分频比的值。
3.根据权利要求1所述的可编程时钟分频器，其中所述输出时钟信号的占空比是50％，50％的占空比独立于所述可编程分频比的值。
4.根据权利要求1所述的可编程时钟分频器，其中所述公共半速率时钟信号和所述偶数半速率时钟信号具有用于偶数分频比的正交时序关系，并且所述公共半速率时钟信号和所述奇数半速率时钟信号具有用于奇数分频比的正交时序关系。
5.根据权利要求1所述的可编程时钟分频器，其中所述半速率时钟信号发生器包括：
第一反转触发器，在所述输入时钟信号的上升沿上被钟控，并且被配置为产生所述公共半速率时钟信号；
第二反转触发器，在所述输入时钟信号的上升沿上被钟控，并且被配置为产生所述偶数半速率时钟信号；以及
第三反转触发器，在所述输入时钟信号的下降沿上被钟控，并且被配置为产生所述奇数半速率时钟信号。
6.根据权利要求5所述的可编程时钟分频器，其中所述半速率时钟信号发生器还包括：
第一比较器，被配置为将所述计数信号的值与所述计数信号的起始值相比较并且基于所述比较来产生用于所述第一反转触发器的使能；
第二比较器，被配置为将所述计数信号的值与所述计数信号的偶数中点值相比较并且基于所述比较来产生用于所述第二反转触发器的使能；以及
第三比较器，被配置为将所述计数信号的值与所述计数信号的奇数中点值相比较并且基于所述比较来产生用于所述第三反转触发器的使能。
7.根据权利要求6所述的可编程时钟分频器，其中所述半速率时钟信号发生器还包括：
耦合在所述第一比较器与所述第一反转触发器之间的第一流水线触发器；
耦合在所述第二比较器与所述第二反转触发器之间的第二流水线触发器；以及
耦合在所述第三比较器与所述第三反转触发器之间的第三流水线触发器。
8.一种用于以可编程分频比对输入时钟信号进行分频以产生输出时钟信号的方法，所述方法包括：
在所述输入时钟信号的边沿上对所述可编程分频比的模进行计数，以产生计数信号；
基于所述计数信号和所述可编程分频比来产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号，每个半速率时钟信号以所述输出时钟信号的速率的一半进行反转；
将所述公共半速率时钟信号与所述偶数半速率时钟信号组合以产生偶数时钟信号；
将所述公共半速率时钟信号与所述奇数半速率时钟信号组合以产生奇数时钟信号；以及
当所述可编程分频比为偶数时，选择所述偶数时钟信号作为所述输出时钟信号，并且当所述可编程分频比为奇数时，选择所述奇数时钟信号作为所述输出时钟信号。
9.根据权利要求8所述的方法，其中从所述输入时钟信号到所述输出时钟信号的延迟独立于所述可编程分频比的值。
10.根据权利要求8所述的方法，其中所述输出时钟信号的占空比是50％，50％的占空比独立于所述可编程分频比的值。
11.根据权利要求8所述的方法，其中所述公共半速率时钟信号和所述偶数半速率时钟信号具有用于偶数分频比的正交时序关系，并且所述公共半速率时钟信号和所述奇数半速率时钟信号具有用于奇数分频比正交时序关系。
12.根据权利要求8所述的方法，其中：
所述公共半速率时钟信号在所述输入时钟信号的上升沿处转换；
所述偶数半速率时钟信号在所述输入时钟信号的上升沿处转换；以及
所述奇数半速率时钟信号在所述输入时钟信号的下降沿处转换。
13.根据权利要求8所述的方法，其中：
所述公共半速率时钟信号在所述计数信号等于所述计数信号的起始值之后转换；
所述偶数半速率时钟信号在所述计数信号等于所述计数信号的偶数中点值之后转换；以及
所述奇数半速率时钟信号在所述计数信号等于所述计数信号的奇数中点值之后转换。
14.一种用于接收输入频率处的输入时钟信号并且产生输出频率处的输出时钟信号的装置，所述输入频率与所述输出频率之比由可编程分频比来设置，所述装置包括：
模N计数器部件，用于产生对所述可编程分频比的模进行计数的计数信号；
半速率时钟信号发生器部件，用于产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号，每个半速率时钟信号以所述输出时钟信号速率的一半进行反转；
第一异或门，具有耦合到所述公共半速率时钟信号和所述偶数半速率时钟信号的输入以及驱动偶数时钟信号的输出；
第二异或门，具有耦合到所述公共半速率时钟信号和所述奇数半速率时钟信号的输入以及驱动奇数时钟信号的输出；以及
选择器，被配置为通过在所述可编程分频比是偶数时选择偶数时钟信号并且在所述可编程分频比是奇数时选择奇数时钟信号来产生所述输出时钟信号。
15.根据权利要求14所述的装置，其中从所述输入时钟信号到所述输出时钟信号的延迟独立于所述可编程分频比的值。
16.根据权利要求14所述的装置，其中所述输出时钟信号的占空比是50％，50％的占空比独立于所述可编程分频比的值。
17.根据权利要求14所述的装置，其中所述公共半速率时钟信号和所述偶数半速率时钟信号具有用于偶数分频比的正交时序关系，并且所述公共半速率时钟信号和所述奇数半速率时钟信号具有用于奇数分频比的正交时序关系。
18.根据权利要求14所述的装置，其中所述半速率时钟信号发生器包括：
第一反转触发器，在所述输入时钟信号的上升沿上被钟控，并且被配置为产生所述公共半速率时钟信号；
第二反转触发器，在所述输入时钟信号的上升沿上被钟控，并且被配置为产生所述偶数半速率时钟信号；以及
第三反转触发器，在所述输入时钟信号的下降沿上被钟控，并且被配置为产生所述奇数半速率时钟信号。
19.根据权利要求18所述的装置，其中所述半速率时钟信号发生器还包括：
第一比较器，被配置为将所述计数信号的值与所述计数信号的起始值相比较并且基于所述比较来产生用于所述第一反转触发器的使能；
第二比较器，被配置为将所述计数信号的值与所述计数信号的偶数中点值相比较并且基于所述比较来产生用于所述第二反转触发器的使能；以及
第三比较器，被配置为将所述计数信号的值与所述计数信号的奇数中点值相比较并且基于所述比较来产生用于所述第三反转触发器的使能。
20.根据权利要求19所述的装置，其中所述半速率时钟信号发生器还包括：
耦合在所述第一比较器与所述第一反转触发器之间的第一流水线触发器；
耦合在所述第二比较器与所述第二反转触发器之间的第二流水线触发器；以及
耦合在所述第三比较器与所述第三反转触发器之间的第三流水线触发器。
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