JPH11250006A - シリアルバス高速化回路 - Google Patents

シリアルバス高速化回路

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JPH11250006A
JPH11250006A JP10049719A JP4971998A JPH11250006A JP H11250006 A JPH11250006 A JP H11250006A JP 10049719 A JP10049719 A JP 10049719A JP 4971998 A JP4971998 A JP 4971998A JP H11250006 A JPH11250006 A JP H11250006A
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Abstract

(57)【要約】 【課題】 シリアルバスで転送しようとするデータのパ
ターンに応じてクロックまたはシリアルバスに接続され
る抵抗値を変化させてデータ転送速度を高速化するシリ
アルバス高速化回路を提供することを目的とする。 【解決手段】 デバイスがシリアルバスに出力するデー
タが連続して同一値であるか否かを検出するデータパタ
ーン検出手段２８，３０と、データパターン検出手段で
データが連続して同一値であることが検出されたとき、
シリアルバスに出力するクロックの周波数を高速化する
クロック周波数可変手段３２とを有する。このように、
データの値に変化がない場合はデータのバリッドディレ
イタイム及びトランジションタイムを省略できることを
利用して、クロックの周波数を高速化することにより、
データ転送速度を高速化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シリアルバス高速
化回路に関し、シリアルバスのデータ転送速度を高速化
するシリアルバス高速化回路に関する。
【０００２】
【従来の技術】従来より、２本の信号線を用いてクロッ
クとデータとを伝送することにより、少ない信号線数で
データ転送を行う、Ｉ2 Ｃ，ＡｃｃｅｓｓＢｕｓ，ＳＭ
Ｂｕｓ等のシリアルバスがある。このようなシリアルバ
スにおいては複数のデバイスを接続することができるよ
うに、各ドライブはオープンコレクタドライブ出力方
式、及びワイヤードオア接続方式を採用している。
【０００３】図７（Ａ），（Ｂ）はシリアルバス回路の
一例のブロック図を示す。同図中、シリアルバスの信号
線１０にデバイス１２1 〜１２N それぞれが接続され
る。信号線１０はプルアップ抵抗Ｒを介して電源Ｖｃｃ
に接続されており、この信号線１０によってデータまた
はクロックが転送される。ここで、デバイス１２1 〜１
２N それぞれのトランシーバ１４としてはトランジスタ
がオープンコレクタで使用され、各出力トランジスタの
コレクタは信号線１０にワイヤードオア接続されてい
る。また、信号線１０にはデバイス１２1 〜１２N それ
ぞれのレシーバ１６が接続されている。トランシーバ１
４及びレシーバ１６は、デバイスの機能部１８に接続さ
れている。
【０００４】ここで、デバイス１２1 〜１２N のうちデ
ータ転送の要求が生じたデバイスは、シリアルバスのク
ロック用の信号線をローレベルに立ち下げた後、図８
（Ａ）に示すクロックと同期して図８（Ｂ）に示すデー
タをシリアルバスのデータ用の信号線に送出する。デー
タを転送されるデバイスではクロックの立ち上がりタイ
ミングでデータを取り込む。
【０００５】ところで、従来から、バスにおけるデータ
の転送速度を高速化するために、クロック周波数を可変
するバスシステムがある。例えば特開昭６３−８１５５
６号公報には、複数の装置が接続されたバスと、バスを
介して転送されるデータの送出と受信のタイミングを規
制する共通クロックとしてバス稼働中に周期が動的に変
化するクロック信号を各装置に供給する可変周期クロッ
ク発生手段と、各データ転送動作で使用すべきクロック
信号の周期をそのデータ転送動作の条件に応じて選択す
る手段を備えるバスシステムが記載されている。
【０００６】
【発明が解決しようとする課題】上記のシリアルバスに
おいては、データまたはクロックである信号がローレベ
ル状態からハイレベル状態に変化するときには、信号の
立ち上がり時間がプルアップ抵抗Ｒの抵抗値に依存す
る。即ち、信号線１０の浮遊容量と、信号線１０に接続
されているデバイス１２1 〜１２N の入出力容量の合計
をＣとし、プルアップ抵抗Ｒの抵抗値をＲとすると、信
号がローレベル状態からハイレベル状態に変化するとき
のレベルＶは、時間ｔを用いて次式で表される。
【０００７】Ｖ＝Ｖｃｃ（１−ｅｘｐ（−ｔ／Ｃ・
Ｒ））ここで、データはクロックのエッジに対して取り
込みが開始されるため、受信側においてはクロックのエ
ッジに対するデータのセットアップタイムが充分保証さ
れる必要がある。一方、送信側においてはデータの出力
はクロックのエッジからのバリッドディレイタイムとし
て規定されるため、少なくともこのバリッドディレイタ
イム＋セットアップタイムがそのバスでのクロック周期
の最小値となり、それ以上の高速化は不可能である。
【０００８】なお、図８（Ｂ）にデータのセットアップ
タイム、バリッドディレイタイム、トランジションタイ
ムそれぞれを示す。ここで、データ転送速度の高速化の
ためにプルアップ抵抗Ｒの抵抗値を小さくすることが考
えられるが、消費電力の増大、及び各デバイスのトラン
シーバ１６のシンク電流の増大という問題が生じる。
【０００９】また、特開昭６３−８１５５６号公報に記
載のバスシステムでは、バスに接続された各装置間の距
離を予め知っておき、データ転送を行う装置間の距離が
近いときに高周波数のクロックを用い、距離が遠いとき
に低周波数のクロックを用いている。つまり、各装置間
のデータ転送で用いるクロック周波数は固定で予め決ま
っている。このため、バスに接続される装置の追加や接
続位置の変更があったときの対応に手間がかかり、ま
た、転送しようとするデータのパターンに応じてデータ
転送速度を高速化することはできない等の問題があっ
た。
【００１０】本発明は、上記の点に鑑みてなされたもの
で、シリアルバスで転送しようとするデータのパターン
に応じてクロックまたはシリアルバスに接続される抵抗
値を変化させてデータ転送速度を高速化するシリアルバ
ス高速化回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１に記載の発明
は、複数のデバイスが接続され、２本の信号線を用いて
クロックと同期したデータをシリアルに伝送するシリア
ルバスにおけるデータ転送速度を高速化するシリアルバ
ス高速化回路であって、前記デバイスが前記シリアルバ
スに出力するデータが連続して同一値であるか否かを検
出するデータパターン検出手段と、前記データパターン
検出手段でデータが連続して同一値であることが検出さ
れたとき、前記シリアルバスに出力するクロックの周波
数を高速化するクロック周波数可変手段とを有する。
【００１２】このように、デバイスがシリアルバスに出
力するデータが連続して同一値であることが検出された
とき、データの値に変化がない場合はデータのバリッド
ディレイタイム及びトランジションタイムを省略できる
ことを利用して、シリアルバスに出力するクロックの周
波数を高速化することにより、データ転送速度を高速化
できる。
【００１３】請求項２に記載の発明は、請求項１記載の
シリアルバス高速化回路において、前記クロック周波数
可変手段は、前記データが連続して同一値ではないこと
が検出されたとき、供給されるクロックを分周して前記
シリアルバスに出力する。このように、データが連続し
て同一値ではないことが検出されたとき供給されるクロ
ックを分周することにより、クロックの周波数を高速化
してデータ転送速度を高速化できる。
【００１４】請求項３に記載の発明は、請求項２記載の
シリアルバス高速化回路において、前記クロック周波数
可変手段は、前記供給されるクロックを分周する分周回
路と、前記データが連続して同一値ではないことが検出
されたとき前記分周回路の出力する分周クロックを選択
し、前記データが連続して同一値であることが検出され
たとき前記供給されるクロックを選択して前記シリアル
バスに出力する第１のセレクタとを有する。
【００１５】このように、分周回路と第１のセレクタと
を用いて、データが連続して同一値ではないことが検出
されたとき供給されるクロックを分周することができ
る。請求項４に記載の発明は、請求項１記載のシリアル
バス高速化回路において、前記クロック周波数可変手段
は、前記データが連続して同一値であることが検出され
たとき、供給されるクロックを逓倍して前記シリアルバ
スに出力する。
【００１６】このように、データが連続して同一値であ
ることが検出されたとき、供給されるクロックを逓倍す
ることにより、クロックの周波数を高速化してデータ転
送速度を高速化できる。請求項５に記載の発明は、請求
項４記載のシリアルバス高速化回路において、前記クロ
ック周波数可変手段は、前記供給されるクロックを逓倍
する逓倍回路と、前記データが連続して同一値であるこ
とが検出されたとき前記逓倍回路の出力する逓倍クロッ
クを選択し、前記データが連続して同一値ではないこと
が検出されたとき前記供給されるクロックを選択して前
記シリアルバスに出力する第２のセレクタとを有する。
【００１７】このように、逓倍回路と第２のセレクタと
を用いて、データが連続して同一値であることが検出さ
れたとき供給されるクロックを逓倍することができる。
請求項６に記載の発明は、複数のデバイスが接続され、
２本の信号線を用いてクロックと同期したデータをシリ
アルに伝送するシリアルバスにおけるデータ転送速度を
高速化するシリアルバス高速化回路であって、前記デバ
イスが前記シリアルバスに出力するデータが変化するこ
とを検出するデータ変化検出手段と、前記データ変化検
出手段でデータが変化することが検出されたとき、前記
データが伝送されるシリアルバスを所定レベルとする回
路素子の素子定数を可変する素子定数可変手段とを有す
る。
【００１８】このように、シリアルバスに出力するデー
タが変化することが検出されたとき、データが伝送され
るシリアルバスを所定レベルとする回路素子の素子定数
を可変することにより、データのトランジションタイム
を短縮でき、データ転送速度を高速化できる。請求項７
に記載の発明は、請求項６記載のシリアルバス高速化回
路において、前記データ変化検出手段は、前記シリアル
バスに出力するデータがローレベルからハイレベルに変
化することを検出し、前記素子定数可変手段は、前記シ
リアルバスのプルアップ抵抗の抵抗値を低下させる。
【００１９】このように、シリアルバスに出力するデー
タがローレベルからハイレベルに変化するときシリアル
バスのプルアップ抵抗の抵抗値を低下させることによ
り、データのトランジションタイムを短縮でき、データ
転送速度を高速化できる。
【００２０】
【発明の実施の形態】図１は本発明のシリアルバス高速
化回路の第１実施例の回路構成図を示す。同図中、デバ
イス２０はシリアルバスの信号線に接続されており、こ
のデバイス２０の機能部２２がシリアルバスに出力する
データは送信バッファ２４に供給される。送信バッファ
２４はＦＩＦＯ（ファーストインファーストアウト）で
構成されされる。送信バッファ２４の最終段から出力さ
れるデータはトランシーバ２６に供給される。トランシ
ーバ２６は、例えばベースに送信バッファ２４よりデー
タを供給され、コレクタをシリアルバスのデータ用の信
号線に接続され、エミッタを接地されたオープンコレク
タ構成のｎｐｎトランジスタである。
【００２１】一方、送信バッファ２４内の最終段の前段
から出力されるデータはラッチ回路２８及びイクスクル
ーシブオア回路（ＥＸＯＲ）３０に供給される。ラッチ
回路２８は例えばＤ型フリップフロップで構成され、デ
ータを１ビット分遅延してイクスクルーシブオア回路３
０に供給する。これによって、イクスクルーシブオア回
路３０は、送信バッファ２４内の最終段の前段から出力
されるデータＤ−０に対して、１ビット前のデータＤ−
１と２ビット前のデータＤ−２とが同一であれば値０
で、異なれば値１となる信号を生成して周波数可変回路
３２に供給する。なお、このとき、トランシーバ２６は
データＤ−１を出力する。
【００２２】図２は周波数可変回路３２の第１実施例の
ブロック図を示す。同図中、周波数可変回路３２は端子
３４からクロックを供給されている。このクロックは機
能部２２が出力するデータの１ビット周期に等しい所定
周波数であり、Ｄ型フリップフロップ３６のクロック入
力端子及びアンド回路４０に供給される。フリップフロ
ップ３６は反転出力をデータ端子にフィードバックする
ことにより１／２分周回路（Ｔ型フリップフロップ）を
構成しており、ここで１／２分周されたクロックはアン
ド回路３８に供給される。
【００２３】端子４２にはイクスクルーシブオア回路３
０の出力信号が供給され、この信号はアンド回路４０に
供給されると共に、反転されてアンド回路３８に供給さ
れる。アンド回路３８，４０それぞれの出力信号はオア
回路４４を通して端子４６から出力される。これによ
り、イクスクルーシブオア回路３０の出力信号が値０の
とき端子３４から供給されるクロックをフリップフロッ
プ３６で１／２分周した分周クロックが端子４６から出
力され、イクスクルーシブオア回路３０の出力信号が値
１のとき端子３４から供給されるクロックが端子４６か
らそのまま出力される。周波数可変回路３２の端子４６
はシリアルバスのクロック用の信号線に接続されてお
り、上記クロックがシリアルバスに送出されると共に、
送信バッファ２４及びラッチ回路２８に供給される。
【００２４】図３は図１に示す回路が出力するクロック
とデータの信号タイミングチャートを示す。ここで、図
３（Ｂ）に示す連続するデータＤ−１，Ｄ−２は値が同
一であるため、これに対応する図３（Ａ）のクロックは
分周されず高速である。しかし、データＤ−０，Ｄ−
３，Ｄ−４は値が連続しないため、これに対応するクロ
ックは１／２分周され低速とされている。
【００２５】このように、デバイスがシリアルバスに出
力するデータが連続して同一値であることが検出された
とき、データの値に変化がない場合はデータのバリッド
ディレイタイム及びトランジションタイムを省略できる
ことを利用して、シリアルバスに出力するクロックの周
波数を高速化することにより、データ転送速度を高速化
できる。
【００２６】図４は周波数可変回路３２の第２実施例の
ブロック図を示す。同図中、周波数可変回路３２は端子
５４からクロックを供給されている。このクロックは機
能部２２が出力するデータの２ビット周期に等しい周波
数であり、ＰＬＬ（フェーズロックトループ）５６及び
アンド回路６０に供給される。ＰＬＬ５６は端子５４か
らの２ビット周期のクロックを２逓倍して機能部２２が
出力するデータの１ビット周期に等しい周波数のクロッ
クを生成しアンド回路５８にに供給する。
【００２７】端子６２にはイクスクルーシブオア回路３
０の出力信号が供給され、この信号はアンド回路５８に
供給されると共に、反転されてアンド回路６０に供給さ
れる。アンド回路５８，６０それぞれの出力信号はオア
回路６４を通して端子６６から出力される。これによ
り、イクスクルーシブオア回路３０の出力信号が値０の
とき端子５４から供給されるクロックがそのまま端子６
６から出力され、イクスクルーシブオア回路３０の出力
信号が値１のときＰＬＬ５６で２逓倍されたクロックが
端子６６から出力される。周波数可変回路３２の端子４
６はシリアルバスのクロック用の信号線に接続されてお
り、上記クロックがシリアルバスに送出される。
【００２８】図５は本発明のシリアルバス高速化回路の
第２実施例の回路構成図を示す。同図中、デバイス７０
はシリアルバスの信号線に接続されており、このデバイ
ス７０の機能部７２がシリアルバスに出力するデータは
送信バッファ７４に供給される。送信バッファ７４は例
えばＤ型フリップフロップで構成され、データは１ビッ
ト分遅延される。送信バッファ７４の出力するデータは
トランシーバ７６に供給される。トランシーバ７６は、
例えばベースに送信バッファ７４よりデータを供給さ
れ、コレクタをシリアルバスのデータ用の信号線に接続
され、エミッタを接地されたオープンコレクタ構成のｎ
ｐｎトランジスタである。
【００２９】一方、機能部７２がシリアルバスに出力す
るデータはラッチ回路７８に供給されると共に、アンド
回路８０に供給される。ラッチ回路７８は例えばＤ型フ
リップフロップで構成され、データを１ビット分遅延し
てアンド回路８０に反転入力する。これによって、トラ
ンシーバ７６から現時点で出力されているデータＤ１が
ローレベルで、次の時点で出力されるデータＤ０がハイ
レベルであるときにのみアンド回路８０はハイレベルの
信号を出力する。
【００３０】アンド回路８０の出力信号はＮチャネルＦ
ＥＴ（電解効果型トランジスタ）８２のゲートに供給さ
れる。ＦＥＴ８２のドレインはプルアップ抵抗８４を介
して電源Ｖｃｃに接続され、ソースはシリアルバスのデ
ータ用の信号線に接続されている。このため、トランシ
ーバ７６から現時点で出力されているデータＤ−１がロ
ーレベルで、次の時点で出力されるデータＤ−０がハイ
レベルであるときに、ＦＥＴ８０がオンして、デバイス
７０内のプルアップ抵抗８４を、デバイスの外部でシリ
アルバスのデータ用の信号線に接続されているプルアッ
プ抵抗と並列に接続して、プルアップ抵抗の抵抗値を低
下させる。これによって、シリアルバスのデータ用の信
号線の立ち上がり時間であるデータトランジションタイ
ムを短縮化することができ、データ転送を高速化するこ
とができる。
【００３１】図６は図５に示す回路を用いた場合のシリ
アルバスにおけるクロックとデータのタイミングチャー
トを示す。図６（Ａ）に示すクロックの立ち上がりにお
いて図６（Ｂ）に示すデータが取り込まれ、図６（Ｂ）
に示すハイレベルのデータＤ−０に先行するデータＤ−
１がローレベルであるため、デバイス７０内のプルアッ
プ抵抗８４がデバイスの外部でシリアルバスのデータ用
の信号線に接続されているプルアップ抵抗と並列に接続
され、データの立ち上がりが図６（Ｂ）の実線に示すよ
うに急峻となる。なお、図６（Ｂ）の破線はデバイス７
０内のプルアップ抵抗８４がシリアルバスのデータ用の
信号線に接続されない場合の波形を示している。
【００３２】このように、シリアルバスに出力するデー
タがローレベルからハイレベルに変化するときシリアル
バスのプルアップ抵抗の抵抗値を低下させることによ
り、データのトランジションタイムを短縮でき、データ
転送速度を高速化できる。なお、ラッチ回路２８とイク
スクルーシブオア回路３０がデータパターン検出手段に
対応し、周波数可変回路３２がクロック周波数可変手段
に対応し、Ｄ型フリップフロップ３６が分周回路に対応
し、アンド回路３８，４０とオア回路４４が第１のセレ
クタに対応し、ＰＬＬ５６が逓倍回路に対応し、アンド
回路５８，６０とオア回路６４が第２のセレクタに対応
する。また、ラッチ回路７８とアンド回路８０がデータ
変化検出手段に対応し、ＦＥＴ８２とプルアップ抵抗８
４が素子定数可変手段に対応する。
【００３３】
【発明の効果】上述の如く、請求項１に記載の発明は、
デバイスが前記シリアルバスに出力するデータが連続し
て同一値であるか否かを検出するデータパターン検出手
段と、前記データパターン検出手段でデータが連続して
同一値であることが検出されたとき、前記シリアルバス
に出力するクロックの周波数を高速化するクロック周波
数可変手段とを有する。
【００３４】このように、デバイスがシリアルバスに出
力するデータが連続して同一値であることが検出された
とき、データの値に変化がない場合はデータのバリッド
ディレイタイム及びトランジションタイムを省略できる
ことを利用して、シリアルバスに出力するクロックの周
波数を高速化することにより、データ転送速度を高速化
できる。
【００３５】また、請求項２に記載の発明では、クロッ
ク周波数可変手段は、前記データが連続して同一値では
ないことが検出されたとき、供給されるクロックを分周
して前記シリアルバスに出力する。このように、データ
が連続して同一値ではないことが検出されたとき供給さ
れるクロックを分周することにより、クロックの周波数
を高速化してデータ転送速度を高速化できる。
【００３６】また、請求項３に記載の発明では、クロッ
ク周波数可変手段は、前記供給されるクロックを分周す
る分周回路と、前記データが連続して同一値ではないこ
とが検出されたとき前記分周回路の出力する分周クロッ
クを選択し、前記データが連続して同一値であることが
検出されたとき前記供給されるクロックを選択して前記
シリアルバスに出力する第１のセレクタとを有する。
【００３７】このように、分周回路と第１のセレクタと
を用いて、データが連続して同一値ではないことが検出
されたとき供給されるクロックを分周することができ
る。また、請求項４に記載の発明では、クロック周波数
可変手段は、前記データが連続して同一値であることが
検出されたとき、供給されるクロックを逓倍して前記シ
リアルバスに出力する。
【００３８】このように、データが連続して同一値であ
ることが検出されたとき、供給されるクロックを逓倍す
ることにより、クロックの周波数を高速化してデータ転
送速度を高速化できる。また、請求項５に記載の発明で
は、クロック周波数可変手段は、前記供給されるクロッ
クを逓倍する逓倍回路と、前記データが連続して同一値
であることが検出されたとき前記逓倍回路の出力する逓
倍クロックを選択し、前記データが連続して同一値では
ないことが検出されたとき前記供給されるクロックを選
択して前記シリアルバスに出力する第２のセレクタとを
有する。
【００３９】このように、逓倍回路と第２のセレクタと
を用いて、データが連続して同一値であることが検出さ
れたとき供給されるクロックを逓倍することができる。
また、請求項６に記載の発明は、デバイスが前記シリア
ルバスに出力するデータが変化することを検出するデー
タ変化検出手段と、前記データ変化検出手段でデータが
変化することが検出されたとき、前記データが伝送され
るシリアルバスを所定レベルとする回路素子の素子定数
を可変する素子定数可変手段とを有する。
【００４０】このように、シリアルバスに出力するデー
タが変化することが検出されたとき、データが伝送され
るシリアルバスを所定レベルとする回路素子の素子定数
を可変することにより、データのトランジションタイム
を短縮でき、データ転送速度を高速化できる。また、請
求項７に記載の発明では、データ変化検出手段は、前記
シリアルバスに出力するデータがローレベルからハイレ
ベルに変化することを検出し、前記素子定数可変手段
は、前記シリアルバスのプルアップ抵抗の抵抗値を低下
させる。
【００４１】このように、シリアルバスに出力するデー
タがローレベルからハイレベルに変化するときシリアル
バスのプルアップ抵抗の抵抗値を低下させることによ
り、データのトランジションタイムを短縮でき、データ
転送速度を高速化できる。
【図面の簡単な説明】
【図１】本発明のシリアルバス高速化回路の第１実施例
の回路構成図である。
【図２】本発明のシリアルバス高速化回路における周波
数可変回路の第１実施例のブロック図である。
【図３】図１に示す本発明回路が出力するクロックとデ
ータの信号タイミングチャートである。
【図４】本発明のシリアルバス高速化回路における周波
数可変回路の第２実施例のブロック図である。
【図５】本発明のシリアルバス高速化回路の第２実施例
の回路構成図である。
【図６】図５に示す本発明回路が出力するクロックとデ
ータの信号タイミングチャートである。
【図７】シリアルバス回路の一例のブロック図である。
【図８】シリアルバスのクロックとデータの信号タイミ
ングチャートである。
【符号の説明】
２０，７０ デバイス ２２，７２ 機能部 ２４，７４ 送信バッファ ２６，７６ トランシーバ ２８，７８ ラッチ回路 ３０ イクスクルーシブオア回路（ＥＸＯＲ） ３２ 周波数可変回路 ３６ Ｄ型フリップフロップ ３８，４０，５８，６０ アンド回路 ４４，６４ オア回路 ５６ ＰＬＬ ８０ アンド回路 ８２ ＦＥＴ ８４ プルアップ抵抗

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数のデバイスが接続され、２本の信号
    線を用いてクロックと同期したデータをシリアルに伝送
    するシリアルバスにおけるデータ転送速度を高速化する
    シリアルバス高速化回路であって、 前記デバイスが前記シリアルバスに出力するデータが連
    続して同一値であるか否かを検出するデータパターン検
    出手段と、 前記データパターン検出手段でデータが連続して同一値
    であることが検出されたとき、前記シリアルバスに出力
    するクロックの周波数を高速化するクロック周波数可変
    手段とを有することを特徴とするシリアルバス高速化回
    路。
  2. 【請求項２】 請求項１記載のシリアルバス高速化回路
    において、 前記クロック周波数可変手段は、前記データが連続して
    同一値ではないことが検出されたとき、供給されるクロ
    ックを分周して前記シリアルバスに出力することを特徴
    とするシリアルバス高速化回路。
  3. 【請求項３】 請求項２記載のシリアルバス高速化回路
    において、 前記クロック周波数可変手段は、前記供給されるクロッ
    クを分周する分周回路と、 前記データが連続して同一値ではないことが検出された
    とき前記分周回路の出力する分周クロックを選択し、前
    記データが連続して同一値であることが検出されたとき
    前記供給されるクロックを選択して前記シリアルバスに
    出力する第１のセレクタとを有することを特徴とするシ
    リアルバス高速化回路。
  4. 【請求項４】 請求項１記載のシリアルバス高速化回路
    において、 前記クロック周波数可変手段は、前記データが連続して
    同一値であることが検出されたとき、供給されるクロッ
    クを逓倍して前記シリアルバスに出力することを特徴と
    するシリアルバス高速化回路。
  5. 【請求項５】 請求項４記載のシリアルバス高速化回路
    において、 前記クロック周波数可変手段は、前記供給されるクロッ
    クを逓倍する逓倍回路と、 前記データが連続して同一値であることが検出されたと
    き前記逓倍回路の出力する逓倍クロックを選択し、前記
    データが連続して同一値ではないことが検出されたとき
    前記供給されるクロックを選択して前記シリアルバスに
    出力する第２のセレクタとを有することを特徴とするシ
    リアルバス高速化回路。
  6. 【請求項６】 複数のデバイスが接続され、２本の信号
    線を用いてクロックと同期したデータをシリアルに伝送
    するシリアルバスにおけるデータ転送速度を高速化する
    シリアルバス高速化回路であって、 前記デバイスが前記シリアルバスに出力するデータが変
    化することを検出するデータ変化検出手段と、 前記データ変化検出手段でデータが変化することが検出
    されたとき、前記データが伝送されるシリアルバスを所
    定レベルとする回路素子の素子定数を可変する素子定数
    可変手段とを有することを特徴とするシリアルバス高速
    化回路。
  7. 【請求項７】 請求項６記載のシリアルバス高速化回路
    において、 前記データ変化検出手段は、前記シリアルバスに出力す
    るデータがローレベルからハイレベルに変化することを
    検出し、 前記素子定数可変手段は、前記シリアルバスのプルアッ
    プ抵抗の抵抗値を低下させることを特徴とするシリアル
    バス高速化回路。
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