KR100202767B1 - 데이타 전송 방식 및 데이타 전송 회로 - Google Patents

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Abstract

본 발명은 프린트 기판상에 탑재된 전자 장치간의 버스선을 통한 데이터 전송 등에 적용되는 데이터 전송 방식에 관한 것으로서, 소비 전력의 감소화와 데이터 전송의 고속화를 목적으로 한다.
전자 장치(20)의 출력 회로(25, 28)로부터의 데이터의 연속 출력은 클록 신호(CLK)에 의해 규정되는 타이밍에서 데이터 출력과 하이 임피던스를 교대로 반복함으로써 가능하다.

Description

데이터 전송 방식 및 데이터 전송 회로
본 발명은 프린트 기판상에 탑재된 전자 장치간의 버스선을 통한 데이터 전송등에 적용되는 데이터 전송 방식 및 데이터 전송 회로에 관한 것이다.
최근에, 컴퓨터를 구성하는 마더보드에 있어서 마이크로프로세서 유닛 등의 고속화에 따라 데이터 전송에 있어서의 고주파 동작이나 병렬로 동작하는 버스 수의 증가가 요청되고 있고, 이러한 고주파 동작이나 버스 수의 증가의 결과로 데이터를 입출력하는 전자 장치의 발열이 문제자 되고 있으며, 데이터 전송에 필요한 전력의 감소화가 요청되고 있다.
또한, 노트형의 퍼스널 컴퓨터와 같이, 전원으로서 전지를 사용하는 휴대기기에 있어서는 데이터 전송에 필요한 전력의 감소화는 전지 지속 시간의 관점이 중요한 과제가 되고 있다.
종래, 컴퓨터를 구성하는 마더보드상의 데이터 전송 회로로서는 도 6에 그 주요부를 도시한 회로가 제안되고 있다.
제6도에 있어서, (1)은 데이터 전송로를 이루는 버스선, (2, 3)은 버스선(1)을 종단하는 종단 저항, (4)는 종단 전압(VTT)을 공급하는 VTT 전압선, (5)는 버스선(1)에 데이터를 출력하는 전자 장치, (6)은 버스선(1)으로부터 데이터를 입력하는 전자장치이다.
이 데이터 전송 회로는 버스선(1)을 종단 저항(2, 3)에 의해 종단하여 잡음을 줄이고, 버스선(1)상의 데이터 신호를 소진폭화(小振幅化)함으로써, 소비 전력의 감소화와 데이터 전송의 고속화를 도모한다.
제7도는 이러한 데이터 전송 회로에 적용되는 종래의 데이터 전송 방식에 있어서의 데이터 전송 상태를 도시하는 타이밍 차트로서, 데이터 전송의 타이밍을 규정하는 클록 신호 CLK와, 복수의 버스선중의 2개의 버스선 A, B의 전위를 도시하고 있다.
제7도에 있어서, VH는 논리적으로 고레벨(이하, H레벨이라함)로 인식되는 전압, VL은 논리적으로 저레벨(이하, L레벨이라함)로 인식되는 전압이며, 이 예에서는 VTT=(VH+VL)/2로 되어 있다.
또한, T11은 클록 사이클, T12는 버스선상의 데이터 레벨이 확정될 때가지의 시간, T13은 입력 전자 장치가 버스선상의 데이터를 래치하는데 필요한 시간, T14는 입력 전자 장치가 버스선상의 데이터를 래치하고 나서 다음 사이클로 옮길 때까지의 시간을 나타내고 있다.
제7도에 도시된 종래의 데이터 전송 방식에 있어서는 입력전자 장치가 버스선에 출력되어 있는 데이터를 래치하고 나서 다음 사이클로 옮길 때까지의 시간 T14동안, 버스선의 전위는 출력 회로에 따라 VH 또는 VL이 되며, VTT 전압선과의 사이에 전위차가 있는 상태가 되기 때문에, 출력회로에서 VTT 전압선 또는 VTT 전압선으로부터 출력 회로에 정상 전류가 흘러, 그 만큼 불필요한 전력을 소비한다고 하는 문제점이 있었다.
또한, 제6도에 도시된 종래의 데이터 전송 회로에 있어서는 출력 회로와 버스선과의 사이를 하이 임피던스로 하는 모드가 이용되고 있지만, 이것은 복수의 전자 장치를 동일한 버스선에 접속한 경우에, 유일한 전자 장치의 데이터를 버스선에 출력시키기 위한 것이거나, 잠시동안 버스선을 사용하지 않는 경우에 소비 전력을 삭감하기 위한 수단으로서, 동작중에 어느 하나의 전자 장치가 버스선에 데이터를 출력하는 것을 계속하고 있는 상태에 있다.
그래서, 제7도에 도시된 종래의 데이터 전송 방식에 있어서는 데이터를 연속하여 출력시키는 경우에 있어서, 데이터의 논리가 변화하는 경우에는 버스선의 전위를 VH에서 VL 또는 VL에서 VH로 크게 변화시키지 않으면 안되고, 이 때문에, 버스선상의 데이터의 레벨이 확장될 때가지의 시간 T12이 길어지고, 데이터 전송의 고속화를 도모할 수 없다고 하는 문제점이 있었다.
본 발명은 이러한 점을 감안하여, 소비 전력의 감소화의 데이터 전송의 고속화를 도모할 수 있도록 한 데이터 전송 방식 및 데이터 전송 회로를 제공하는 것을 목적으로 한다.
제1도는 본 발명의 데이터 전송 회로의 실시의 제1형태의 주요부를 도시하는 회로도.
제2도는 본 발명의 데이터 전송회로의 실시의 제1형태를 구성하는 전자 장치에 구비된 출력 타이밍 신호 생성 회로, 출력 회로 및 출력 제어 회로의 구성을 도시하는 회로도.
제3도는 본 발명의 데이터 전송 회로의 실시의 제1형태를 구성하는 전자 장치가 구비하고 있는 입력 타이밍 신호 생성 회로, 입력 회로 및 래치 회로의 구성을 도시하는 회로도.
제4도는 본 발명의 데이터 전송 회로의 실시의 제1형태에 있어서 행해지는 데이터전송상태(본 발명의 데이터 전송 방식의 실시의 형태)를 도시하는 타이밍 차트.
제5도는 본 발명의 데이터 전송 회로의 실시의 제2형태를 주요부를 도시하는 회로도.
제6도는 종래의 데이터 전송 회로의 일례의 주요부를 도시하는 회로도.
제7도는 종래의 데이터 전송 방식에 있어서의 데이터 전송 상태를 도시하는 타이밍 차트.
* 도면의 주요부분에 대한 부호의 설명
13~18 : 종단 저항 VTT : 종단 전압
23 : 출력 타이밍 신호 생성 회로 25,28 : 출력 회로
26,29 : 출력 제어 회로 32,33 : nMOS 트랜지스터
34,35 : pMOS 트랜지스터 31,37,44 : VCC 전원선
본 발명의 데이터 전송 방식은 데이터 전송로를 이루는 버스선과, 일단은 버스선에 접속하고 타단에는 종단 전압이 인가되는 종단 저항과, 버스선을 사용하여 고레벨을 종단 전압보다도 높은 전압으로 하고 저레벨을 종단 전압보다도 낮은 전압으로 하는 데이터의 송수신을 행하는 복수의 전자 장치로 구성되는 데이터 전송회로에 있어서, 복수의 전자 장치중에서 선택된 전자 장치로부터의 버스선에 대한 데이터의 연속 출력은 클록 신호에 의해 규정되는 타이밍에서 데이터 출력과 하이 임피던스를 교대로반복함으로써 행하는 것이다.
이와 같이, 본 발명의 데이터 전송 방식에 있어서는, 데이터의 연속 출력은 클록신호에 의해 규정되는 타이밍에서 데이터 출력과 하이 임피던스를 교대로 반복하는 것에 의해 행해진다.
즉, 입력 전자 장치가 버스선에 출력되어 있는 데이터를 래치하고 나서 다음 사이클로 옮길 때까지의 시간, 출력 전자 장치의 출력 회로와 버스선과의 사이는 하이 임피던스로 되며, 버스선의 전위는 종단 전압이 된다.
따라서, 본 발명의 데이터 전송 방식에 따르면, 입력 전자 장치가 버스선에 출력되어 있는 데이터를 래치하고 나서 다음 사이클에 옮길 때까지의 시간 동안, 출력 전자 장치의 출력 회로에서 종단 전압선 또는 종단 전압선으로부터 출력 전자 장치의 출력 회로에 정상 전류가 흐르지 않고 데이터를 연속 출력시키는 경우에 있어서, 데이터의 논리가 변화하는 경우에는 버스선의 전위를 종단 전압으로부터 H 레벨 또는 L 레벨로 변화시키면 충분하다.
또한, 본 발명의 데이터 전송 회로는 데이터 전송로를 이루는 버스선과, 일단은 버스선에 접속하고 타단에 종단 전압이 인가되는 종단 저항과, 버스선을 사용하여 고레벨을 종단 전압보다도 높은 전압으로 하고, 저레벨을 종단 전압보다도 낮은 전압으로 하는 데이터의 송수신을 행하는 복수의 전자 장치로 구성되는 데이터 전송회로에 있어서, 복수의 전자 장치는 제어에 의해 버스선에 대한 출력 상태를 데이터 출력 상태 또는 하이 임피던스 상태로 만드는 출력 회로와, 클록 신호에 의해 규정되는 타이밍에서 데이터 출력 상태와 하이 임피던스 상태를 교대로 반복하도록 출력 회로를 제어할 수 있는 출력 제어 회로를 구비한다.
이와 같이, 본 발명의 데이터 전송 회로에 있어서, 전자회로는 버스선에 대한 출력상태를 데이터 출력 상태 또는 하이 임피던스 상태로 만드는 출력 회로와, 클록 신호에 의해 규정되는 타이밍에서 데이터 출력 상태와 하이 임피던스 상태를 교대로 반복하도록 출력 회로를 제어할 수 있는 출력 제어 회로를 구비한다.
그래서, 데이터의 연속 출력을 행하는 경우, 클록 신호에 의해 규정되는 타이밍에서 데이터 출력과 하이 임피던스를 교대로 반복함으로써, 입력 전자 장치가 버스선에 출력되어 있는 데이터를 래치하고 나서 다음 사이클로 옮길 때까지의 시간 동안, 출력 전자 장치의 출력 회로와 버스선과의 사이를 하이 임피던스로 하며, 버스선의 전위를 종단 전압으로 할 수 있다.
따라서, 본 발명의 데이터 전송 회로에 따르면, 입력 전자 장치가 버스선에 출력되어 있는 데이터를 래치하고 나서 다음 사이클로 옮길 때까지의 시간 동안, 출력 전자 장치의 출력 회로에서 종단 전압선 또는 종단 전압선으로부터 출력 전자 장치의 출력 회로에 정상 전류가 흐르지 않거나 데이터를 연속 출력시키는 경우에 있어서, 데이터의 논리가 변화하는 경웨는 버스선의 전위를 종단 전압으로부터 H 레벨 또는 L 레벨로 변화시키면 충분하다.
이하, 제1도 내지 제5도를 참조하여 본 발명의 데이터 전송 방식의 실시의 형태 및 본 발명의 데이터 전송 회로를 실시한 제1 및 제2형태에 대해서 설명한다. 단지, 본 발명이 데이터 전송 방식의 실시의 형태는 본 발명의 데이터 전송 회로의 실시의 제1형태에 포함시켜 설명한다.
본 발명의 데이터 전송 회로의 실시의 제1형태는 제1도 내지 제4도 도시되어 있다.
제1도는 본 발명의 데이터 전송 회로의 실시의 제1형태의 주요부를 도시하는 회로도로서, 제1도에 있어서, (10, 11)은 데이터 전송로를 이루는 버스선, (12)는 클록신호(CLK)를 전송하는 클록 신호선이다.
또한, (13, 14)는 버스선(10)을 종단하는 종단 저항, (15, 16)은 버스선(11)을 종단하는 종단 저항, (17, 18)은 클록 신호선(12)을 종단하는 종단 저항, (19)는 종단 전압(VTT)을 공급하는 VTT 전압선이다.
또한, (20, 21)은 데이터의 송수신을 행하는 전자 장치로서, 전자 장치(20)는 송신회로를 구성하는 주요 부분의 일부분을 나타내고 있으며, 전자 장치(21)는 수신회로를 구성하는 주요 부분의 일부분을 나타내고 있다.
또, 전자 장치(20)에서는 전자 장치(21)와 같은 수신회로가 설치되어 있는 것이며, 전자 장치(21)에는 전자 장치(20)와 같은 송신 회로가 설치되어 있는 것이다.
전자 장치(20)에 있어서, (22)는 클록 신호 CLK가 입력되는 클록 신호 입력 단자, (23)은 클록 신호 CLK와 종단 전압VTT과의 차전압을 증폭하여 데이터의 버스선으로의 출력 타이밍을 제어하는 출력 타이밍 신호 OT를 생성하는 출력 타이밍 신호생성 회로, VW는 출력 타이밍 신호 생성 회로(23)의 활성 및 비활성을 제어하는 출력 타이밍 신호 생성 회로 제어 신호이다.
또한, (24)는 버스선(10)에 접속된 데이터 입출력 단자, (25)는 데이터 입출력 단자(24)를 통해 버스선(10)에 데이터를 출력하는 출력 회로, (26)은 내부 회로로부터 출력된 버스선(10)에 출력해야 할 데이터 VO1 및 출력 타이밍 신호 OT에 기초하여 출력 회로(25)의 출력 동작을 제어하는 출력 제어 회로이다.
또한, (27)은 버스선(11)에 접속된 데이터 입출력 단자, (28)은 데이터 입출력 단자(27)를 통해 버스선(11)에 데이터를 출력하는 출력 회로, (29)는 내부 회로로부터 출력된 버스선(11)에 출력해야 할 데이터 VOn 및 출력 타이밍 신호 OT 에 기초하여 출력 회로(28)의 출력 동작을 제어하는 출력 제어 회로이다.
이 경우, 출력 타이밍 신호 생성 회로(23), 출력 회로(25, 28) 및 출력 제어 회로(26, 29)는 제2도에 도시된 바와 같이 구성되어 있다.
출력 타이밍 신호 생성 회로(23)는 차동 증폭 회로에 의해 구성되며, (31)은 전원 전압(VCC)을 공급하는 VCC 전원선, (32, 33)은 구동 소자를 이루는 nMOS 트랜지스터로서, nMOS 트랜지스터(32)의 게이터에는 클록 신호(CLK)가 인가되며, nMOS 트랜지스터(33)의 게이트에는 종단 전압(VTT)이 인가되도록 구성되어 있다.
또한, (34, 35)는 부하 소자를 이루는 nMOS 트랜지스터, (36)은 출력 타이밍 신호 생성 회로 제어 신호(VW)에 의해 도통(이하, ON 이라함), 비도통(이하, OFF 라고 함)이 제어되는 nMOS 트랜지스터이다.
그래서, 출력 타이밍 신호 생성 회로 제어 신호 VW가 L 레벨이 될 경우에는 nMOS 트랜지스터(36)는 OFF가 되고, 출력 타이밍 신호 생성 회로(23)는 비활성 상태가 되며, 출력 타이밍 신호 생성 회로 제어 신호 VW가 H 레벨이 될 경우에는 nMOS 트랜지스터(36)는 ON이 되고, 출력 타이밍 신호 생성 회로(23)는 활성 상태가 된다.
또한, 출력 타이밍 신호 생성 회로 제어 신호 VW가 H 레벨이고, 출력 타이밍 신호 생성 회로(23)가 활성 상태가 된 경우에 있어서, 클록 신호(CLK)의 전위가 종단 전압(VTT)보다 작은 경우에는 출력 타이밍 신호 OT 는 L 레벨이 되고, 클록 신호(CLK)의 전위가 종단 전압(VTT)보다 큰 경우에는 출력 타이밍 신호 OT는 H 레벨이 된다.
또한, 출력 회로(25)에 있어서, (37)은 VCC 전원선, (38)은 풀업용 출력 트랜지스터를 이루는 nMOS 트랜지스터, (39)는 풀다운용 출력 트랜지스터를 이루는 nMOS 트랜지스터이다.
또한, 출력 제어 히로(26)에 있어서, (40)은 데이터 VO1을 반전하는 인버터, (41)은 인버터(40)의 출력을 반전하는 인버터, (42)는 인버터(41)의 출력과 출력 타이밍 신호 OT를 AND 처리하여 nMOS 트랜지스터(38)의 ON, OFF를 제어하는 AVD 회로, (43)는 인버터(40)의 출력과 출력 타이밍 신호 OT를 AND 처리하여 nMOS 트랜지스터(39)의 ON, OFF를 제어하는 AND 회로이다.
이 때, 출력 타이밍 신호 OT가 L 레벨인 경우, AND 회로(42)의 출력은 L 레벨, AND회로(43)의 출력은 L 레벨, nMOS 트랜지스터(38)는 OFF, nMOS 트랜지스터(39)는 OFF가 되고, 출력 회로(25)와 버스선(10)과의 사이는 하이 임피던스가 된다.
이에 대하여, 출력 타이밍 신호 OT가 H 레벨인 경우에는, AND 회로(42)는 인버터(41)의 출력에 대하여 스루 회로로서 동작하는 동시에, AND 회로(43)는 인버터(40)의 출력에 대하여 스루 회로로서 동작하게 된다.
이 경우에 있어서, 데이터 VO1이 H 레벨인 경우에는 인버터(40)의 출력은 L 레벨, 인버터(41)의 출력은 H 레벨, ANd 회로(42)의 출력은 H 레벨, AND 회로(43)의 출력은 L 레벨, nMOS 트랜지스터(38)는 ON, nMOS 트랜지스터(39)는 OFF가 되며, 버스선(10)위의 전위는 H 레벨이 된다.
또한, 데이터 VO1이 L 레벨인 경우`에는 인버터(40)의 출력은 H레벨, 인버터(41)의 출력은 L 레벨, AND 회로(42)의 출력은 L 레벨, AND 회로(43)의 출력은 H 레벨, nMOS 트랜지스터(38)는 OFF, nMOS 트랜지스터(39)는 ON이 되며, 버스선(10)의 전위는 L 레벨이 된다.
또한, 출력 회로(28)에 있어서, (44)는 VCC 전원선, (45)는 풀업용 출력 트랜지스터를 이루는 nMOS 트랜지스터, (46)은 풀다운용 출력 트랜지스터를 이루는 nMOS 트랜지스터이다.
또한, 출력 제어 회로(29)에 있어서, (47)은 데이터 VOn을 반전하는 인버터, (48)은 인버터(47)의 출력을 반전하는 인버터, (49)는 인버터(48)의 출력과 출력 타이밍 신호 OT를 AND 처리하여 nMOS 트랜지스터(45)의 ON, OFF를 제어하는 AND 회로, (50)은 인버터(47)의 출력과 출력 타이밍 신호 OT를 AND 처리하여 nMOS 트랜지스터(46)의 ON, OFF를 제어하는 AND 회로이다.
이 경우, 출력 타이밍 신호 OT가 L레벨인 경우에는 AND 회로(49)의 출력은 L 레벨, AND 회로(50)의 출력은 L 레벨, nMOS 트랜지스터(45)는 OFF, nMOS 트랜지스터(46)는 OFF가 되며, 출력 회로(28)와 버스선(11)과의 사이는 하이 임피던스가 된다.
이에 대하여, 출력 타이밍 신호 OT가 H 레벨인 경우에는 AND 회로(49)는 인버터(48)의 출력에 대하여 스루 회로로서 동작하는 동시에, AND 회로(50)는 인버터(47)의 출력에 대하여 스루 회로로서 동작하게 된다.
이 경우에 있어서, 데이터 VOn가 H 레벨인 경우에는 인버터(47)의 출력은 L 레벨, 인버터(48)의 출력은 H 레벨, AND 회로(49)의 출력은 H 레벨, AND 회로(50)의 출력은 L 레벨, nMOS 트랜지스터(45)는 ON, nMOS 트랜지스터(46)는 OFF가 되며, 버스선(11)의 전위는 H 레벨이 된다.
또한, 데이터 VOn이 L 레벨인 경우에는 인버터(47)의 출력은 H 레벨, 인버터(48)의 출력은 L 레벨, AND 회로(49)의 출력은 L 레벨, AND회로(50)의 출력은 H 레벨, nMOS 트랜지스터(45)는 OFF, nMOS 트랜지스터(46)는 ON이 되고, 버스선(11)의 전위는 L 레벨이 된다.
또한, 제1도의 전자 장치(21)에 있어서, (52)는 클록 신호(CLK)가 입력되는 클록 신호 입력단자, (53)은 클록 신호(CLK)와 종단 전압(VTT)과의 차전압을 증폭하여 버스선상의 데이터의 입력 타이밍을 제어하는 입력 타이밍 신호(IT)를 생성하는 입력 타이밍 신호 생성 회로, VR은 입력 타이밍 신호 생성 회로(53)의 활성, 비활성을 제어하는 입력 타이밍 신호 생성 회로 제어 신호이다.
또한, (54)는 버스선(10)에 접속된 데이터 입출력 단자, (55)는 입력 타이밍 신호 IT의 제어에 의해 데이터 입출력 단자(54)를 통해 버스선(10)상의 데이터를 입력하는 입력 회로, (56)은 입력 회로(55)로부터 출력되는 데이터 DO1를 래치하는 래치 회로이다.
또한, (57)은 버스선(11)에 접속된 데이터 입출력 단자, (58)은 입력 타이밍 신호 IT의 제어에 의해 데이터 입출력 단자(57)를 통해 버스선(11)상의 데이터를 입력하는 입력회로, (59)는 입력 회로(58)로부터 출력되는 데이터 DOn를 래치하는 래치 회로이다.
이 경우, 입력 타이밍 신호 생성 회롤(53), 입력 회로(55, 58) 및 래치 회로(56, 59)는 제3도에 도시된 바와 같이 구성되어 있다.
입력 타이밍 신호 생성 회로(53)는 차동 증폭 회로에 의해 구성되고, (61)은 VCC 전원선, (62, 63)은 구동 소자를 이루는 nMOS 트랜지스터로서, nMOS 트랜지스터(62)의 게이트에는 클록 신호(CLK)가 인가되며, nMOS 트랜지스터(63)의 게이트에는 종단 전압(VTT)이 인가되도록 구성되어 있다.
또한, (64, 65)는 부하 소자를 이루는 pMOS 트랜지스터, (66)은 입력 타이밍 신호 생성 회로 제어 신호(VR)에 의해 ON, OFF가 제어되는 nMOS 트랜지스터이다.
이 때, 입력 타이밍 신호 생성 회로 제어 신호 VR이 L 레벨이 되는 경우에는 nMOS 트랜지스터(66)는 OFF가 되고, 입력 타이밍 신호 생성 회로(53)는 비활성 상태가 되며, 입력 타이밍 신호 생성 회로 제어 신호 VR이 H 레벨이 되는 경우에는 nMOS 트랜지스터(66)는 ON이 되며, 입력 타이밍 신호 생성 회로(53)는 활성 상태가 된다.
또한, 입력 타이밍 신호 생성 회로 제어 신호 VR이 H 레벨이고, 입력 타이밍 신호 생성 회로(53)가 활성 상태가 된 경우에 있어서, 클록 신호 CLK의 전위가 종단 전압 VTT 보다 작은 경우에는 입력 타이밍 신호 IT는 L레벨이 되며, 클록 신호 CLK의 전위가 종단 전압 VTT보다 큰 경우에는 입력 타이밍 신호 IT는 H 레벨이 된다.
또한, 입력 회로(55)는 차동 증폭 회로에 의해 구성되고, (67)은 VCC 전원선, (68, 69)는 구동 소자를 이루는 nMOS 트랜지스터이며, nMOS 트랜지스터(68)의 게이트에는 버스선(10)의 전압이 인가되고, nMOS 트랜지스터(69)의 게이트에는 종단 전압 VTT가 인가된다.
또한, (70, 71)은 부하 소자를 이루는 pMOS 트랜지스터, (72)는 입력 타이밍 신호 IT에 의해 ON, OFF가 제어되는 nMOS 트랜지스터이다.
이 때, 입력 타이밍 신호 IT가 L 레벨이 되는 경우엔느 nMOS 트랜지스터(72)는 OFF가 되고 입력 회로(55)는 비활성 상태가 되며, 입력 타이밍 신호 IT가 H 레벨이 되는 경우에는 nMOS 트랜지스터(72)는 ON이 되고 입력 회로(55)는 활성 상태가 된다.
또한, 래치 회소(56)에 있어서, (73)은 입력 타이밍 신호 IT를 반전하는 인버터, (74)는 인버터(73)의 출력에 의해 ON, OFF가 제어되는 pMOS 트랜지스터, (75)는 입력 타이밍 신호 IT에 의해 ON, OFF가 제어되는 nMOS 트랜지스터이다.
또, 입력 타이밍 신호 IT가 H 레벨이 되고, 입력 회로(55)가 활성 상태가 되는 경우에 있어서, 버스선(10)의 전위가 H 레벨인 경우에는 입력 회로(55)의 출력 DO1은 H 레벨이 되고, 버스선(10)의 전위가 L 레벨인 경우에는 입력 회로(55)의 출력 DO1은 L 레벨이 된다.
이 경우, 래치 회로(56)에 있어서는 인버터(73)의 출력은 L 레벨, pMOS 트랜지스터(74)는 ON, nMOS 트랜지스터(75)는 ON이 되고, 래치 회로(56)는 입력 회로(55)의 출력 DO1을 통과시킨다.
이 상태에서, 입력 타이밍 신호 IT가 L 레벨이 되고, 입력 회로(55)가 비활성 상태가 되는 경우에는, 래치 회로(56)에 있어서는 인버터(73)의 출력은 H 레벨, pMOS 트랜지스터(74)는 OFF, nMOS 트랜지스□(75)는 OFF 가 되며, 입력 회로(55)의 출력 DO1은 래치 회로(56)에 의해 래치된다.
또한, 입력 회로(58)는 차동 증폭 회로에 의해 구성되고, (76)은 VCC 전원선, (77, 78)은 구동 소자를 이루는 nMOS 트랜지스터이며, nMOS 트랜지스터(77)의 게이트에는 버스선(11)의 전압이 인가되고, nMOS 트랜지스터(78)의 게이트에는 종단 전압 VTT가 인가된다.
또한, (79, 80)은 부하 소자를 이루는 pMOS 트랜지스터, (81)은 입력 타이밍 신호 IT에 의해 ON, OFF가 제어되는 nMOS 트랜지스터이다.
이 때, 입력 타이밍 신호 IT가 L 레벨이 되는 경우에는 nMOS 트랜지스터(81)는 OFF가 되고 입력 회로(58)는 비활성 상태가 되며, 입력 타이밍 신호 IT가 H 레벨이 되는 경우에는 nMOS 트랜지스터(81)는 ON이 되고 입력 회로(58)는 활성 상태가 된다. 또한, 래치 회로(59)에 있어서, (82)는 입력 타이밍 신호 IT를 반전하는 인버터, (83)은 인버터(82)의 출력에 의해 ON, OFF가 제어되는 pMOS 트랜지스터, (84)는 입력 타이밍 신호 IT에 의해 ON, OFF가 제어되는 nMOS 트랜지스터이다.
그래서, 입력 타이밍 신호 IT가 H 레벨이 되고, 입력 회로(58)가 활성 상태가 되는 경우에 있어서, 버스선(11)의 전위가 H 레벨인 경우에는 입력 회로(58)의 출력 DOn이 H 레벨이 되고, 버스선(11)의 전위는 L 레벨인 경우에는 입력 회로(58)의 출력 DOn은 L 레벨이 된다.
이 경우, 래치 회로(59)에 있어서는 인버터(82)의 출력은 L 레벨, pMOS 트랜지스터(83)는 ON, nMOS 트랜지스터(84)는 ON이 되며, 래치 회로(59)는 입력 회로(58)의 출력 DOn을 통과시킨다.
이 상태에서, 입력 타이밍 신호 IT가 L 레벨이 되고, 입력 회로(58)가 비활성 상태가 되는 경우에는, 래치 회로(59)에 있어서는 인버터(82)의 출력은 H 레벨, pMOS 트랜지스터(83)는 OFF, nMOS 트랜지스터(84)는 OFF가 되며, 입력 회로(58)의 출력 DOn은 래치 회로(59)에 의해 래치된다.
제4도는 본 발명의 데이터 전송 회로의 실시의 제1형태에 있어서 행해지는 데이터 전송 상태(본 발명의 데이터 전송 방식의 실시의 형태)를 도시하는 타이밍 차트로서, 데이터 전송의 타이밍을 규정하는 클록 신호CLK와, 버스선(10, 11)의 전위를 도시하고 있다.
제4도중, VH는 논리 레벨상, H 레벨로 인식되는 전압, VL은 논리 레벨상, L 레벨로 인식되는 전압으로, VTT=)VH+VL)/2로 되어 있다.
또한, T21은 클록 사이클, T22는 버스선상의 데이터 레벨이 확정될 때까지의 시간, T23은 입력 전자 장치가 버스선상의 데이터를 래치하는데 필요한 시간, T24는 입력 전자 장치가 버스선상의 데이터를 래치하고 나서 다음 사이클로 옮길 때가지의 시간을 나타내고 있다.
이 경우, 전자 장치(20)에 있어서는 출력 타이밍 신호 생성 회로(23)가 활성 상태인 경우에 있어서, 클록 신호 CLK의 전위가 종단 전압 VTT 보다 작은 경우에는 출력 회로(25)와 버스선(10)과의 사이는 하이 임피던스가 되며, 버스선(10)의 전위는 종단 전압 VTT이 되는 동시에, 출력 회로(28)와 버스선(11)과의 사이는 하이 임피던스가 되고, 버스선(11)의 전위는 종단 전압 VTT이 된다.
그 후, 클록 신호 CLK의 전위가 종단 전압 VTT보다 작게 되면, 출력 회로(25)와 버스선(10)과의 사이는 다시 하이 임피던스가 되고, 버스선(10)의 전위는 종단 전압(VTT)이 되는 동시에, 출력 회로(28)와 버스선(11)과의 사이는 하이 임피던스가 되며, 버스선(11)의 전위는 종단 전압 VTT이 된다.
그 후, 클록 신호 CLK의 전위가 종단 전압 VTT보다 크게 되면, 출력 회로(25)로부터는 데이터 VO1과 동일 레벨의 데이터가 버스선(10)에 출력됨과 동시에, 출력 회로(28)로부터는 데이터 VOn과 동일 레벨의 데이터가 버스선(11)에 출력되며, 예컨대, 데이터 VO1, V0n는 H 레벨인 경우에는 버스선(10, 11)의 전위는 VH가 된다.
그 후, 클록 신호 CLK의 전위가 종단 전압(VTT)보다 크게 되면, 출력 회로(25)로부터는 데이터 VO1와 동일 레벨의 데이터가 버스선(10)에 출력됨과 동시에, 출력 회로(28)로부터는 데이터 VOn과 동일 레벨의 데이터가 버스선(11)에 출력되고, 예컨대, 데이터 VO1은 L 레벨, 데이터 VOn은 H 레벨인 경우에는 버스선(10)의 전위는 VH, 버스선(11)의 전위는 VL이 된다.
한편, 전자 장치(21)에 있어서는 입력 타이밍 신호 생성 회로(53)가 활성 상태가 되는 경우에 있어서, 클록 신호 CLK의 전위가 종단 전압 VTT보다 작은 경우에는 입력 타이밍 신호 IT는 L 레벨이 되고, 입력 회로(55,58)는 비활성 상태가 되며, 데이타 비입력 동작 상태가 된다.
그 후, 클록 신호(CLK)의 전위가 종단 전압 VTT보다 크게 되면, 입력 회로(55, 58)는 활성 상태가 되고, 데이터 입력 동작을 행하며, 예컨대, 버스선(10,11)의 전위는 VH이 되고 있는 경우에는 입력 회로(55,58)의 출력 DO1, DOn는 H레벨이 된다.
그 후, 클록 신호 CLK의 전위가 종단 전압 VTT보다 작게 되면, 입력 타이밍 신호 IT는 L 레벨이 되고, 입력 회로(55,58)는 다시 비활성 상태가 되며, 데이터 비입력 동작 상태가 되는 동시에, 입력 회로(55)의 출력 DO1은 래치 회로(56)에 의해 래치되며, 입력 회로(58)의 출력 DOn은 래치 회로(59)에 의해 래치된다.
그 후, 클록 신호 CLK의 전위가 종단 전압 VTT보다 크게 되면, 입력 회로(55,58)는 활성 상태가 되고, 데이터 입력 동작을 행하며, 예컨대, 버스선(10)의 전위는 VL, 버스선(11)의 전위는 VH가 되고 있는 경우에는 입력 회로(55)의 출력 DO1은 L 레벨, 입력 회로(58)의 출력 DOn은 H레벨이 된다.
이와 같이, 본 발명의 실시의 제1형태에 있어서는, 전자 장치로부터의 데이터의 연속 출력 동작은 클록 신호 CLK에 의해 규정되는 타이밍으로 데이터 출려과, 하이 임피던스를 교대로 반복함으로써 행하도록 구성되어 있다.
즉, 입력 전자 장치가 버스선에 출력되어 있는 데이터를 래치하고 나서 다음 사이클로 뎄길 때까지의 시간 T24 동안, 출력 전자 장치의 출력 회로와 버스선과의 사이는 하이 임피던스가 되고, 버스선의 전위는 종단 전압 VTT이 된다.
따라서, 본 발명의 실시의 제1형태에 따르면, 입력 전자 장치가 버스선에 출력되어 있는 데이터를 래치하고나서 다음 사이클로 옮길 때까지의 시간 T24 동안, 출력 전자 장치의 출력 회로에서 VTT 전압선 또는 VTT 전압선으로부터 출력 전자 장치의 출력 회로에 정상 전류가 흐르는 일이 없으므로, 데이터 전송에 요하는 전력을 감소시킬 수 있다.
또한, 본 발명의 tlf시의 제1형태에 따르면, 데이터를 연속하여 출력시키는 경우에 있어서, 데이터의 논리가 변화하는 경우에는 버스선의 전위를 VTT에서 VL 또는 VH로 변화시키면 충분하며, 버스선상의 데이터의 레벨이 확정될 때까지의 시간 T22을 짧게 할 수 있으므로, 클록 사이클을 단축하여 데이터의 전송의 고속화를 도모할 수 있다.
본 발명의 데이터 전송 회로의 실시의 제2형태는 제5도에 도시되어 있다.
제5도는 본 발명의 데이터 전송 회로의 실시의 제2형태의 주요부를 도시하는 회로도로서, 본 발명의 데이터 전송 회로의 실시의 제2형태는 래치 회로(56,59)를 각각 입력 회로(55,58)의 전단에 설치하는 동시에, 입력 회로(55,58)의 nMOS 트랜지스터(72,81)에는 입력 타이밍 신호 IT 대신에 전원 전압 VCC를 공급하며, 그 외에 대해서는 제1도에 도시된 본 발명의 실시의 제1형태와 같이 구성한 것이다.
본 발명의 데이터 전송 회로의 실시의 제2형태에 있어서는 입력 타이밍 신호 IT는 H레벨이 되는 경우, 래치 회로(56,59)에 있어서는 pMOS 트랜지스터(74,83)는 ON,nMOS 트랜지스터(75,84)는 ON이 되고, 버스선(10,11)상의 데이터가 래치 회로(56,59)를 통해 입력 회로(55,58)에 전송되며, 입력 회로(55,58)에 있어서는 전송된 데이터의 증폭이 행해진다.
이것에 대하여, 입력 타이밍 신호 IT가 L 레벨이 되는 경우에는, 래치 회로(56,59)에 있어서는 pMOS 트랜지스터(74,83)는 OFF, nMOS 트랜지스ㅌ(75, 84)는 OFF가 되고, 래치 회로(56,59)에 의해 버스선(10,11)상의 데이터가 래치됨과 동시에, 데이터 비입력 동작 상태가 되며, 입력 회로(55,58)에 있어서는 래치된 데이터의 증폭이 행해진다.
본 발명의 데이터 전송 회로의 실시의 제2형태에 의해서도, 본 발명의 실시의 제1형태와 같이, 입력 전자 장치가 버스선에 출력되어 있는 데이터를 래치하고 나서 다음 사이클로 옮길 때까지의 시간 T24 동안, 출력 전자 장치의 출력 회로에서 VTT 전압선또는 VTT 전압선으로부터 출력 전자 장치의 출력 회로에 정상 전류가 흐르지 않고, 또한 데이터를 연소하여 출력시키는 경우에 있어서, 데이터의 논리가 변화하는 경우에는 버스선의 전위를 VTT에서 VL 또는 VH로 변화시키면 충분하므로, 소비 전력의 감소화와 데이터 전송의 고속화를 도모할 수 있다.
또, 본 발명의 데이터 전송 회로의 실시의 제1 및 제2형태에 있어서는 출력 타이밍 신호 생성 회로(23)를 설치하여 클록 신호 CLK와 동기한 출력 타이밍 신호 OT를 생성하는 동시에, 입력 타이밍 신호 생성 회로(53)를 설치하며, 클록 신호 CLK와 동기한 입력 타이밍 신호 IT를 생성하도록 하고 있지만, 이 대신에, PLL회로(위상 동기 루프 회로)나 DLL 회로(지연선 동기 회로)를 사용하여 클록 신호 CLK에 동기한 신호를 생성하도록 하여도 좋다.
또한, 본 발명의 데이터 전송 회로의 실시의 제1 및 제2형태에 있어서는 풀업용 출력 트랜지스터로서 mMOS 트랜지스터(38,45)를 설치하고 있지만, 이 대신에, pMOS 트랜지스터를 설치하고, AND회로(42, 49) 대신에 NAND 회로를 설치하거나, AND 회로(42,49)의 후단에 인버터를 접속하도록 하여도 좋다.
또한, 본 발명의 데이터 전송 회로의 실시의 제1, 제2형태에 있어서, 전자 장치(20,21)는 각각, 데이터 출력 동작과 데이터 입력 동작을 동일한 클록 신호에 기초하는 동일한 클록 타이밍으로 행하도록 구성하여도 좋고, 타이밍이 다른 2개의 클록 신호에 기초하는 다른 클록 타이밍으로 행하도록 구성하여도 좋다.
또한, 본 발명의 데이터 전송 회로의 실시의 제1 및 제2형태에 있어서는 전자 장치(21)에 있어서, 래치 회로(56,59)를 입력 회로(55,58)와 별개의 회로로서 설명하고 있지만, 입력 회로(55) 및 래치 회로(56)를 하나의 입력 회로로 구성하고, 입력 회로(58) 및 래치 회로(59)를 하나의 입력 회로로 구성하고 있다고 볼 수도 있다.
이상과 같이, 본 발명의 데이터 전송 방식 및 데이터 전송 회로에 의하면, 입력 전자 장치가 버스선에 출력되어 있는 데이터를 래치하고나서 다음 사이클로 옮길 때까지의 시간 동안, 출력 전자 장치의 출력 회로에서 종단 전압선 혹은 종단 전압선으로부터 출력 전자 장치의 출력 회로에 정상 전류가 흐르지 않거나 데이터를 연속하여 출력시키는 경우에 있어서, 데이터의 논리가 변화하는 경우에는 버스선의 전위를 종단 전압으로부터 H 레벨 또는 L레벨로 변화시키면 충분하므로, 소비 전력의 감소화와 데이터 전송의 고소화를 도모할 수 있다.
즉, 본 발명의 데이터 전송 방식 및 데이터 저송 회로에 의하면, 데이터 전송을 하는 전자 장치의 발열량의 저하 및 소비 전력의 저하를 도모할 수 있으므로, 버스 개수의 증가, 전송 속도의 고속화, 전자 장치의 패키지 비용의 저하 및 냉각 장치의 저비용화를 도모할 수 있고, 시스템의 고속화 및 저비용화, 특히, 휴대기기에 있어서는 전지 지속 시간의 증가를 도모할 수 있다.

Claims (4)

  1. 데이터 전송로를 이루는 버스선과, 일단에는 상기 버스선이 접속되며 타단에는 종단 전압이 인가되는 종단 저항과, 상기 버스선을 사용해서 고레벨을 종단 전압보다도 높은 전압으로 하고 저레벨을 종단 전압보다도 낮은 전압으로 설정하여 데이터를 송수신하는 복수의 전자 장치로 구성된 데이터 전송 회로에 있어서 상기 복수의 전자 장치중에서 선택된 전자 장치로부터 상기 버스선으로의 데이터의 연속 출력은 클록 신호에 의해 규정되는 타이밍에서 데이터를 출력과 하이 임피던스를 교대로 반복시킴으로써 샐행되는 것을 특징으로 하는 데이터 전송 방식.
  2. 제1항에 있어서, 상기 복수의 전자 장치중에서 선택된 전자 장치에 의한 상기 버스선으로부터의 데이터의 연속 입력 동작은 클록 신호에 의해 규정되는 타이밍에서 데이터 입력 동작과 데이터 비입력 동작을 교대로 반복시킴으로써 실행되는 것을 특징으로 하는 데이터 전송 방식.
  3. 데이터 전송로를 이루는 버스선과, 일단에는 상기 버스선이 접속되고 타단에는 종단 전압이 인가되는 종단 저항과, 상기 버스선을 사용하여 고레벨을 종단 전압보다도 높은 전압으로 하고 저레벨을 종단 전압보다도 낮은 전압으로 설정하여 데이터를 송수신하는 복수의 전자 장치로 구성된 데이터 전송 회로에 있어서, 상기 복수의 전자 장치는 상기 버스선에 대한 출력 상태를 제어하여 데이터 출력 상태 또는 하이 임피던스 상태로 만드는 출력 회로와, 상기 출력 회로를 제어하여 클록 신호에 의해 규정되는 타이밍에서 데이터 출력 상태와 하이 임피던스 상태를 교대로 반복시키는 출력 제어 회로를 구비하는 것을 특징으로 하는 데이터 전송 회로.
  4. 제3항에 있어서, 상기 복수의 전자 장치는 데이터 입력 동작 또는 데이터 비입력 동작을 제어할 수 있는 입력 회로와, 상기 클록 신호에 의해 규정되는 타이밍에서 데이터 입력 동작과 데이터 비입력 동작을 교대로 반복하도록 상기 입력 회로를 제어할 수 있는 입력 제어 회로를 구비하는 것을 특징으로 하는 데이터 전송 회로.
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