JP3334697B2 - スルーレートコントロール装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスルーレートコント
ロール装置に関し、特に、インピーダンス値の異なる複
数の出力バッファを並列に内蔵し、信号の遷移中に、出
力バッファのオン・オフを交互に繰り返すことによっ
て、信号の立ち上がり・立ち下がり時間を制御するスル
ーレートコントロール装置に関する。

【０００２】

【従来の技術】バスの高速化に伴い、バスで発生する波
形ひずみを低減させる事が、重要な課題になっている。
バスの高速化のためには、出力バッファはそのバスに最
適なインピーダンスを持つものを用いることが望まし
い。過度に低いインピーダンスの出力バッファを使用し
た場合、バスで発生する反射ノイズが大きくなり、逆に
高いインピーダンスを選択した場合、電流を引き込む能
力が低いためバス電位がスイッチングする時間が遅くな
るためである。

【０００３】ところが、ＬＳＩの製造ばらつきや、温
度、電源電圧変化によって、出力インピーダンスは必ず
しも設計で狙った値にはならない。

【０００４】このため、ＬＳＩ内部に複数のインピーダ
ンス（ＬＳＩ内部ではトランジスタの物理的な大きさを
変えてインピーダンスを変化させるため、「トランジス
タサイズ」または単に「サイズ」と呼ばれる事もある）
を持った出力バッファを並列に接続し、そのいくつか
（または全部）を有効にすることで、目的のインピーダ
ンスを得る「インピーダンスコントロール」と呼ばれる
技術がある。

【０００５】また、「スルーレートコントロール」と呼
ばれる技術によって、バスの接続点で発生するインピー
ダンス不整合を原因とした反射ノイズを低減させること
も非常に有効である。

【０００６】一般的にスルーレートコントロールは、出
力バッファの最終段の入力信号を鈍らせることで実現し
ているが、なまった波形にノイズが乗った場合、スレッ
ショルド電圧を越えるタイミングが変化するため、出力
のスルーレートを一定に保つことが難しい。

【０００７】また、ＧＴＬなどのオープンドレインタイ
プのバス形式で、スルーレートコントロールを実施した
場合は、同じ出力バッファ最終段の入力信号を与えて
も、出力バッファのインピーダンスに依存して、スルー
レートが大きく変化してしまうという問題がある。

【０００８】オープンドレインタイプのバスでは、バス
信号を立ち下げる時は、出力トランジスタがオンし、出
力インピーダンスが無限大から有る値に変化し、バスか
ら電流を引き込むことでスイッチングするが、出力イン
ピーダンスが低い場合、電流を引き込む能力も高いた
め、同じ波形なまりを持った入力信号を与えた場合で
も、立ち下がりスルーレートは早くなる。

【０００９】逆にバス信号の立ち上がり時には、出力イ
ンピーダンスが低い場合には、電流を引き込む能力が高
いために立ち上がりスルーレートが遅くなってしまう。

【００１０】たとえば、「特開平１１−１７５１６号公
報」記載の技術は、出力バッファの接続を工夫すること
により、スルーレートを制御する技術である。

【００１１】

【発明が解決しようとする課題】上述した「特開平１１
−１７５１６号公報」記載の技術は、スルーレートを下
げているために、ノイズの影響を受けやすいという欠点
がある。

【００１２】本発明の目的は、ＰＬＬ回路、および分周
回路を用い、インピーダンス値の異なる出力バッファを
並列に接続し、スルーレートを向上させて、ノイズの影
響を受けにくいスルーレートコントロール装置を実現す
ることである。

【００１３】

【課題を解決するための手段】本発明の第１のスルーレ
ートコントロール装置は、クロック信号を発生するフェ
イズロックループ回路と、前記フェイズロックループ回
路からの前記クロック信号を分周し、周波数の異なる第
１の分周回路出力信号、第２の分周回路出力信号、およ
び第３の分周回路出力信号を発生する分周回路と、デー
タ信号と前記第１の分周回路出力信号との排他的論理和
を作成し、第１の制御信号として出力する第１の排他的
論理和回路と、前記データ信号と前記第２の分周回路出
力信号との排他的論理和を作成し、第２の制御信号とし
て出力する第２の排他的論理和回路と、前記データ信号
と前記第３の分周回路出力信号との排他的論理和を作成
し、第３の制御信号として出力する第３の排他的論理和
回路と、前記データ信号の出力をそのまま、あるいは、
［ロー」レベルの信号を第４の制御信号として出力する
かどうかを制御するインピーダンスコントロール回路
と、オープンドレイン型のトランジスタで構成され、前
記第１の制御信号をゲート端子に入力し、ソース端子を
接地する第１の出力バッファと、オープンドレイン型の
トランジスタで構成され、前記第２の制御信号をゲート
端子に入力し、ソース端子を接地する第２の出力バッフ
ァと、オープンドレイン型のトランジスタで構成され、
前記第３の制御信号をゲート端子に入力し、ソース端子
を接地する第３の出力バッファと、オープンドレイン型
のトランジスタで構成され、前記第４の制御信号をゲー
ト端子に入力し、ソース端子を接地するインピーダンス
調整用出力バッファと、前記第１の出力バッファ、前記
第２の出力バッファ、前記第３の出力バッファ、および
前記インピーダンス調整用出力バッファのドレイン端子
を接続する出力端子と、前記出力端子に接続される終端
抵抗と、前記終端抵抗に接続される終端電圧と、を有す
る。

【００１４】本発明の第２のスルーレートコントロール
装置は、前記第１のスルーレートコントロール装置であ
って、前記データ信号の立ち上がり、および立ち下がり
を検出し、前記フェイズロックループ回路からの前記ク
ロック信号を一定数有効にするための一定幅のパルス信
号を発生するパルス発生回路と、前記フェイズロックル
ープ回路からの前記クロック信号と、前記パルス発生回
路からの前記パルス信号との論理積信号を作成する論理
積回路と、前記論理積回路からの前記論理積信号を分周
し、周波数の異なる前記第１の分周回路出力信号、前記
第２の分周回路出力信号、および前記第３の分周回路出
力信号を発生する前記分周回路と、を有する。

【００１５】本発明の第３のスルーレートコントロール
装置は、前記第２のスルーレートコントロール装置であ
って、前記データ信号を入力し、前記分周回路からの前
記第１の分周回路出力信号、前記第２の分周回路出力信
号、および第３の分周回路出力信号と同期させるため
に、一定時間遅延させて前記データ信号出力する遅延素
子と、前記遅延素子からのデータ信号と前記第１の分周
回路出力信号との排他的論理和を作成し、前記第１の制
御信号として出力する前記第１の排他的論理和回路と、
前記遅延素子からの前記データ信号と前記第２の分周回
路出力信号との排他的論理和を作成し、第２の制御信号
として出力する前記第２の排他的論理和回路と、前記遅
延素子からの前記データ信号と前記第３の分周回路出力
信号との排他的論理和を作成し、第３の制御信号として
出力する前記第３の排他的論理和回路と、を有する。

【００１６】本発明の第４のスルーレートコントロール
装置は、前記第３のスルーレートコントロール装置であ
って、前記第１の制御信号、前記第２の制御信号、およ
び前記第３の制御信号と同期させて、前記第４の制御信
号を出力するための遅延回路を備えた前記インピーダン
スコントロール回路を有することを特徴とする請求項３
記載のスルーレートコントロール装置。

【００１７】本発明の第５のスルーレートコントロール
装置は、前記第４のスルーレートコントロール装置であ
って、前記第１の出力バッファのインピーダンス値、前
記第２の出力バッファのインピーダンス値、および前記
第３の出力バッファのインピーダンス値が、前記第１の
出力バッファのインピーダンス値、前記第２の出力バッ
ファのインピーダンス値、および前記第３の出力バッフ
ァのインピーダンス値の合成インピーダンス値、前記第
２の出力バッファのインピーダンス値、および前記第３
の出力バッファのインピーダンス値の合成インピーダン
ス値、前記第１の出力バッファのインピーダンス値、お
よび前記第３の出力バッファのインピーダンス値の合成
インピーダンス値、前記第３の出力バッファのインピー
ダンス値、前記第１の出力バッファのインピーダンス
値、および前記第２の出力バッファのインピーダンス値
の合成インピーダンス値、前記第２の出力バッファのイ
ンピーダンス値、前記第１の出力バッファのインピーダ
ンス値の順に大であるような値を有することを特徴とす
る請求項４記載のスルーレートコントロール装置。

【００１８】本発明の第６のスルーレートコントロール
装置は、前記第３、前記第４、または前記第５のスルー
レートコントロール装置であって、前記パルス発生回
路、前記フェイズロックループ回路、前記論理積回路、
前記分周回路、前記第１の排他的論理和回路、前記第２
の排他的論理和回路、および前記第３の排他的論理和回
路が１チップで構成される。

【００１９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の実
施の形態を示すブロック図である。図１を参照すると、
本発明の実施の形態は、オープンドレインタイプのイン
ピーダンス値の異なる４つのトランジスタである出力バ
ッファ１１、出力バッファ１２、出力バッファ１３、イ
ンピーダンス調整用出力バッファ１４と、出力端子１５
と、インピーダンスコントロール回路２０と、出力バッ
ファ１１〜出力バッファ１３のゲート入力信号を制御す
るスルーレートコントロール回路３０とから構成され
る。

【００２０】出力バッファ１１のインピーダンス値Ｒ
１、出力バッファ１２のインピーダンス値Ｒ２、出力バ
ッファ１３のインピーダンス値Ｒ３の大きさは、出力バ
ッファ１１と、出力バッファ１２と、出力バッファ１３
の順である（Ｒ１＞Ｒ２＞Ｒ３）。また、インピーダン
ス調整用出力バッファ１４のインピーダンス値Ｒ４は、
適宜設定される。

【００２１】スルーレートコントロール回路３０は、デ
ータ入力端子３０１と、データ出力端子３０２と、制御
信号出力端子３１１と、制御信号出力端子３１２と、制
御信号出力端子３１３と、パルス発生回路３２０と、フ
ェイズロックループ回路であるＰＬＬ回路３２１と、論
理積回路３２２と、分周回路３２３と、排他的論理和回
路３２４と、排他的論理和回路３２５と、排他的論理和
回路３２６と、遅延素子３２７とから構成される。

【００２２】排他的論理和回路３２４と、排他的論理和
回路３２５と、排他的論理和回路３２６の出力は、それ
ぞれ、制御信号出力端子３１１と、制御信号出力端子３
１２と、制御信号出力端子３１３とに接続される。

【００２３】出力バッファ１１〜出力バッファ１３、イ
ンピーダンス調整用出力バッファ１４のソース端子は、
接地されており、出力は全て接続され、出力端子１５を
介して、終端抵抗１６、外部の入力端子（図示せず）、
出力端子（図示せず）に接続される。また、終端抵抗１
６には、終端電圧１７がかけられる。

【００２４】また、出力バッファ１１〜出力バッファ１
３、インピーダンス調整用出力バッファ１４のゲート端
子は、それぞれ、インピーダンスコントロール回路２０
の出力、制御信号出力端子３１１、制御信号出力端子３
１２、制御信号出力端子３１３と接続される。出力バッ
ファ１１〜出力バッファ１３、インピーダンス調整用出
力バッファ１４のドレイン端子の出力は、それぞれ、イ
ンピーダンスコントロール回路２０の出力、制御信号出
力端子３１１の出力、制御信号出力端子３１２の出力、
制御信号出力端子３１３の出力が「ハイ」の時、接地レ
ベル、すなわち「ロー」となる。

【００２５】また、出力バッファ１１〜出力バッファ１
３、インピーダンス調整用出力バッファ１４のドレイン
端子の出力は、それぞれ、インピーダンスコントロール
回路２０の出力、制御信号出力端子３１１の出力、制御
信号出力端子３１２の出力、制御信号出力端子３１３の
出力が「ロー」の時、終端電圧１７の終端抵抗１６を介
したレベル、すなわち「ハイ」となる。

【００２６】したがって、出力端子１５における電圧レ
ベルは、出力バッファ１１〜出力バッファ１３、インピ
ーダンス調整用出力バッファ１４のゲート端子の入力の
全ての状態によって決定される。

【００２７】パルス発生回路３２０は、データ入力端子
３０１からのデータ信号の立ち上がり、または立ち下が
りを検出し、一定時間「ハイ」のパルスを出力する。パ
ルスの幅は、ＰＬＬ回路３２１の分周回路出力の４周期
分に設定する。

【００２８】ＰＬＬ回路３２１は、自立的に、「ハイ」
と「ロー」を繰り返す分周回路出力信号を出し続ける。

【００２９】論理積回路３２２は、パルス発生回路３２
０の出力とＰＬＬ回路３２１の出力との論理積信号を作
成、出力する。

【００３０】分周回路３２３は、論理積回路３２２から
の論理積信号を入力し、そのままの分周回路出力信号
（ｆ）、「ハイ・ロー」の周波数が１／２の分周回路出
力信号（ｆ／２）、および、「ハイ・ロー」の周波数が
１／４の分周回路出力信号（ｆ／４）を出力する。

【００３１】排他的論理和回路３２４と、排他的論理和
回路３２５と、排他的論理和回路３２６は、データ入力
端子３０１からのデータ信号と、それぞれ、分周回路出
力信号（ｆ）、周波数が１／２の分周回路出力信号（ｆ
／２）、周波数が１／４の分周回路出力信号（ｆ／４）
との排他的論理和信号を制御信号として作成、出力す
る。

【００３２】遅延素子３２７は、データ入力端子３０１
からのデータ信号を分周回路３２３の出力と同期させる
ために設けられる。

【００３３】インピーダンスコントロール回路２０は、
たとえば、インピーダンス調整端子２０１からの調整信
号とデータ出力端子３０２からのデータ信号の論理積信
号を生成する論理積回路を含み、インピーダンス調整端
子２０１からの調整信号が「ハイ」の場合に、データ信
号をそのまま出力し、インピーダンス調整端子２０１か
らの調整信号が「ロー」の場合には、「ロー」を出力す
る。また、遅延素子を含み、データ信号からの排他的論
理和回路３２４と、排他的論理和回路３２５と、排他的
論理和回路３２６の出力と同期して制御信号を出力する
ように構成される。

【００３４】次に、本発明の実施の形態の動作について
図面を参照して説明する。まず、立ち上がりの動作につ
いて説明する、図２、図３は、本発明の実施の形態の立
ち上がりの動作を示すタイムチャートである。図２、図
３を参照すると、ＰＬＬ回路３２１は、一定の周期で、
「ハイ・ロー」を繰り返しクロック信号を出力する（図
２、図３Ｔ１１、Ｔ１６、Ｔ２１、Ｔ２６、Ｔ３１、Ｔ
３６、Ｔ４１、Ｔ４６、Ｔ５１）。

【００３５】データ入力端子３０１のデータ信号が、
「ロー」になる（図２Ｔ０）と、パルス発生回路３２０
の出力のパルスが一定時間出力される（図２Ｔ１０〜図
３Ｔ４７）。次に、論理積回路３２２が、パルス発生回
路３２０の出力のパルスとＰＬＬ回路３２１の出力のク
ロック信号との論理積信号を作成、出力する。論理積信
号の波形は、クロック信号と同型であり、「ハイ・ロ
ー」を繰り返す（図２、図３Ｔ１２、Ｔ１７、Ｔ２２、
Ｔ２７、Ｔ３２、Ｔ３７、Ｔ４２、Ｔ４７）。

【００３６】次に、分周回路３２３は、論理積回路３２
２の出力から分周回路出力信号（ｆ）、周波数が１／２
の分周回路出力信号（ｆ／２）、周波数が１／４の分周
回路出力信号（ｆ／４）を作成、出力する。

【００３７】遅延素子３２７の出力は、データ信号を入
力し、遅延させて出力する（図２Ｔ１３で「ロー」にな
る）。

【００３８】分周回路出力信号（ｆ）、分周回路出力信
号（ｆ／２）、分周回路出力信号（ｆ／４）が「ロー」
の時点（図２Ｔ１３）までは、遅延素子３２７の出力
が、「ハイ」であり、排他的論理和回路３２４、排他的
論理和回路３２５、および排他的論理和回路３２６から
の制御信号は、「ハイ」である（図２Ｔ１４まで）。ま
た、分周回路出力信号（ｆ）、分周回路出力信号（ｆ／
２）、分周回路出力信号（ｆ／４）が「ハイ」になると
（図２Ｔ１３）、遅延素子３２７の出力が、「ロー」で
あり、排他的論理和回路３２４、排他的論理和回路３２
５、および排他的論理和回路３２６からの制御信号は、
やはり「ハイ」である（図２Ｔ１４）。

【００３９】また、インピーダンスコントロール回路２
０は、インピーダンス調整端子２０１からの調整信号が
「ロー」であり、出力の制御信号は、「ロー」のままで
ある（図２の実線で示す）。

【００４０】したがって、排他的論理和回路３２４、排
他的論理和回路３２５、および排他的論理和回路３２６
からの制御信号は、それぞれ、「ハイ」、「ハイ」、
「ハイ」であり（図２Ｔ１４〜Ｔ１９）、出力端子１５
の電圧レベルは、出力バッファ１１、出力バッファ１
２、出力バッファ１３の並列合成インピーダンスは、Ｌ
１＝（Ｒ１＊Ｒ２＊Ｒ３）／（Ｒ１＊Ｒ２＋Ｒ２＊Ｒ３
＋Ｒ３＊Ｒ１）により決定される（図２Ｔ１５〜Ｔ２
０）。

【００４１】次に、分周回路出力信号（ｆ）が「ロー」
になると（図２Ｔ１８）、排他的論理和回路３２４、排
他的論理和回路３２５、および排他的論理和回路３２６
からの制御信号は、それぞれ、「ロー」、「ハイ」、
「ハイ」であり（図２Ｔ１９〜Ｔ２４）、出力端子１５
の電圧レベルは、出力バッファ１１、出力バッファ１
２、出力バッファ１３の並列合成インピーダンスは、Ｌ
２＝（Ｒ２＊Ｒ３）／（Ｒ２＋Ｒ３）により決定される
（図２Ｔ２０〜Ｔ２５）。

【００４２】次に、分周回路出力信号（ｆ）が「ハ
イ」、分周回路出力信号（ｆ／２）が「ロー」になると
（図２Ｔ２３）、排他的論理和回路３２４、排他的論理
和回路３２５、および排他的論理和回路３２６からの制
御信号は、それぞれ、「ハイ」、「ロー」、「ハイ」で
あり（図２Ｔ２４〜Ｔ２９）、出力端子１５の電圧レベ
ルは、出力バッファ１１、出力バッファ１２、出力バッ
ファ１３の並列合成インピーダンスは、Ｌ３＝（Ｒ３＊
Ｒ１）／（Ｒ３＋Ｒ１）により決定される（図２Ｔ２５
〜Ｔ３０）。

【００４３】次に、分周回路出力信号（ｆ）が「ロー」
になると（図２Ｔ２８）、排他的論理和回路３２４、排
他的論理和回路３２５、および排他的論理和回路３２６
からの制御信号は、それぞれ、「ロー」、「ロー」、
「ハイ」であり（図２Ｔ２９〜図３Ｔ３４）、出力端子
１５の電圧レベルは、出力バッファ１１、出力バッファ
１２、出力バッファ１３の並列合成インピーダンスは、
Ｌ４＝Ｒ３により決定される（図２Ｔ３０〜図３Ｔ３
５）。

【００４４】次に、分周回路出力信号（ｆ）が「ハ
イ」、分周回路出力信号（ｆ／２）が「ハイ」、分周回
路出力信号（ｆ／４）が「ロー」になると（図３Ｔ３
３）、排他的論理和回路３２４、排他的論理和回路３２
５、および排他的論理和回路３２６からの制御信号は、
それぞれ、「ハイ」、「ハイ」、「ロー」であり（図３
Ｔ３４〜Ｔ３９）、出力端子１５の電圧レベルは、出力
バッファ１１、出力バッファ１２、出力バッファ１３の
並列合成インピーダンスは、Ｌ５＝（Ｒ１＊Ｒ２）／
（Ｒ１＋Ｒ２）により決定される（図３Ｔ３５〜Ｔ４
０）。

【００４５】次に、分周回路出力信号（ｆ）が「ロー」
になると（図３Ｔ３８）、排他的論理和回路３２４、排
他的論理和回路３２５、および排他的論理和回路３２６
からの制御信号は、それぞれ、「ロー」、「ハイ」、
「ロー」であり（図３Ｔ３９〜Ｔ４４）、出力端子１５
の電圧レベルは、出力バッファ１１、出力バッファ１
２、出力バッファ１３の並列合成インピーダンスは、Ｌ
６＝Ｒ２により決定される（図３Ｔ４０〜Ｔ４５）。

【００４６】次に、分周回路出力信号（ｆ）が「ハ
イ」、分周回路出力信号（ｆ／２）が「ロー」になると
（図３Ｔ４３）、排他的論理和回路３２４、排他的論理
和回路３２５、および排他的論理和回路３２６からの制
御信号は、それぞれ、「ハイ」、「ロー」、「ロー」で
あり（図３Ｔ４４〜Ｔ４９）、出力端子１５の電圧レベ
ルは、出力バッファ１１、出力バッファ１２、出力バッ
ファ１３の並列合成インピーダンスは、Ｌ７＝Ｒ１によ
り決定される（図３Ｔ４５〜Ｔ５０）。

【００４７】次に、分周回路出力信号（ｆ）が「ロー」
になると（図３Ｔ４８）、排他的論理和回路３２４、排
他的論理和回路３２５、および排他的論理和回路３２６
からの制御信号は、それぞれ、「ロー」、「ロー」、
「ロー」であり（図３Ｔ４９〜）、出力端子１５の電圧
レベルは、出力バッファ１１、出力バッファ１２、出力
バッファ１３の並列合成インピーダンスは、Ｌ８＝無限
大により決定される（図３Ｔ５０〜）。

【００４８】Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４＜Ｌ５＜Ｌ６＜Ｌ
７となるように、インピーダンス値Ｒ１、Ｒ２、Ｒ３が
設定され、出力端子１５の波形は図２、図３に示すよう
になる（図２、図３の実線で示す）。

【００４９】次に、立ち下がりの動作について説明す
る、図４、図５は、本発明の実施の形態の立ち下がりの
動作を示すタイムチャートである。図４、図５を参照す
ると、ＰＬＬ回路３２１は、一定の周期で、「ハイ・ロ
ー」を繰り返しクロック信号を出力する（図４、図５Ｔ
１１、Ｔ１６、Ｔ２１、Ｔ２６、Ｔ３１、Ｔ３６、Ｔ４
１、Ｔ４６、Ｔ５１）。

【００５０】データ入力端子３０１のデータ信号が、
「ハイ」になる（図４Ｔ０）と、パルス発生回路３２０
の出力のパルスが一定時間出力される（図４Ｔ１０〜図
５Ｔ４７）。次に、論理積回路３２２が、パルス発生回
路３２０の出力のパルスとＰＬＬ回路３２１の出力のク
ロック信号との論理積信号を作成、出力する。論理積信
号の波形は、クロック信号と同型であり、「ハイ・ロ
ー」を繰り返す（図４、図５Ｔ１２、Ｔ１７、Ｔ２２、
Ｔ２７、Ｔ３２、Ｔ３７、Ｔ４２、Ｔ４７）。

【００５１】次に、分周回路３２３は、論理積回路３２
２の出力から分周回路出力信号（ｆ）、周波数が１／２
の分周回路出力信号（ｆ／２）、周波数が１／４の分周
回路出力信号（ｆ／４）を作成、出力する。

【００５２】遅延素子３２７の出力は、データ信号を入
力し、遅延させて出力する（図４Ｔ１３で「ハイ」にな
る）。

【００５３】分周回路出力信号（ｆ）、分周回路出力信
号（ｆ／２）、分周回路出力信号（ｆ／４）が「ロー」
の時点（図４Ｔ１３）までは、遅延素子３２７の出力
が、「ロー」であり、排他的論理和回路３２４、排他的
論理和回路３２５、および排他的論理和回路３２６から
の制御信号は、「ロー」である（図４Ｔ１４まで）。ま
た、分周回路出力信号（ｆ）、分周回路出力信号（ｆ／
２）、分周回路出力信号（ｆ／４）が「ハイ」になると
（図４Ｔ１３）、遅延素子３２７の出力が、「ハイ」で
あり、排他的論理和回路３２４、排他的論理和回路３２
５、および排他的論理和回路３２６からの制御信号は、
やはり「ロー」である（図４Ｔ１４）。

【００５４】また、インピーダンスコントロール回路２
０は、インピーダンス調整端子２０１からの調整信号が
「ロー」であり、出力の制御信号は、「ロー」のままで
ある（図４の実線で示す）。

【００５５】したがって、排他的論理和回路３２４、排
他的論理和回路３２５、および排他的論理和回路３２６
からの制御信号は、それぞれ、「ロー」、「ロー」、
「ロー」であり（図４Ｔ１４〜Ｔ１９）、出力端子１５
の電圧レベルは、出力バッファ１１、出力バッファ１
２、出力バッファ１３の並列合成インピーダンスは、Ｌ
８＝無限大により決定される（図４Ｔ１５〜Ｔ２０）。

【００５６】次に、分周回路出力信号（ｆ）が「ロー」
になると（図４Ｔ１８）、排他的論理和回路３２４、排
他的論理和回路３２５、および排他的論理和回路３２６
からの制御信号は、それぞれ、「ハイ」、「ロー」、
「ロー」であり（図４Ｔ１９〜Ｔ２４）、出力端子１５
の電圧レベルは、出力バッファ１１、出力バッファ１
２、出力バッファ１３の並列合成インピーダンスは、Ｌ
７＝Ｒ１により決定される（図４Ｔ２０〜Ｔ２５）。

【００５７】次に、分周回路出力信号（ｆ）が「ハ
イ」、分周回路出力信号（ｆ／２）が「ロー」になると
（図４Ｔ２３）、排他的論理和回路３２４、排他的論理
和回路３２５、および排他的論理和回路３２６からの制
御信号は、それぞれ、「ロー」、「ハイ」、「ロー」で
あり（図４Ｔ２４〜Ｔ２９）、出力端子１５の電圧レベ
ルは、出力バッファ１１、出力バッファ１２、出力バッ
ファ１３の並列合成インピーダンスは、Ｌ６＝Ｒ２によ
り決定される（図４Ｔ２５〜Ｔ３０）。

【００５８】次に、分周回路出力信号（ｆ）が「ロー」
になると（図４Ｔ２８）、排他的論理和回路３２４、排
他的論理和回路３２５、および排他的論理和回路３２６
からの制御信号は、それぞれ、「ハイ」、「ハイ」、
「ロー」であり（図４Ｔ２９〜Ｔ３４）、出力端子１５
の電圧レベルは、出力バッファ１１、出力バッファ１
２、出力バッファ１３の並列合成インピーダンスは、Ｌ
５＝（Ｒ１＊Ｒ２）／（Ｒ１＋Ｒ２）により決定される
（図４Ｔ３０〜図５Ｔ３５）。

【００５９】次に、分周回路出力信号（ｆ）が「ハ
イ」、分周回路出力信号（ｆ／２）が「ハイ」、分周回
路出力信号（ｆ／４）が「ロー」になると（図５Ｔ３
３）、排他的論理和回路３２４、排他的論理和回路３２
５、および排他的論理和回路３２６からの制御信号は、
それぞれ、「ロー」、「ロー」、「ハイ」であり（図５
Ｔ３４〜Ｔ３９）、出力端子１５の電圧レベルは、出力
バッファ１１、出力バッファ１２、出力バッファ１３の
並列合成インピーダンスは、Ｌ４＝Ｒ３により決定され
る（図５Ｔ３５〜Ｔ４０）。

【００６０】次に、分周回路出力信号（ｆ）が「ロー」
になると（図５Ｔ３８）、排他的論理和回路３２４、排
他的論理和回路３２５、および排他的論理和回路３２６
からの制御信号は、それぞれ、「ハイ」、「ロー」、
「ハイ」であり（図５Ｔ３９〜Ｔ４４）、出力端子１５
の電圧レベルは、出力バッファ１１、出力バッファ１
２、出力バッファ１３の並列合成インピーダンスは、Ｌ
３＝（Ｒ３＊Ｒ１）／（Ｒ３＋Ｒ１）により決定される
（図５Ｔ４０〜Ｔ４５）。

【００６１】次に、分周回路出力信号（ｆ）が「ハ
イ」、分周回路出力信号（ｆ／２）が「ロー」になると
（図５Ｔ４３）、排他的論理和回路３２４、排他的論理
和回路３２５、および排他的論理和回路３２６からの制
御信号は、それぞれ、「ロー」、「ハイ」、「ハイ」で
あり（図５Ｔ４４〜Ｔ４９）、出力端子１５の電圧レベ
ルは、出力バッファ１１、出力バッファ１２、出力バッ
ファ１３の並列合成インピーダンスは、Ｌ２＝（Ｒ２＊
Ｒ３）／（Ｒ２＋Ｒ３）により決定される（図５Ｔ４５
〜Ｔ５０）。

【００６２】次に、分周回路出力信号（ｆ）が「ロー」
になると（図５Ｔ４８）、排他的論理和回路３２４、排
他的論理和回路３２５、および排他的論理和回路３２６
からの制御信号は、それぞれ、「ハイ」、「ハイ」、
「ハイ」であり（図５Ｔ４９〜）、出力端子１５の電圧
レベルは、出力バッファ１１、出力バッファ１２、出力
バッファ１３の並列合成インピーダンスは、Ｌ１＝（Ｒ
１＊Ｒ２＊Ｒ３）／（Ｒ１＊Ｒ２＋Ｒ２＊Ｒ３＋Ｒ３＊
Ｒ１）により決定される（図５Ｔ５０〜）。

【００６３】Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４＜Ｌ５＜Ｌ６＜Ｌ
７となるように、インピーダンス値Ｒ１、Ｒ２、Ｒ３が
設定され、出力端子１５の波形は図４、図５に示すよう
になる（図４、図５の実線で示す）。

【００６４】次に、インピーダンスコントロール回路２
０にインピーダンス調整端子２０１からの調整信号が
「ハイ」で入力された場合について説明する。この場
合、波形は図２〜図５の点線で示されたようになる。

【００６５】図２において、インピーダンスコントロー
ル回路２０の出力は、データ出力端子３０２からのデー
タ信号に対応して、図２Ｔ１９までは、「ハイ」であ
り、出力端子１５の波形を決める合成インピーダンス値
は、Ｌ０＝（Ｒ１＊Ｒ２＊Ｒ３＊Ｒ４）／（Ｒ２＊Ｒ３
＊Ｒ４＋Ｒ３＊Ｒ４＊Ｒ１＋Ｒ４＊Ｒ１＊Ｒ２＋Ｒ１＊
Ｒ２＊Ｒ３）である。

【００６６】図４において、インピーダンスコントロー
ル回路２０の出力は、データ出力端子３０２からのデー
タ信号に対応して、図２Ｔ１９から、「ハイ」であり、
出力端子１５の波形を決める合成インピーダンス値は、
Ｌ１〜Ｌ７は、Ｒ４の影響を受けた値となる。したがっ
て、点線のようになる。

【００６７】実線の場合には、出力端子１５の波形の振
幅が小さく、消費電力が小さいが、ノイズの影響を受け
やすい。また、点線の場合には、出力端子１５波形の振
幅が大きく、ノイズの影響を受けにくいが、消費電力が
大きい。

【００６８】インピーダンス調整端子２０１の調整信号
を適宜選択することにより、システムに適した使用がで
きる。

【００６９】次に、実施例について説明する。たとえ
ば、Ｒ１＝７０［オーム］、Ｒ２＝３５［オーム］、Ｒ
３＝１７．５［オーム］、Ｒ４＝７．１７［オーム］、
終端抵抗１６のインピーダンスＲＴ＝２０［オーム］、
終端電圧１７の電位ＶＴＴ＝１．５［ボルト］とする
と、Ｌ０＝７．２７［オーム］、Ｌ１＝１０［オー
ム］、Ｌ２＝１１．６７［オーム］、Ｌ３＝１４［オー
ム］、Ｌ４＝１７．５［オーム］、Ｌ５＝２３．３３
［オーム］、Ｌ６＝３５［オーム］、Ｌ７＝７０［オー
ム］となる。

【００７０】したがって、出力端子１５の電位は、ＶＴ
Ｔ＊（合成インピーダンス）／（ＲＴ＋（合成インピー
ダンス））で計算され、それぞれ、Ｖ０＝ＶＴＴ＊Ｌ０
／（ＲＴ＋Ｌ０）＝１．５＊７．２７／（２０＋７．２
７）＝０．４［ボルト］、Ｖ１＝ＶＴＴ＊Ｌ１／（ＲＴ
＋Ｌ１）＝１．５＊１０／（２０＋１０）＝０．５［ボ
ルト］、Ｖ２＝ＶＴＴ＊Ｌ２／（ＲＴ＋Ｌ２）＝１．５
＊１１．６７／（２０＋１１．６７）＝０．５５［ボル
ト］、Ｖ３＝ＶＴＴ＊Ｌ３／（ＲＴ＋Ｌ３）＝１．５＊
１４／（２０＋１４）＝０．６２［ボルト］、Ｖ４＝Ｖ
ＴＴ＊Ｌ４／（ＲＴ＋Ｌ４）＝１．５＊１７．５／（２
０＋１７．５）＝０．７［ボルト］、Ｖ５＝ＶＴＴ＊Ｌ
５／（ＲＴ＋Ｌ５）＝１．５＊２３．３３／（２０＋２
３．３３）＝０．８１［ボルト］、Ｖ６＝ＶＴＴ＊Ｌ６
／（ＲＴ＋Ｌ６）＝１．５＊３５／（２０＋３５）＝
０．９５［ボルト］、Ｖ７＝ＶＴＴ＊Ｌ７／（ＲＴ＋Ｌ
７）＝１．５＊７０／（２０＋７０）＝１．１７［ボル
ト］となる。

【００７１】また、Ｌ８＝無限大の場合には、出力端子
１５の電位は、終端電圧１７と同一であり、１．５［ボ
ルト］である。

【００７２】以上は、出力バッファ１１〜出力バッファ
１３のように、３つの場合について説明したが、１つ以
上のいくつでもよい。また、インピーダンスコントロー
ル回路２０、インピーダンス調整用出力バッファ１４が
それぞれ１つの場合について説明したが、１つ以上のい
くつでもよい。

【００７３】また、たとえば、スルーレートコントロー
ル回路３０を、１チップで構成すれば、多くの箇所で使
用することができ、面積の縮小、信頼性の向上が図れ
る。

【００７４】

【発明の効果】本発明の第１の効果は、ノイズの影響を
受けにくいことである。

【００７５】その理由は、ＰＬＬ回路、分周回路を使用
し、最終段の出力バッファの各入力信号のスルーレート
を速くしているからである。

【００７６】本発明の第２の効果は、スルーレートが安
定することである。

【００７７】その理由は、立ち上がり途中のある時点で
のインピーダンスは、オン状態になっているトランジス
タ数が決まっているため出力バッファの合成インピーダ
ンスが固定となるからである。

【図面の簡単な説明】

【図１】本発明の実施の形態を示すブロック図である。

【図２】本発明の実施の形態の動作を示すタイムチャー
トである。

【図３】本発明の実施の形態の動作を示すタイムチャー
トである。

【図４】本発明の実施の形態の動作を示すタイムチャー
トである。

【図５】本発明の実施の形態の動作を示すタイムチャー
トである。

【符号の説明】

１１ 出力バッファ １２ 出力バッファ １３ 出力バッファ １４ インピーダンス調整用出力バッファ １５ 出力端子 １６ 終端抵抗 １７ 終端電圧 ２０ インピーダンスコントロール回路 ３０ スルーレートコントロール回路 ２０１ インピーダンス調整端子 ３０１ データ入力端子 ３０２ データ出力端子 ３１１ 制御信号出力端子 ３１２ 制御信号出力端子 ３１３ 制御信号出力端子 ３２０ パルス発生回路 ３２１ ＰＬＬ回路 ３２２ 論理積回路 ３２３ 分周回路 ３２４ 排他的論理和回路 ３２５ 排他的論理和回路 ３２６ 排他的論理和回路 ３２７ 遅延素子

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】クロック信号を発生するフェイズロックル
   ープ回路と、前記フェイズロックループ回路からの前記
   クロック信号を分周し、周波数の異なる第１の分周回路
   出力信号、第２の分周回路出力信号、および第３の分周
   回路出力信号を発生する分周回路と、データ信号と前記
   第１の分周回路出力信号との排他的論理和を作成し、第
   １の制御信号として出力する第１の排他的論理和回路
   と、前記データ信号と前記第２の分周回路出力信号との
   排他的論理和を作成し、第２の制御信号として出力する
   第２の排他的論理和回路と、前記データ信号と前記第３
   の分周回路出力信号との排他的論理和を作成し、第３の
   制御信号として出力する第３の排他的論理和回路と、前
   記データ信号の出力をそのまま、あるいは、［ロー」レ
   ベルの信号を第４の制御信号として出力するかどうかを
   制御するインピーダンスコントロール回路と、オープン
   ドレイン型のトランジスタで構成され、前記第１の制御
   信号をゲート端子に入力し、ソース端子を接地する第１
   の出力バッファと、オープンドレイン型のトランジスタ
   で構成され、前記第２の制御信号をゲート端子に入力
   し、ソース端子を接地する第２の出力バッファと、オー
   プンドレイン型のトランジスタで構成され、前記第３の
   制御信号をゲート端子に入力し、ソース端子を接地する
   第３の出力バッファと、オープンドレイン型のトランジ
   スタで構成され、前記第４の制御信号をゲート端子に入
   力し、ソース端子を接地するインピーダンス調整用出力
   バッファと、前記第１の出力バッファ、前記第２の出力
   バッファ、前記第３の出力バッファ、および前記インピ
   ーダンス調整用出力バッファのドレイン端子を接続する
   出力端子と、前記出力端子に接続される終端抵抗と、前
   記終端抵抗に接続される終端電圧と、を有することを特
   徴とするスルーレートコントロール装置。
2. 【請求項２】前記データ信号の立ち上がり、および立ち
   下がりを検出し、前記フェイズロックループ回路からの
   前記クロック信号を一定数有効にするための一定幅のパ
   ルス信号を発生するパルス発生回路と、前記フェイズロ
   ックループ回路からの前記クロック信号と、前記パルス
   発生回路からの前記パルス信号との論理積信号を作成す
   る論理積回路と、前記論理積回路からの前記論理積信号
   を分周し、周波数の異なる前記第１の分周回路出力信
   号、前記第２の分周回路出力信号、および前記第３の分
   周回路出力信号を発生する前記分周回路と、を有するこ
   とを特徴とする請求項１記載のスルーレートコントロー
   ル装置。
3. 【請求項３】前記データ信号を入力し、前記分周回路か
   らの前記第１の分周回路出力信号、前記第２の分周回路
   出力信号、および第３の分周回路出力信号と同期させる
   ために、一定時間遅延させて前記データ信号出力する遅
   延素子と、前記遅延素子からのデータ信号と前記第１の
   分周回路出力信号との排他的論理和を作成し、前記第１
   の制御信号として出力する前記第１の排他的論理和回路
   と、前記遅延素子からの前記データ信号と前記第２の分
   周回路出力信号との排他的論理和を作成し、第２の制御
   信号として出力する前記第２の排他的論理和回路と、前
   記遅延素子からの前記データ信号と前記第３の分周回路
   出力信号との排他的論理和を作成し、第３の制御信号と
   して出力する前記第３の排他的論理和回路と、を有する
   ことを特徴とする請求項２記載のスルーレートコントロ
   ール装置。
4. 【請求項４】 前記第１の制御信号、前記第２の制御信
   号、および前記第３の制御信号と同期させて、前記第４
   の制御信号を出力するための遅延回路を備えた前記イン
   ピーダンスコントロール回路を有することを特徴とする
   請求項３記載のスルーレートコントロール装置。
5. 【請求項５】 前記第１の出力バッファのインピーダン
   ス値、前記第２の出力バッファのインピーダンス値、お
   よび前記第３の出力バッファのインピーダンス値が、前
   記第１の出力バッファのインピーダンス値、前記第２の
   出力バッファのインピーダンス値、および前記第３の出
   力バッファのインピーダンス値の合成インピーダンス
   値、前記第２の出力バッファのインピーダンス値、およ
   び前記第３の出力バッファのインピーダンス値の合成イ
   ンピーダンス値、前記第１の出力バッファのインピーダ
   ンス値、および前記第３の出力バッファのインピーダン
   ス値の合成インピーダンス値、前記第３の出力バッファ
   のインピーダンス値、前記第１の出力バッファのインピ
   ーダンス値、および前記第２の出力バッファのインピー
   ダンス値の合成インピーダンス値、前記第２の出力バッ
   ファのインピーダンス値、前記第１の出力バッファのイ
   ンピーダンス値の順に大であるような値を有することを
   特徴とする請求項４記載のスルーレートコントロール装
   置。
6. 【請求項６】 前記パルス発生回路、前記フェイズロッ
   クループ回路、前記論理積回路、前記分周回路、前記第
   １の排他的論理和回路、前記第２の排他的論理和回路、
   および前記第３の排他的論理和回路を１チップで構成す
   ることを特徴とする請求項３、または請求項４、または
   請求項５記載のスルーレートコントロール装置。