JPS589613B2 - カウンタノ パタ−ンケイセイホウホウ - Google Patents
カウンタノ パタ−ンケイセイホウホウInfo
- Publication number
- JPS589613B2 JPS589613B2 JP49076935A JP7693574A JPS589613B2 JP S589613 B2 JPS589613 B2 JP S589613B2 JP 49076935 A JP49076935 A JP 49076935A JP 7693574 A JP7693574 A JP 7693574A JP S589613 B2 JPS589613 B2 JP S589613B2
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- power supply
- storage elements
- counter
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は電界効果トランジスタ（Ｉｎｓｕｌａｔ−ｅ
ｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｇ
ｉｓｔｏｒ・以下ＦＥＴと略記する。
ｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｇ
ｉｓｔｏｒ・以下ＦＥＴと略記する。
）で構成するカウンタのパターン形成方法に関する。
近年、高歩留りで製造可能々チップサイズが急激に増大
しており、たとえば４ｍｍ０、５ ｍｍ０のＬＳＩの量
産が可能になっている。
しており、たとえば４ｍｍ０、５ ｍｍ０のＬＳＩの量
産が可能になっている。
ところが接続段数の大きいｎ進カウンタなどの複雑な回
路構成、配線構造をもつ装置を１チップ内に集積化する
場合には、ＦＥＴの占める面積に対して配線の占める面
積が著しく大きくなる傾向があり、歩留りや収率の向上
や回路特性の向上は実際には余り期待し得なかった。
路構成、配線構造をもつ装置を１チップ内に集積化する
場合には、ＦＥＴの占める面積に対して配線の占める面
積が著しく大きくなる傾向があり、歩留りや収率の向上
や回路特性の向上は実際には余り期待し得なかった。
この発明は上記の事情にもとすいてなされたもので、Ｆ
ＥＴを用いて素子数を低減したカウンタにおいて、電源
線やクロック線等の配線を簡単化することによってその
占有面積を縮少し、集積回路化に好適するカウンタのパ
ターン形成方法を提供することを目的としている。
ＥＴを用いて素子数を低減したカウンタにおいて、電源
線やクロック線等の配線を簡単化することによってその
占有面積を縮少し、集積回路化に好適するカウンタのパ
ターン形成方法を提供することを目的としている。
以下この発明の実施例を図面を参照して説明する。
第１図はｎ個の記憶要素Ｍ１ 〜Ｍｎおよびインバータ
Ｉｎで構成された２ｎ−Ｘビット周期のカウンタ、すな
わち（２ｎ−Ｘ）進カウンタのブロック図である。
Ｉｎで構成された２ｎ−Ｘビット周期のカウンタ、すな
わち（２ｎ−Ｘ）進カウンタのブロック図である。
それぞれの出力端子を第１の入力端子に接続する如くｎ
段縦続接続された記憶要素のうち、初段の記憶要素Ｍ１
には終段の記憶要素Ｍｎの出力信号が上記インバータＩ
ｎを介して供給され、また最初の連続するＸ個の記憶要
素Ｍ１ 〜Ｍｘの第２の入力端子には記億要素Ｍｎの出
力信号が直接供給されるようになっている。
段縦続接続された記憶要素のうち、初段の記憶要素Ｍ１
には終段の記憶要素Ｍｎの出力信号が上記インバータＩ
ｎを介して供給され、また最初の連続するＸ個の記憶要
素Ｍ１ 〜Ｍｘの第２の入力端子には記億要素Ｍｎの出
力信号が直接供給されるようになっている。
なお、各記億要素Ｍ１〜Ｍｎには互いに半ビット位相の
ずれた２つのクロツクパルスφ１ ，φ２が供給されて
おり、またインバータＩｎにもクロツクパルスを供給し
、いわゆるクロツクドインバータとしてもよい。
ずれた２つのクロツクパルスφ１ ，φ２が供給されて
おり、またインバータＩｎにもクロツクパルスを供給し
、いわゆるクロツクドインバータとしてもよい。
ただしこの場合のクロックパルスは記憶要素Ｍｎの出力
信号と同期するものでなくてはならない。
信号と同期するものでなくてはならない。
第２図は第１図のカウンタにおいて、記憶要素を５個（
ｎ＝５）設けて９進のカウンタを構成した場合を具体的
に示す回路図である。
ｎ＝５）設けて９進のカウンタを構成した場合を具体的
に示す回路図である。
このカウンタは、入力信号をそれぞれ１ビット遅延して
出力する５個の記憶要素を、それぞれ縦続接続してなる
シフトレジスタとしてＦＥＴで構成したもので、その特
徴は終段の記憶要素の出力信号を反転して初段の記億要
素の入力信号とするとともに初段の記憶要素へはそのま
ま入力して、９ビット周期のカウンタすなわち９進カウ
ンタとしたことにある。
出力する５個の記憶要素を、それぞれ縦続接続してなる
シフトレジスタとしてＦＥＴで構成したもので、その特
徴は終段の記憶要素の出力信号を反転して初段の記億要
素の入力信号とするとともに初段の記憶要素へはそのま
ま入力して、９ビット周期のカウンタすなわち９進カウ
ンタとしたことにある。
そして５段の記憶要素は、クリア信号線１、クロツク線
２，３、電源線４，５と電源線６，７、クロツク線８，
９との間にそれぞれ９個のＦＥＴで構成される。
２，３、電源線４，５と電源線６，７、クロツク線８，
９との間にそれぞれ９個のＦＥＴで構成される。
１０は終段記億要素の出力信号を初段に戻す帰還信号線
で、Ｐチャンネル型のＰＥＴ（以下、ｐＦＥＴと略記す
る。
で、Ｐチャンネル型のＰＥＴ（以下、ｐＦＥＴと略記す
る。
））１１とＮチャンネル型のＦＥＴ（以下、ｎＦＥＴと
略記する。
略記する。
）１２とを直列接続してなるインバータの入力端子と接
続される。
続される。
このインバータと共通接続された各ＦＥＴ１１，１２の
ゲート電極を入力端子とし、電源ＶＤＤが供給されてい
るｐＦＥＴ１ １のドレイン電極と電源ＶＳＳが供給さ
れているｎＦＥＴ１２のドレイン電極との接続点を出力
端子として構成したものである。
ゲート電極を入力端子とし、電源ＶＤＤが供給されてい
るｐＦＥＴ１ １のドレイン電極と電源ＶＳＳが供給さ
れているｎＦＥＴ１２のドレイン電極との接続点を出力
端子として構成したものである。
一方、５個の記憶要素は、いずれも４個のｐＦＥＴと５
個のｎＦＥＴから構成され、たとえば初段の記憶要素に
ついて説明すると、ｐＦＥＴ１ ３ ，１ ４とｎＦＥ
Ｔ１ ５ ， １ ６が直列に接続され、ｐＦＥＴ１３
のゲートにクロツク線２のクロックパルスφ１が、ｎＦ
ＥＴ１６のゲートにクロツク線９のクロツクパルスφ，
が供給されるとともにｐＦＥＴ１３のソースに電源ＶＤ
Ｄが、ｎＦＥＴ１６のソースに電源ＶＳＳが供給され、
そしてｐＦＥＴ１４とｎＦＥＴ１５の共通ゲート電極を
入力端子として前記インバータの出力端子と接続してい
る。
個のｎＦＥＴから構成され、たとえば初段の記憶要素に
ついて説明すると、ｐＦＥＴ１ ３ ，１ ４とｎＦＥ
Ｔ１ ５ ， １ ６が直列に接続され、ｐＦＥＴ１３
のゲートにクロツク線２のクロックパルスφ１が、ｎＦ
ＥＴ１６のゲートにクロツク線９のクロツクパルスφ，
が供給されるとともにｐＦＥＴ１３のソースに電源ＶＤ
Ｄが、ｎＦＥＴ１６のソースに電源ＶＳＳが供給され、
そしてｐＦＥＴ１４とｎＦＥＴ１５の共通ゲート電極を
入力端子として前記インバータの出力端子と接続してい
る。
さらに同様にｐＦＥＴ１７，１８とｎＦＥＴ１ ９ ，
２０が直列に接続され、ｎＦＥＴ２１がｎＦＥＴ１ ９
，２０の直列回路に並列に接続され、このうちｐ Ｆ
ＥＴ １ ７ ，ｎＦＥＴ２０の各ゲートにそれぞれ
クロックパルスＭ２，φ２を、各ソースにはそれぞれ電
源ＶＤＤ、ＶＳＳを供給し、またｎＦＥＴ２１のゲート
を前記帰還信号線１０と接続して構成している。
２０が直列に接続され、ｎＦＥＴ２１がｎＦＥＴ１ ９
，２０の直列回路に並列に接続され、このうちｐ Ｆ
ＥＴ １ ７ ，ｎＦＥＴ２０の各ゲートにそれぞれ
クロックパルスＭ２，φ２を、各ソースにはそれぞれ電
源ＶＤＤ、ＶＳＳを供給し、またｎＦＥＴ２１のゲート
を前記帰還信号線１０と接続して構成している。
この場合、初段の記億要素は終段の記億安素の出力信号
によって直接リセットされるようにｎＦＥＴ２１の帰還
信号線１０と接続しているが、２段目から５段目捷での
各記憶要素にあってはｎＦＥＴ２１に相当するＦＥＴ２
１’のゲートは前記クリア信号線１と接続している。
によって直接リセットされるようにｎＦＥＴ２１の帰還
信号線１０と接続しているが、２段目から５段目捷での
各記憶要素にあってはｎＦＥＴ２１に相当するＦＥＴ２
１’のゲートは前記クリア信号線１と接続している。
なお、上記記憶要素はたとえばＦＥＴで保持された電圧
のリークを防ぐための安定回路を付すなど、他にも種々
変形して実現できるものである。
のリークを防ぐための安定回路を付すなど、他にも種々
変形して実現できるものである。
以下、この発明のパターン形成方法について説明する。
第３図は、前述した第２図の９進カウンタをたとえばＮ
型基板上で実現する場合の不純物拡散領域を示している
。
型基板上で実現する場合の不純物拡散領域を示している
。
第３図においてほぼ中央を左右に延びた帯状の領域は、
それを境にして図中下方に相当する基板にあらかじめ形
成されたＰウエル領域のガードリングＧＲである。
それを境にして図中下方に相当する基板にあらかじめ形
成されたＰウエル領域のガードリングＧＲである。
したがって、ガードリングＧＲの上方の基板には実線で
囲むＰ十不純物領域を設けてｐＦＥＴを形成し、基板の
Ｐウエル領域には同じく実線で囲んで示すＮ十不純物領
域をさらに設けてｎＦＥＴを形成するようにしている。
囲むＰ十不純物領域を設けてｐＦＥＴを形成し、基板の
Ｐウエル領域には同じく実線で囲んで示すＮ十不純物領
域をさらに設けてｎＦＥＴを形成するようにしている。
参照符号にて示す破線の預域は、前記第２図の各ＦＥＴ
の形成予定領域であって、第２図と対応する箇所は同一
番号を付している。
の形成予定領域であって、第２図と対応する箇所は同一
番号を付している。
そして、第４図に示すアルミニウムあるいは多結晶シリ
コンの配線パターンが、この基板に重ね合せられること
によって、各ＦＥＴのゲート電極とともに第２図で示し
たクリア信号線１、クロツク線２，３等の配線が形成さ
れる。
コンの配線パターンが、この基板に重ね合せられること
によって、各ＦＥＴのゲート電極とともに第２図で示し
たクリア信号線１、クロツク線２，３等の配線が形成さ
れる。
なお、第３図で各不純物領域内に破線で示した部分ＣＨ
は、第４図の配線とのコンタクトホールであり、それ以
外の部分は絶縁酸化膜等で覆うことによって二層の配線
構造をなしている。
は、第４図の配線とのコンタクトホールであり、それ以
外の部分は絶縁酸化膜等で覆うことによって二層の配線
構造をなしている。
上記９進カウンタは、終段の記億安素の出力信号を初段
の記憶要素のｎＦＥＴ２１に接続しているが、たとえば
２段目の記憶要素におけるｎ ＦＥＴ２１′の位置を変
えて、ここに終段の記憶要素の出力信号を直接供給して
この２段目の記憶要素の出力信号をリセットしうるよう
にすれば８進カウンタとなる。
の記憶要素のｎＦＥＴ２１に接続しているが、たとえば
２段目の記憶要素におけるｎ ＦＥＴ２１′の位置を変
えて、ここに終段の記憶要素の出力信号を直接供給して
この２段目の記憶要素の出力信号をリセットしうるよう
にすれば８進カウンタとなる。
なお、カウンタとしてはクリア信号は初期状態を決定す
るたけであるから省いてもよい。
るたけであるから省いてもよい。
この場合、リセットされる記憶要素のみｎＦＥＴ２１を
設ければよいことは明らかである。
設ければよいことは明らかである。
また、上記リセットするためのｎＦＥＴ２１は、強制的
にセットするようにｐＦＥＴが設けられている領域に帰
還信号線１０を配置してその上に上記ｎＦＥＴ２１に対
応するようにｐＦＥＴを形成してもよい。
にセットするようにｐＦＥＴが設けられている領域に帰
還信号線１０を配置してその上に上記ｎＦＥＴ２１に対
応するようにｐＦＥＴを形成してもよい。
このように、互いに並行して配置される電源線間に相異
なるチャンネル形のＦＥＴからなる記憶要素を規則的に
並べてカウンタを形成するようにしているので、たとえ
記憶要素の段数の変化があってもパターン設計上の変更
を最小限に止め、しかも遅延ピット数の変更もパターン
全体の面積を変えることなくできるので製造工程の簡便
化がはかれ、コストの低減化を容易に実現できる。
なるチャンネル形のＦＥＴからなる記憶要素を規則的に
並べてカウンタを形成するようにしているので、たとえ
記憶要素の段数の変化があってもパターン設計上の変更
を最小限に止め、しかも遅延ピット数の変更もパターン
全体の面積を変えることなくできるので製造工程の簡便
化がはかれ、コストの低減化を容易に実現できる。
とりわけ、長い周期でカウンタを形成するときには、配
線に要する面積比は変らないうえ、単純なパターンの繰
返しとなるたけなので都合がよい。
線に要する面積比は変らないうえ、単純なパターンの繰
返しとなるたけなので都合がよい。
以上述べたようにこの発明によれば、電子時計に用いら
れる分周回路や電卓、テレビ等でのディジタル制御部の
クロックパルス発生回路、タイミングパルス発生回路を
相補対称型のＦＥＴ回路により集積化して実現でき、集
積回路のパターンとしては異種チャンネル領域をそれぞ
れ大きくまとめて形成するようにしたので、設計変更に
よるがストアップをなくし、また配線群の占有面積を小
さくしたカウンタのパターン形成方法を提供できる。
れる分周回路や電卓、テレビ等でのディジタル制御部の
クロックパルス発生回路、タイミングパルス発生回路を
相補対称型のＦＥＴ回路により集積化して実現でき、集
積回路のパターンとしては異種チャンネル領域をそれぞ
れ大きくまとめて形成するようにしたので、設計変更に
よるがストアップをなくし、また配線群の占有面積を小
さくしたカウンタのパターン形成方法を提供できる。
第１図はカウンタのブロック図、第２図は第１図のカウ
ンタの一例を具体的に示す回路図、第３図および第４図
はこの発明の一実施例を示すパターン図で、第３図は基
板に拡散形成された不純物パターン、第４図は配線パタ
ーンである。 １〜１０・・・・・・配線パターン、１１〜２１，２１
’・・・・・・ＦＥＴ。
ンタの一例を具体的に示す回路図、第３図および第４図
はこの発明の一実施例を示すパターン図で、第３図は基
板に拡散形成された不純物パターン、第４図は配線パタ
ーンである。 １〜１０・・・・・・配線パターン、１１〜２１，２１
’・・・・・・ＦＥＴ。
Claims (1)
- １ 第１の入力端子に印加された信号をクロックパルス
に同期して１ビット遅延させる記憶要素をｎ段縦続接続
し、これら記憶要素Ｍ１ 〜Ｍｎのうち最終段の記憶要
素Ｍｎの出力信号を反転回路を介して上記初段の記憶要
素Ｍ１の第１の入力端子に帰還させる帰還ループを設け
、連続するＸ個の記憶要素Ｍ１ 〜Ｍｘ （ ｘ＜ｎ
）には第２の入力端子を設け、この第２の入力端子に前
記記憶要素Ｍｎの出力信号を直接供給する手段を設ける
ことにより２ ｎ−Ｘビット周期のカウントを行なうカ
ウンタが構成され、前記記憶要素Ｍ１ 〜Ｍｎは、いず
れも１対の電源線間に第１クロックパルスに同期して第
１人力端子に印加された信号を反転させて１／２ビット
遅延する相異なるチャンネル形の複数個のＦＥＴを直列
接続した１クロツクドＣＭＯＳインバータ及び第２クロ
ツクパルスに同期して第１クロツクドＣＭＯＳインバー
タの出力信号を反転させて１／２ビット遅延する第２ク
ロツクドＣＭＯＳインバータを並列に接続して構成され
、前記記憶要素Ｍ１ 〜Ｍｘは更に、前記１対の電源線
のうち一方の電源線と第２クロツクドＣＭＯＳインバー
タの出力端との間にＦＥＴを接続し、このＦＥＴのゲー
トに上記第２の入力端子を接続して構成され、かつ前記
複数個の記憶要素Ｍ１〜Ｍｎは互いに平行配置された１
対の電源線間に並行して配置され、上記記憶要素群は同
一電源線側に同一チャンネル形のＦＥＴを配置するよう
になされ、上記各クロツクパルス用の配線及び帰還ルー
プ用配線は上記電源線とほぼ平行に配置されるようにし
たことを特徴とするカウンタのパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49076935A JPS589613B2 (ja) | 1974-07-05 | 1974-07-05 | カウンタノ パタ−ンケイセイホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49076935A JPS589613B2 (ja) | 1974-07-05 | 1974-07-05 | カウンタノ パタ−ンケイセイホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS516651A JPS516651A (en) | 1976-01-20 |
| JPS589613B2 true JPS589613B2 (ja) | 1983-02-22 |
Family
ID=13619573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49076935A Expired JPS589613B2 (ja) | 1974-07-05 | 1974-07-05 | カウンタノ パタ−ンケイセイホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589613B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186705U (ja) * | 1983-05-30 | 1984-12-11 | 松下電器産業株式会社 | 調理器 |
| JPH01179826A (ja) * | 1988-01-07 | 1989-07-17 | Matsushita Electric Ind Co Ltd | 電気レンジ |
| JPH01179827A (ja) * | 1988-01-07 | 1989-07-17 | Matsushita Electric Ind Co Ltd | 電気レンジ |
| JPH0331212U (ja) * | 1989-07-29 | 1991-03-27 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291922A (en) * | 1976-01-26 | 1977-08-02 | Toray Industries | Method of open end spinning |
| JPS5291923A (en) * | 1976-01-26 | 1977-08-02 | Toray Industries | Method of open end spinning |
| JPS52134365A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS52134360A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS52134361A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS52134364A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
-
1974
- 1974-07-05 JP JP49076935A patent/JPS589613B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186705U (ja) * | 1983-05-30 | 1984-12-11 | 松下電器産業株式会社 | 調理器 |
| JPH01179826A (ja) * | 1988-01-07 | 1989-07-17 | Matsushita Electric Ind Co Ltd | 電気レンジ |
| JPH01179827A (ja) * | 1988-01-07 | 1989-07-17 | Matsushita Electric Ind Co Ltd | 電気レンジ |
| JPH0331212U (ja) * | 1989-07-29 | 1991-03-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS516651A (en) | 1976-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4922140A (en) | CMOS/NMOS integrated circuit with supply voltage delay variation compensation | |
| US5302871A (en) | Delay circuit | |
| JPS589613B2 (ja) | カウンタノ パタ−ンケイセイホウホウ | |
| US4472821A (en) | Dynamic shift register utilizing CMOS dual gate transistors | |
| JPH025284A (ja) | 高集積度メモリ用モード選択回路 | |
| US6661274B1 (en) | Level converter circuit | |
| EP0507441B1 (en) | Counter circuit | |
| JPH0758207A (ja) | データ保持タイミング調整回路及びこれを含む半導体集積回路 | |
| JPH05283984A (ja) | 単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路 | |
| JP2749185B2 (ja) | 複合論理回路 | |
| JPS60150314A (ja) | Ｄ−フリツプフロツプ回路 | |
| JPH0320960Y2 (ja) | ||
| US5495513A (en) | Counter cell and counter circuit | |
| JPH01109816A (ja) | 相補型半導体集積回路装置 | |
| JP2595272B2 (ja) | ダイナミック型セット・リセットフリップフロップ | |
| JPH0377537B2 (ja) | ||
| JP2552107B2 (ja) | 同期式複合型集積回路装置 | |
| JPH05210996A (ja) | シフトレジスタ | |
| JP3077197B2 (ja) | 半導体装置 | |
| JPS6132549A (ja) | Ｃｍｏｓ型マスタスライス半導体集積回路 | |
| JPS6137718B2 (ja) | ||
| JPS6326028A (ja) | 半導体集積回路装置 | |
| JPH0316261A (ja) | 半導体装置 | |
| JPS5811720B2 (ja) | シフトレジスタ | |
| JPH05167049A (ja) | 半導体順序論理回路 |