JPH0316261A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0316261A JPH0316261A JP1150719A JP15071989A JPH0316261A JP H0316261 A JPH0316261 A JP H0316261A JP 1150719 A JP1150719 A JP 1150719A JP 15071989 A JP15071989 A JP 15071989A JP H0316261 A JPH0316261 A JP H0316261A
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000009792 diffusion process Methods 0.000 claims description 10
- 230000000295 complement effect Effects 0.000 claims description 4
- 239000004020 conductor Substances 0.000 description 3
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は相補型ＭＯＳトランジスタを具えるゲートアレ
イ方式の半導体装置、特にＳＲＡＭメモリ回路やトラン
スファゲートまたはクロックゲートと２人力ＮＡＮＤ回
路または２人力ＮＯＲ回路との組合せ回路を多数用いた
電子回路を横或するのに好適な半導体装置に関するもの
である。
イ方式の半導体装置、特にＳＲＡＭメモリ回路やトラン
スファゲートまたはクロックゲートと２人力ＮＡＮＤ回
路または２人力ＮＯＲ回路との組合せ回路を多数用いた
電子回路を横或するのに好適な半導体装置に関するもの
である。
？従来の技術）
第４図は従来の相補型ＭＯＳトランジスタより成るゲー
トアレイの基本セルの構造を示すものであり、このよう
な構成は例えば特開昭５７−１００．７４６号公報に開
示されている。このゲートアレイの基本セルは、第１お
よび第２の２個のＮ型ＭＯＳトランジスタＴ■およびＴ
Ｎ２および第１および第２の２個のＰ型ＭＯＳトランジ
スタＴ■およびＴＰ！とを具え、これら２個のＰ型ＭＯ
Ｓトランジスタのドレインおよび２個のＰ型ＭＯＳトラ
ンジスタのドレインは、それぞれ共通の拡敗層１および
２で構威され、これらＭＯＳトランジスタのソースはそ
れぞれ各別の拡散層３、４、５および６で構成されてい
る。また、第１のＮ型ＭＯＳトランジスタＴＮＩのゲー
ト電極と第１のＰ型ＭＯＳトランジスタＴ■のゲート電
極は共通のゲート電極７で構成され、第２のＮ型ＭＯＳ
トランジスタＴＮｔおよび第２のＰ型ＭＯＳトランジス
タＴ０のゲート電極８および９は各別に構威されている
。
トアレイの基本セルの構造を示すものであり、このよう
な構成は例えば特開昭５７−１００．７４６号公報に開
示されている。このゲートアレイの基本セルは、第１お
よび第２の２個のＮ型ＭＯＳトランジスタＴ■およびＴ
Ｎ２および第１および第２の２個のＰ型ＭＯＳトランジ
スタＴ■およびＴＰ！とを具え、これら２個のＰ型ＭＯ
Ｓトランジスタのドレインおよび２個のＰ型ＭＯＳトラ
ンジスタのドレインは、それぞれ共通の拡敗層１および
２で構威され、これらＭＯＳトランジスタのソースはそ
れぞれ各別の拡散層３、４、５および６で構成されてい
る。また、第１のＮ型ＭＯＳトランジスタＴＮＩのゲー
ト電極と第１のＰ型ＭＯＳトランジスタＴ■のゲート電
極は共通のゲート電極７で構成され、第２のＮ型ＭＯＳ
トランジスタＴＮｔおよび第２のＰ型ＭＯＳトランジス
タＴ０のゲート電極８および９は各別に構威されている
。
（発明が解決しようとする課Ｈ）
第４図に示す従来の半導体装置を用い、ＳＲＡＭメモリ
回路や、トランスファゲートまたはクロックドゲートと
２人力ＮＡＮＤ回路または２人力ＮＯＲ回路の組合せな
どを実現するためには最低２個の基本セルが必要となる
。例えば、第５図に示すようなトランスファゲートと２
人力ＮＡＮＤ回路の組合せを構威するような場合、第６
図に示すように２個の基本セルＣ１およびＣｔが必要と
なる。すなわち、第１の入力端子ｈを第１の基本セルＣ
１の第ｌのＮ型ＭＯＳトランジスタＴ’および第ｌのＰ
型ＭＯＳトランジスタＴ’ のゲート電極に共通に接続
し、第２の入力端子■２を第２の基本セルＣ２の第１の
Ｎ型ＭＯＳ｝ランジス極に接続し、トランスファゲー１
・の制御端子φ８およびφ２を第１基本セルＣ１の第２
のＮ型ＭＯＳトランジスタＴ′および第２のＰ型ＭＯＳ
トランＮ２ ジスタＴ’のゲート電極にそれぞれ接続し、出力Ｐｚ 端子０を第ＩＭ本セルＣ，の第２のＮ型ＭＯＳトランジ
スタＴ’および第２のＰ型ＭＯＳトランジスタＴ’のソ
ース電極に共通に接続し、第１基門 本セルＣＩの第ｌおよび第２のＮ型ＭＯＳトランジスタ
の共通ドレイン電極を第１および第２のＰ型ＭＯＳトラ
ンジスタの共通ドレイン電極および第２基本セルＣ２の
第１および第２のＰ型ＭＯＳトランジスタの共通ドレイ
ン電極に接続し、第１基本セルＣＩの第１のＮ型ＭＯＳ
Ｉ−ランジスタＴ２のソース電極を第２基本セルＣ２の
第ｌおよび第のゲート電極に共通に接続し、一方の電源
端端子ＶＤＤを第１および第２の基本セルＣ，およびＣ
８に接続し、他方の電源端子ＶＳＳを第２基本セＣ２の
第１のＮ型ＭＯＳトランジスタＴ８のソース電通ドレイ
ン電極に接続している。
回路や、トランスファゲートまたはクロックドゲートと
２人力ＮＡＮＤ回路または２人力ＮＯＲ回路の組合せな
どを実現するためには最低２個の基本セルが必要となる
。例えば、第５図に示すようなトランスファゲートと２
人力ＮＡＮＤ回路の組合せを構威するような場合、第６
図に示すように２個の基本セルＣ１およびＣｔが必要と
なる。すなわち、第１の入力端子ｈを第１の基本セルＣ
１の第ｌのＮ型ＭＯＳトランジスタＴ’および第ｌのＰ
型ＭＯＳトランジスタＴ’ のゲート電極に共通に接続
し、第２の入力端子■２を第２の基本セルＣ２の第１の
Ｎ型ＭＯＳ｝ランジス極に接続し、トランスファゲー１
・の制御端子φ８およびφ２を第１基本セルＣ１の第２
のＮ型ＭＯＳトランジスタＴ′および第２のＰ型ＭＯＳ
トランＮ２ ジスタＴ’のゲート電極にそれぞれ接続し、出力Ｐｚ 端子０を第ＩＭ本セルＣ，の第２のＮ型ＭＯＳトランジ
スタＴ’および第２のＰ型ＭＯＳトランジスタＴ’のソ
ース電極に共通に接続し、第１基門 本セルＣＩの第ｌおよび第２のＮ型ＭＯＳトランジスタ
の共通ドレイン電極を第１および第２のＰ型ＭＯＳトラ
ンジスタの共通ドレイン電極および第２基本セルＣ２の
第１および第２のＰ型ＭＯＳトランジスタの共通ドレイ
ン電極に接続し、第１基本セルＣＩの第１のＮ型ＭＯＳ
Ｉ−ランジスタＴ２のソース電極を第２基本セルＣ２の
第ｌおよび第のゲート電極に共通に接続し、一方の電源
端端子ＶＤＤを第１および第２の基本セルＣ，およびＣ
８に接続し、他方の電源端子ＶＳＳを第２基本セＣ２の
第１のＮ型ＭＯＳトランジスタＴ８のソース電通ドレイ
ン電極に接続している。
上述したようなトランスファゲートと２人力ＮＡＮＤ回
路との組合せに限らず、ＳＲＡＭメモリ回路やトランス
ファゲートと２人力ＮＯＲ回路との組合せなどの回路を
構成する場合にも１個の基本セルだけでは構威すること
ができず、最低でも２個の基本セルが必要となり、それ
だけゲート使用効率が低いという欠点がある． 本発明の目的は、上述した欠点を除去し、ゲート使用効
率を大幅に改善することができ、したがって同一のチッ
プ面積を用いる場合にはより多くの回路機能を実装する
ことができ、また同一個数の回路機能を構戊する場合に
はより小さいチップ面積で足りるようにした半導体装置
を提供しようとするものである。
路との組合せに限らず、ＳＲＡＭメモリ回路やトランス
ファゲートと２人力ＮＯＲ回路との組合せなどの回路を
構成する場合にも１個の基本セルだけでは構威すること
ができず、最低でも２個の基本セルが必要となり、それ
だけゲート使用効率が低いという欠点がある． 本発明の目的は、上述した欠点を除去し、ゲート使用効
率を大幅に改善することができ、したがって同一のチッ
プ面積を用いる場合にはより多くの回路機能を実装する
ことができ、また同一個数の回路機能を構戊する場合に
はより小さいチップ面積で足りるようにした半導体装置
を提供しようとするものである。
（課題を解決するための手段および作用）本発明の半導
体装置は、相補型ＭＯＳトランジスタを具えるゲートア
レイ方式の半導体装置において、基本セルを構或する３
個のＰ型ＭＯＳｔ−ランジスタと３個のＮ型ＭＯＳトラ
ンジスタとを、それぞれ独立したゲート電極が平行に対
向するように一列に並べ、それぞれ隣接するＭＯＳトラ
ンジスタの主電極領域を共通の拡散層を以て構威したこ
とを特徴とするものである。
体装置は、相補型ＭＯＳトランジスタを具えるゲートア
レイ方式の半導体装置において、基本セルを構或する３
個のＰ型ＭＯＳｔ−ランジスタと３個のＮ型ＭＯＳトラ
ンジスタとを、それぞれ独立したゲート電極が平行に対
向するように一列に並べ、それぞれ隣接するＭＯＳトラ
ンジスタの主電極領域を共通の拡散層を以て構威したこ
とを特徴とするものである。
このような本発明の半導体装置によれば、ＳＲ？Ｍメモ
リ回路や２人力ＮＡＮＤ回路または２人力ＮＯＲ回路と
トランスファゲートとの組合せ回路などを１個の基本セ
ルで構成することができるようになったためゲート使用
効率を著しく向上することができる。
リ回路や２人力ＮＡＮＤ回路または２人力ＮＯＲ回路と
トランスファゲートとの組合せ回路などを１個の基本セ
ルで構成することができるようになったためゲート使用
効率を著しく向上することができる。
（実施例）
第１図は本発明の半導体装置の一実施例の構成を示す線
図的平面図である。本発明においては、各基本セルを３
個のＮ型ＭＯＳトランジスタＴ．■、ＴＮ．およびＴＮ
３と３個のＰ型ＭＯＳトランジスタＴ■、ＴＦｍおよび
Ｔ０を以て構成する。これらＭＯＳトランジスタのゲー
１・電極２１〜２６はそれぞれ独立に構或するとともに
互いに平行に対向するように構或し、第１のＮ型および
Ｐ型のＭＯＳトランジスタＴＮＩおよびＴ■のドレイン
電極と第２のＮ型およびＰ型のＭＯＳＩ−ランジスタＴ
ＮｚおよびＴ０のドレイン電極はそれぞれ共通の拡散層
２７および２８を以て構成し、第２および第３のＮ型の
ＭＯＳトランジスタＴＮｚおよびＴｌ４３のソース電極
および第２および第３のＰ型のＭＯＳＩ−ラ？ジスタＴ
ＦｔおよびＴ０のソース電極をそれぞれ共通の拡散層２
９および３０で構或し、その他の電極領域はそれぞれ独
立の拡散層３１〜３４で構處する。第１図においては、
さらにＮ型ＭＯＳトランジスタを構或した半導体領域、
すなわち半導体基板またはウェルに対する接点領域３５
、３６と、Ｐ型ＭＯＳトランジスタを構成した半導体領
域、すなわちウェルまたは半導体基板に対する接点領域
３７、３８とを形威してある。
図的平面図である。本発明においては、各基本セルを３
個のＮ型ＭＯＳトランジスタＴ．■、ＴＮ．およびＴＮ
３と３個のＰ型ＭＯＳトランジスタＴ■、ＴＦｍおよび
Ｔ０を以て構成する。これらＭＯＳトランジスタのゲー
１・電極２１〜２６はそれぞれ独立に構或するとともに
互いに平行に対向するように構或し、第１のＮ型および
Ｐ型のＭＯＳトランジスタＴＮＩおよびＴ■のドレイン
電極と第２のＮ型およびＰ型のＭＯＳＩ−ランジスタＴ
ＮｚおよびＴ０のドレイン電極はそれぞれ共通の拡散層
２７および２８を以て構成し、第２および第３のＮ型の
ＭＯＳトランジスタＴＮｚおよびＴｌ４３のソース電極
および第２および第３のＰ型のＭＯＳＩ−ラ？ジスタＴ
ＦｔおよびＴ０のソース電極をそれぞれ共通の拡散層２
９および３０で構或し、その他の電極領域はそれぞれ独
立の拡散層３１〜３４で構處する。第１図においては、
さらにＮ型ＭＯＳトランジスタを構或した半導体領域、
すなわち半導体基板またはウェルに対する接点領域３５
、３６と、Ｐ型ＭＯＳトランジスタを構成した半導体領
域、すなわちウェルまたは半導体基板に対する接点領域
３７、３８とを形威してある。
第２図は第１図に示す本発明の半導体装置を用いて構或
したＳＲＡＭメモリ回路の接続配置を示すもので、３個
のＮ型ＭＯＳトランジスタＴＮ１ＴＮｔおよびＴＮ３と
３個のＰ型ＭＯＳＩ−ランジスタＴ■、Ｔ．およびＴＦ
３を以て構戊されている。第ｌのＮ型およびＰ型ＭＯＳ
トランジスタＴＮＩおよびＴ■のゲート電極はそれぞれ
ワードラインＷＯＲＤおよび反転ワードラインＷＯＲＤ
に接続されるとともにソース電極はそれぞれビットライ
ンＢＩＴおよび反転ビットラインＢＩＴに接続されてい
る。第２のＮ型およびＰ型ＭＯＳトランジスタＴＮ２お
よびＴＰ！の共通に接続したドレイン電極は、第３のＮ
型およびＰ型ＭＯＳトランジスタＴ１およびＴ１の共通
に接続されたゲート電極とともに第ｌのＮ型ＭＯＳトラ
ンジスタＴＮＩのドレインに接続され、第２のＮ型およ
びＰ型ＭＯＳトランジスタＴＮ！およびＴ０の共通に接
続したゲート電極は、第３のＮ型およびＰ型ＭＯＳトラ
ンジスタＴＮ３およびＴＰ３の共通に接続されたドレイ
ン電極とともに第ｌのＰ型ＭＯＳトランジスタＴＰｌの
ドレインに接続され、第２および第３のＮ型ＭＯＳ ト
ランジスタＴＮ３およびＴＮ３のソース電極は一方の電
源端子Ｖ１３に共通に接続され、第２および第３のＰ型
ＭＯＳトランジスタＴ０およびＴＰ３のソース電極は他
方の電源端子■。に共通に接続されている。
したＳＲＡＭメモリ回路の接続配置を示すもので、３個
のＮ型ＭＯＳトランジスタＴＮ１ＴＮｔおよびＴＮ３と
３個のＰ型ＭＯＳＩ−ランジスタＴ■、Ｔ．およびＴＦ
３を以て構戊されている。第ｌのＮ型およびＰ型ＭＯＳ
トランジスタＴＮＩおよびＴ■のゲート電極はそれぞれ
ワードラインＷＯＲＤおよび反転ワードラインＷＯＲＤ
に接続されるとともにソース電極はそれぞれビットライ
ンＢＩＴおよび反転ビットラインＢＩＴに接続されてい
る。第２のＮ型およびＰ型ＭＯＳトランジスタＴＮ２お
よびＴＰ！の共通に接続したドレイン電極は、第３のＮ
型およびＰ型ＭＯＳトランジスタＴ１およびＴ１の共通
に接続されたゲート電極とともに第ｌのＮ型ＭＯＳトラ
ンジスタＴＮＩのドレインに接続され、第２のＮ型およ
びＰ型ＭＯＳトランジスタＴＮ！およびＴ０の共通に接
続したゲート電極は、第３のＮ型およびＰ型ＭＯＳトラ
ンジスタＴＮ３およびＴＰ３の共通に接続されたドレイ
ン電極とともに第ｌのＰ型ＭＯＳトランジスタＴＰｌの
ドレインに接続され、第２および第３のＮ型ＭＯＳ ト
ランジスタＴＮ３およびＴＮ３のソース電極は一方の電
源端子Ｖ１３に共通に接続され、第２および第３のＰ型
ＭＯＳトランジスタＴ０およびＴＰ３のソース電極は他
方の電源端子■。に共通に接続されている。
第３図は第２図に示したＳＲＡＭメモリ回路を構威する
ための結線状態を示すものであり、従来の半導体装置の
ように２個の基本セルを必要としないため従来の半導体
装置に比べてゲート使用効率は著しく向上しているとと
もに配線のための導体パターンも簡潔になっている。
ための結線状態を示すものであり、従来の半導体装置の
ように２個の基本セルを必要としないため従来の半導体
装置に比べてゲート使用効率は著しく向上しているとと
もに配線のための導体パターンも簡潔になっている。
（発明の効果）
上述したように、本発明の半導体装置によれば、各基本
セルを３個のＮ型ＭＯＳ Ｉ−ランジスタと３個のＰ型
ＭＯＳトランジスタを以て構或しているため、第２図お
よび第３図に示したようなＳＲＡＭメモリ回路は勿論の
こと、トランスファゲートと２人力ＮＡＮＤ回路や２人
力ＮＯＲ回路との組合せ回路のような論理回路を１個の
基本セルだけで構或することができ、したがってゲート
使用効率を飛躍的に向上することができるとともに高速
性を同等にするためのチップ面積を小さくすることがで
きる．
セルを３個のＮ型ＭＯＳ Ｉ−ランジスタと３個のＰ型
ＭＯＳトランジスタを以て構或しているため、第２図お
よび第３図に示したようなＳＲＡＭメモリ回路は勿論の
こと、トランスファゲートと２人力ＮＡＮＤ回路や２人
力ＮＯＲ回路との組合せ回路のような論理回路を１個の
基本セルだけで構或することができ、したがってゲート
使用効率を飛躍的に向上することができるとともに高速
性を同等にするためのチップ面積を小さくすることがで
きる．
第１図は本発明の半導体装置の一実施例の構成を示す平
面図、 第２図は第１図に示した半導体装置によって構或するの
が好適なＳＲＡＭメモリ回路の接続を示す回路図、 第３図は同じくその導体配線パターンを示す平面図、 第４図は従来の半導体装置の構或を示す平面図、第５図
はトランスファゲートと２人力ＮＡＮＤ回路組合せ回路
の接続を示す回路図、 第６図は従来の半導体装置を用いて第５図に示す回路を
構戊した場合の導体パターンを示す平面図である。 ’Ｌ＋＋〜Ｔ．４，・・・Ｎ型ＭＯＳトランジスタＴ．
〜Ｔ．・・・Ｐ型ＭＯＳトランジスタ２１〜２６ ・・
・ゲート電極 ２７〜３０ ・・・共通拡散層 ３１〜３４ ・・・独立拡散層 第３図 第４図 第５図
面図、 第２図は第１図に示した半導体装置によって構或するの
が好適なＳＲＡＭメモリ回路の接続を示す回路図、 第３図は同じくその導体配線パターンを示す平面図、 第４図は従来の半導体装置の構或を示す平面図、第５図
はトランスファゲートと２人力ＮＡＮＤ回路組合せ回路
の接続を示す回路図、 第６図は従来の半導体装置を用いて第５図に示す回路を
構戊した場合の導体パターンを示す平面図である。 ’Ｌ＋＋〜Ｔ．４，・・・Ｎ型ＭＯＳトランジスタＴ．
〜Ｔ．・・・Ｐ型ＭＯＳトランジスタ２１〜２６ ・・
・ゲート電極 ２７〜３０ ・・・共通拡散層 ３１〜３４ ・・・独立拡散層 第３図 第４図 第５図
Claims (1)
- １、相補型ＭＯＳトランジスタを具えるゲートアレイ方
式の半導体装置において、基本セルを構成する３個のＰ
型ＭＯＳトランジスタと３個のＮ型ＭＯＳトランジスタ
とを、それぞれ独立したゲート電極が平行に対向するよ
うに一列に並べ、それぞれ隣接するＭＯＳトランジスタ
の主電極領域を共通の拡散層を以て構成したことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150719A JPH0316261A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150719A JPH0316261A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316261A true JPH0316261A (ja) | 1991-01-24 |
Family
ID=15502913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1150719A Pending JPH0316261A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160370A (ja) * | 1991-05-16 | 1993-06-25 | American Teleph & Telegr Co <Att> | 半導体集積回路およびその製造方法 |
| JPH07183475A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体集積回路装置 |
-
1989
- 1989-06-14 JP JP1150719A patent/JPH0316261A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160370A (ja) * | 1991-05-16 | 1993-06-25 | American Teleph & Telegr Co <Att> | 半導体集積回路およびその製造方法 |
| JPH07183475A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体集積回路装置 |
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