JPH1185310A - クロック信号分配回路 - Google Patents
クロック信号分配回路Info
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- JPH1185310A JPH1185310A JP9244893A JP24489397A JPH1185310A JP H1185310 A JPH1185310 A JP H1185310A JP 9244893 A JP9244893 A JP 9244893A JP 24489397 A JP24489397 A JP 24489397A JP H1185310 A JPH1185310 A JP H1185310A
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- Japan
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- clock
- clock signal
- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 大規模集積回路上に低スキューでかつ高速な
クロック信号を分配可能なクロック信号分配回路を提供
する。 【解決手段】 グローバルクロック信号を生成するグロ
ーバルクロック生成回路１をＬＳＩ上の設置し、平行に
かつ互いに逆方向となるようにＬＳＩ上に周回させた２
重のグローバルクロック分配回路２によってＬＳＩ上に
グローバルクロック信号を分配する。グローバルクロッ
ク分配回路２によって伝達される２つのクロック信号各
々の遷移時点の中間の時点を基準にローカルクロック生
成回路４−（ｉ＋１），４−（ｉ＋２），４−ｊ，４−
（ｋ＋１），４−（ｌ＋１）でローカルクロック信号を
発生させ、そのローカルクロック信号をローカルクロッ
ク分配回路５−（ｉ＋１），５−（ｉ＋２），５−ｊ，
５−（ｋ＋１），５−（ｌ＋１）で分配する。
クロック信号を分配可能なクロック信号分配回路を提供
する。 【解決手段】 グローバルクロック信号を生成するグロ
ーバルクロック生成回路１をＬＳＩ上の設置し、平行に
かつ互いに逆方向となるようにＬＳＩ上に周回させた２
重のグローバルクロック分配回路２によってＬＳＩ上に
グローバルクロック信号を分配する。グローバルクロッ
ク分配回路２によって伝達される２つのクロック信号各
々の遷移時点の中間の時点を基準にローカルクロック生
成回路４−（ｉ＋１），４−（ｉ＋２），４−ｊ，４−
（ｋ＋１），４−（ｌ＋１）でローカルクロック信号を
発生させ、そのローカルクロック信号をローカルクロッ
ク分配回路５−（ｉ＋１），５−（ｉ＋２），５−ｊ，
５−（ｋ＋１），５−（ｌ＋１）で分配する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック信号分配回
路に関し、特に大規模集積回路上に高速かつ位相ずれが
少ないクロック信号を分配する回路に関する。
路に関し、特に大規模集積回路上に高速かつ位相ずれが
少ないクロック信号を分配する回路に関する。
【０００２】
【従来の技術】大規模集積回路（以下、ＬＳＩとする）
がますます大規模化し、その動作周波数が増加するにつ
れて、ＬＳＩ上に分配されたクロック信号間の相対的な
位相ずれ、いわゆるクロックスキューが大きな問題とな
っている。同期式ＬＳＩはＬＳＩの各部がクロック信号
によって同時にタイミングを与えられることを前提に設
計されて動作するため、クロックスキューの存在は同期
式ＬＳＩの動作周波数の上限を制限し、その結果、性能
を低下させてしまう。
がますます大規模化し、その動作周波数が増加するにつ
れて、ＬＳＩ上に分配されたクロック信号間の相対的な
位相ずれ、いわゆるクロックスキューが大きな問題とな
っている。同期式ＬＳＩはＬＳＩの各部がクロック信号
によって同時にタイミングを与えられることを前提に設
計されて動作するため、クロックスキューの存在は同期
式ＬＳＩの動作周波数の上限を制限し、その結果、性能
を低下させてしまう。
【０００３】従来、クロックスキューを低減する技術と
して、クロックバッファ及びクロック配線をツリー状に
構成したクロックツリー方式が知られている。このクロ
ック信号分配回路は、図１５に示すように、クロックツ
リーの各階層において同一のクロックバッファ１１１を
使用し、かつ負荷容量や配線抵抗が同一になるように設
計レイアウトを行うことによって、クロックツリーの入
力端から各出力端までのクロック伝播経路の遅延を同一
とする。これによって、各出力端間におけるクロック信
号の位相差は相対的に小さくなり、クロックスキューを
低減することが期待できる。
して、クロックバッファ及びクロック配線をツリー状に
構成したクロックツリー方式が知られている。このクロ
ック信号分配回路は、図１５に示すように、クロックツ
リーの各階層において同一のクロックバッファ１１１を
使用し、かつ負荷容量や配線抵抗が同一になるように設
計レイアウトを行うことによって、クロックツリーの入
力端から各出力端までのクロック伝播経路の遅延を同一
とする。これによって、各出力端間におけるクロック信
号の位相差は相対的に小さくなり、クロックスキューを
低減することが期待できる。
【０００４】しかしながら、上述したクロックツリー方
式においてはクロックツリーの各経路の条件を揃えるた
めに設計レイアウトにおいて多大な制限が生じ、かつ実
際には他回路とのレイアウト配置の関係や制約によっ
て、全ての経路の条件を揃えることは困難である。
式においてはクロックツリーの各経路の条件を揃えるた
めに設計レイアウトにおいて多大な制限が生じ、かつ実
際には他回路とのレイアウト配置の関係や制約によっ
て、全ての経路の条件を揃えることは困難である。
【０００５】また、条件を揃えるためにクロックツリー
上に挿入されるダミーのクロックバッファ１１２や配線
が消費電力や回路面積を増大させるという問題もある。
さらに、クロックツリー方式は各クロック分配経路を設
計レイアウト時に均等化することによる静的なスキュー
補償なので、デバイスばらつきや温度変動、及び電源電
圧変動等を原因とするクロックスキューを補償すること
はできない。また、ＬＳＩが微細化するにつれて、他配
線とのカップリングの影響も無視できなくなっており、
それを設計レイアウト時に補償するのは困難である。
上に挿入されるダミーのクロックバッファ１１２や配線
が消費電力や回路面積を増大させるという問題もある。
さらに、クロックツリー方式は各クロック分配経路を設
計レイアウト時に均等化することによる静的なスキュー
補償なので、デバイスばらつきや温度変動、及び電源電
圧変動等を原因とするクロックスキューを補償すること
はできない。また、ＬＳＩが微細化するにつれて、他配
線とのカップリングの影響も無視できなくなっており、
それを設計レイアウト時に補償するのは困難である。
【０００６】一方、別の技術としては、全てのクロック
分配先を短絡し、それを巨大なクロックバッファで駆動
する巨大バッファ方式が知られる。このクロック信号分
配回路においては、図１６に示すように、各クロック分
配先間が短絡されていることから、クロック分配先間で
クロックスキューを補償しあう効果が期待できる。
分配先を短絡し、それを巨大なクロックバッファで駆動
する巨大バッファ方式が知られる。このクロック信号分
配回路においては、図１６に示すように、各クロック分
配先間が短絡されていることから、クロック分配先間で
クロックスキューを補償しあう効果が期待できる。
【０００７】しかしながら、上述した巨大バッファ方式
においては、クロック分配先全てを同時に遷移させるた
めに巨大なクロックバッファ１２１と低抵抗すなわち幅
広のクロック配線１２２とを必要とする。そのため、消
費電力やレイアウト面積が大きく、特に将来の大規模な
ＬＳＩにおける１ＧＨｚ以上の高速なクロック分配に対
する適用は困難である。
においては、クロック分配先全てを同時に遷移させるた
めに巨大なクロックバッファ１２１と低抵抗すなわち幅
広のクロック配線１２２とを必要とする。そのため、消
費電力やレイアウト面積が大きく、特に将来の大規模な
ＬＳＩにおける１ＧＨｚ以上の高速なクロック分配に対
する適用は困難である。
【０００８】また、クロック信号の位相補償を設計時で
はなく、動作時に動的に行うものとして、クロック伝送
路を２重リング状または折り返して配置し、各クロック
分配先でこれら伝送路で伝送される２つのクロック信号
の位相差を基にクロック信号を動的に生成し、近傍に分
配する方法がある。この方法については、特開平８−５
４９５７号公報や特開平９−１３４２２６号公報に開示
されている。
はなく、動作時に動的に行うものとして、クロック伝送
路を２重リング状または折り返して配置し、各クロック
分配先でこれら伝送路で伝送される２つのクロック信号
の位相差を基にクロック信号を動的に生成し、近傍に分
配する方法がある。この方法については、特開平８−５
４９５７号公報や特開平９−１３４２２６号公報に開示
されている。
【０００９】
【発明が解決しようとする課題】上述した従来のクロッ
ク信号分配回路では、動作時に動的にクロックの位相補
償を行うので、デバイスばらつきや温度変動、及び電源
電圧変動等を原因とするクロックスキューの補償も可能
である。
ク信号分配回路では、動作時に動的にクロックの位相補
償を行うので、デバイスばらつきや温度変動、及び電源
電圧変動等を原因とするクロックスキューの補償も可能
である。
【００１０】しかしながら、ＬＳＩ内の配線は配線断面
積が微小なために配線抵抗が大きく、ＬＳＩ内全体に渡
るような長配線によって高速なクロック信号を伝送させ
ることは困難であるので、特に将来の０．１μｍ以下の
微細プロセスによる大規模ＬＳＩにおいて１ＧＨｚ以上
の高速なクロック分配に上記のような技術を適用するこ
とは極めて困難である。
積が微小なために配線抵抗が大きく、ＬＳＩ内全体に渡
るような長配線によって高速なクロック信号を伝送させ
ることは困難であるので、特に将来の０．１μｍ以下の
微細プロセスによる大規模ＬＳＩにおいて１ＧＨｚ以上
の高速なクロック分配に上記のような技術を適用するこ
とは極めて困難である。
【００１１】そこで、本発明の目的は上記の問題点を解
消し、ＬＳＩ上に低スキューでかつ高速なクロックを分
配することができるクロック信号分配回路を提供するこ
とにある。
消し、ＬＳＩ上に低スキューでかつ高速なクロックを分
配することができるクロック信号分配回路を提供するこ
とにある。
【００１２】
【課題を解決するための手段】本発明によるクロック信
号分配回路は、外部から入力される基準クロック信号に
基づいてグローバルクロック信号を生成するグローバル
クロック生成手段と、前記グローバルクロック生成手段
で生成された前記グローバルクロック信号を大規模集積
回路内に分配しかつ互いに逆方向となるように前記大規
模集積回路内に二重ループ状に配置されたグローバルク
ロック分配手段と、前記グローバルクロック分配手段に
よって分配される２つのグローバルクロック信号各々の
位相の中間位相を基準にローカルクロック信号を生成す
るローカルクロック生成手段と、前記ローカルクロック
生成手段で生成された前記ローカルクロック信号を自手
段の近傍領域に分配するローカルクロック分配手段とを
備えている。
号分配回路は、外部から入力される基準クロック信号に
基づいてグローバルクロック信号を生成するグローバル
クロック生成手段と、前記グローバルクロック生成手段
で生成された前記グローバルクロック信号を大規模集積
回路内に分配しかつ互いに逆方向となるように前記大規
模集積回路内に二重ループ状に配置されたグローバルク
ロック分配手段と、前記グローバルクロック分配手段に
よって分配される２つのグローバルクロック信号各々の
位相の中間位相を基準にローカルクロック信号を生成す
るローカルクロック生成手段と、前記ローカルクロック
生成手段で生成された前記ローカルクロック信号を自手
段の近傍領域に分配するローカルクロック分配手段とを
備えている。
【００１３】すなわち、本発明のクロック信号分配回路
は、ＬＳＩ上の任意箇所に設置したグローバルクロック
生成手段によってグローバルクロック信号を生成し、ク
ロックバッファ及び配線から構成されるクロック分配手
段を２重かつ平行に互いに逆方向にＬＳＩ上に周回させ
たグローバルクロック分配手段によって、ＬＳＩ上にグ
ローバルクロック信号を分配させる。
は、ＬＳＩ上の任意箇所に設置したグローバルクロック
生成手段によってグローバルクロック信号を生成し、ク
ロックバッファ及び配線から構成されるクロック分配手
段を２重かつ平行に互いに逆方向にＬＳＩ上に周回させ
たグローバルクロック分配手段によって、ＬＳＩ上にグ
ローバルクロック信号を分配させる。
【００１４】このグローバルクロック分配手段を構成す
る２重のクロック分配手段によって伝達される２つのク
ロック信号の夫々の遷移時点の中間の時点を基準にロー
カルクロック信号を発生させるローカルクロック生成手
段をグローバルクロック分配手段の任意箇所に複数接続
し、このローカルクロック生成手段にその近傍にローカ
ルクロック信号を分配するローカルクロック分配手段を
接続する。
る２重のクロック分配手段によって伝達される２つのク
ロック信号の夫々の遷移時点の中間の時点を基準にロー
カルクロック信号を発生させるローカルクロック生成手
段をグローバルクロック分配手段の任意箇所に複数接続
し、このローカルクロック生成手段にその近傍にローカ
ルクロック信号を分配するローカルクロック分配手段を
接続する。
【００１５】また、グローバルクロック分配手段を構成
する２重のクロック分配手段は平行かつ逆方向に設置し
ているため、２重のクロック分配手段によって伝達され
る２つのクロック信号の遷移時刻の中間の時刻はグロー
バルクロック分配手段上の位置によらず同一である。
する２重のクロック分配手段は平行かつ逆方向に設置し
ているため、２重のクロック分配手段によって伝達され
る２つのクロック信号の遷移時刻の中間の時刻はグロー
バルクロック分配手段上の位置によらず同一である。
【００１６】この中間の時刻を基準にしてローカルクロ
ック発生手段がその近傍へ分配するローカルクロック信
号を独自に発生し、ローカルクロック分配手段がそのロ
ーカルクロック信号を自手段の近傍に分配することによ
って、デバイスばらつきや温度変動、及び電源電圧変動
等の影響を補償することが可能であり、ＬＳＩ全域に低
スキューでクロックを分配することができる。
ック発生手段がその近傍へ分配するローカルクロック信
号を独自に発生し、ローカルクロック分配手段がそのロ
ーカルクロック信号を自手段の近傍に分配することによ
って、デバイスばらつきや温度変動、及び電源電圧変動
等の影響を補償することが可能であり、ＬＳＩ全域に低
スキューでクロックを分配することができる。
【００１７】また、グローバルクロック分配手段はクロ
ックバッファにより分割されているので、高速なクロッ
クの分配を可能にし、配線間カップリングやノイズの影
響を減少させることができる。
ックバッファにより分割されているので、高速なクロッ
クの分配を可能にし、配線間カップリングやノイズの影
響を減少させることができる。
【００１８】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
クロック信号分配回路の構成を示すブロック図である。
図において、本発明の一実施例によるクロック信号分配
回路はグローバルクロック生成回路１と、グローバルク
ロック分配回路２と、複数のクロックバッファ対３−ｍ
（ｍ＝１，２，……，ｉ＋１，ｉ＋２，……，ｊ，ｊ＋
１，……，ｋ，ｋ＋１，ｋ＋２，……，ｌ＋１）と、複
数のローカルクロック生成回路４−ｍと、複数のローカ
ルクロック分配回路５−ｍとから構成されている。
面を参照して説明する。図１は本発明の一実施例による
クロック信号分配回路の構成を示すブロック図である。
図において、本発明の一実施例によるクロック信号分配
回路はグローバルクロック生成回路１と、グローバルク
ロック分配回路２と、複数のクロックバッファ対３−ｍ
（ｍ＝１，２，……，ｉ＋１，ｉ＋２，……，ｊ，ｊ＋
１，……，ｋ，ｋ＋１，ｋ＋２，……，ｌ＋１）と、複
数のローカルクロック生成回路４−ｍと、複数のローカ
ルクロック分配回路５−ｍとから構成されている。
【００１９】グローバルクロック生成回路１はＬＳＩ
（図中の回路を全て含む回路）の外部より入力される基
準クロック信号に基づいてグローバルクロック信号を生
成する。グローバルクロック分配回路２はグローバルク
ロック生成回路１に接続されかつグローバルクロック生
成回路１で生成されたグローバルクロック信号を分配す
る。
（図中の回路を全て含む回路）の外部より入力される基
準クロック信号に基づいてグローバルクロック信号を生
成する。グローバルクロック分配回路２はグローバルク
ロック生成回路１に接続されかつグローバルクロック生
成回路１で生成されたグローバルクロック信号を分配す
る。
【００２０】複数のクロックバッファ対３−ｍは２つの
クロックバッファ３０−ｍ，３１−ｍを隣接してレイア
ウトすることで構成されている。これら２つのクロック
バッファ３０−ｍ，３１−ｍ各々は互いに平行にレイア
ウトされかつグローバルクロック分配回路１に接続され
た２本のグローバルクロック配線１００によって接続さ
れ、２重にかつ互いに逆向きのループ状のクロック伝達
回路を形成している。
クロックバッファ３０−ｍ，３１−ｍを隣接してレイア
ウトすることで構成されている。これら２つのクロック
バッファ３０−ｍ，３１−ｍ各々は互いに平行にレイア
ウトされかつグローバルクロック分配回路１に接続され
た２本のグローバルクロック配線１００によって接続さ
れ、２重にかつ互いに逆向きのループ状のクロック伝達
回路を形成している。
【００２１】複数のローカルクロック生成回路４−ｍ各
々はグローバルクロック分配回路２の任意箇所に接続さ
れかつグローバルクロック分配回路２によって分配され
るグローバルクロック信号に基づいてローカルクロック
信号を生成する。ローカルクロック分配回路５−ｍ各々
はローカルクロック生成回路４−ｍに接続されかつロー
カルクロック生成回路４−ｍで生成されたローカルクロ
ック信号をその近傍に分配する。
々はグローバルクロック分配回路２の任意箇所に接続さ
れかつグローバルクロック分配回路２によって分配され
るグローバルクロック信号に基づいてローカルクロック
信号を生成する。ローカルクロック分配回路５−ｍ各々
はローカルクロック生成回路４−ｍに接続されかつロー
カルクロック生成回路４−ｍで生成されたローカルクロ
ック信号をその近傍に分配する。
【００２２】２重にかつ互いに逆向きのループ状のクロ
ック伝達回路各々の入力端２ａ，２ｂは隣接してレイア
ウトされるか、互いに等長な配線によってグローバルク
ロック生成回路１に接続されることで、同位相のグロー
バルクロック信号が２つのクロック伝達回路に入力さ
れ、ＬＳＩ上においてグローバルクロック信号を互いに
逆方向に分配する。
ック伝達回路各々の入力端２ａ，２ｂは隣接してレイア
ウトされるか、互いに等長な配線によってグローバルク
ロック生成回路１に接続されることで、同位相のグロー
バルクロック信号が２つのクロック伝達回路に入力さ
れ、ＬＳＩ上においてグローバルクロック信号を互いに
逆方向に分配する。
【００２３】ローカルクロック生成回路４−ｍ及びロー
カルクロック分配回路５−ｍはＬＳＩを構成する複数の
回路ブロック（図示せず）に対応して配設されている。
ローカルクロック生成回路４−ｍはグローバルクロック
分配回路２によって伝達される２つのグローバルクロッ
ク信号を入力とし、２つのグローバルクロック信号の夫
々の遷移時刻の中間の時刻を基準にしてローカルクロッ
ク信号を生成し、ローカルクロック分配回路５−ｍによ
って各々に対応する回路ブロック内にローカルクロック
信号を分配する。
カルクロック分配回路５−ｍはＬＳＩを構成する複数の
回路ブロック（図示せず）に対応して配設されている。
ローカルクロック生成回路４−ｍはグローバルクロック
分配回路２によって伝達される２つのグローバルクロッ
ク信号を入力とし、２つのグローバルクロック信号の夫
々の遷移時刻の中間の時刻を基準にしてローカルクロッ
ク信号を生成し、ローカルクロック分配回路５−ｍによ
って各々に対応する回路ブロック内にローカルクロック
信号を分配する。
【００２４】図２は図１のグローバルクロック分配回路
２の動作を示す図であり、図３は図１のグローバルクロ
ック分配回路２の動作を示すタイミングチャートであ
る。これら図２及び図３を参照してグローバルクロック
分配回路２の動作について説明する。
２の動作を示す図であり、図３は図１のグローバルクロ
ック分配回路２の動作を示すタイミングチャートであ
る。これら図２及び図３を参照してグローバルクロック
分配回路２の動作について説明する。
【００２５】グローバルクロック分配回路２は同一のク
ロックバッファ３０−ｍ，３１−ｍによって構成される
クロックバッファ対３−ｍが平行にレイアウトされたグ
ローバルクロック配線１００によって接続された構成で
あるため、任意の２つのクロックバッファ対間のグロー
バルクロック信号の伝搬遅延は同一である。
ロックバッファ３０−ｍ，３１−ｍによって構成される
クロックバッファ対３−ｍが平行にレイアウトされたグ
ローバルクロック配線１００によって接続された構成で
あるため、任意の２つのクロックバッファ対間のグロー
バルクロック信号の伝搬遅延は同一である。
【００２６】例えば、クロックバッファ対３−ｌ，３−
（ｌ＋１）間の伝搬遅延はその方向によらず等しく、そ
の伝搬遅延をＴ１とする。同様に、クロックバッファ対
３−（ｌ−１），３−ｌ間の伝搬遅延をＴ２、クロック
バッファ対３−ｉ，３−（ｉ＋１）間の伝搬遅延をＴ
ｉ、クロックバッファ対３−（ｉ−１），３−ｉ間の伝
搬遅延をＴ（ｉ＋１）、クロックバッファ対３−２，３
−３間の伝搬遅延をＴ（ｎ−１）、クロックバッファ対
３−１，３−２間の伝搬遅延をＴｎとする。
（ｌ＋１）間の伝搬遅延はその方向によらず等しく、そ
の伝搬遅延をＴ１とする。同様に、クロックバッファ対
３−（ｌ−１），３−ｌ間の伝搬遅延をＴ２、クロック
バッファ対３−ｉ，３−（ｉ＋１）間の伝搬遅延をＴ
ｉ、クロックバッファ対３−（ｉ−１），３−ｉ間の伝
搬遅延をＴ（ｉ＋１）、クロックバッファ対３−２，３
−３間の伝搬遅延をＴ（ｎ−１）、クロックバッファ対
３−１，３−２間の伝搬遅延をＴｎとする。
【００２７】このとき、グローバルクロック分配回路２
を構成する２つのクロック伝搬回路の入力端２ａ，２ｂ
から各々の出力端２ｃ，２ｄまでの伝搬遅延は等しく、 Ｔ＝Ｔ１＋Ｔ２＋・・・＋Ｔｉ＋Ｔ（ｉ＋１） ＋・・・＋Ｔ（ｎ−１）＋Ｔｎ で表される。
を構成する２つのクロック伝搬回路の入力端２ａ，２ｂ
から各々の出力端２ｃ，２ｄまでの伝搬遅延は等しく、 Ｔ＝Ｔ１＋Ｔ２＋・・・＋Ｔｉ＋Ｔ（ｉ＋１） ＋・・・＋Ｔ（ｎ−１）＋Ｔｎ で表される。
【００２８】図３は入力端２ａ，２ｂにグローバルクロ
ック生成回路１から入力されるグローバルクロック信号
のある立上り遷移の時刻をＴ０とした時のタイミングチ
ャートである。入力端２ａ，２ｂにおいてＴ０で立上り
遷移したクロック信号が、グローバルクロック分配回路
２によって互いに逆向きに分配され、クロック信号Ｃ
１，Ｃ２としてクロックドライバ対３−（ｌ＋１）に到
着する時刻を夫々Ｔａ１，Ｔｂ１とすると、 Ｔａ１＝Ｔ０ Ｔｂ１＝Ｔ０＋Ｔ１＋Ｔ２＋・・・＋Ｔｉ＋Ｔ（ｉ＋１） ＋・・・＋Ｔ（ｎ−１）＋Ｔｎ である。
ック生成回路１から入力されるグローバルクロック信号
のある立上り遷移の時刻をＴ０とした時のタイミングチ
ャートである。入力端２ａ，２ｂにおいてＴ０で立上り
遷移したクロック信号が、グローバルクロック分配回路
２によって互いに逆向きに分配され、クロック信号Ｃ
１，Ｃ２としてクロックドライバ対３−（ｌ＋１）に到
着する時刻を夫々Ｔａ１，Ｔｂ１とすると、 Ｔａ１＝Ｔ０ Ｔｂ１＝Ｔ０＋Ｔ１＋Ｔ２＋・・・＋Ｔｉ＋Ｔ（ｉ＋１） ＋・・・＋Ｔ（ｎ−１）＋Ｔｎ である。
【００２９】従って、分配された２つのクロック信号Ｃ
１，Ｃ２の遷移時刻の中間の時刻Ｔｍ１は、 Ｔｍ１＝（｜Ｔａ１＋Ｔｂ１｜）／２ ＝［２Ｔ０＋Ｔ１＋Ｔ２＋・・・＋Ｔｉ＋Ｔ（ｉ＋１） ＋・・・＋Ｔ（ｎ−１）＋Ｔｎ］／２ ＝Ｔ０＋Ｔ／２ である。
１，Ｃ２の遷移時刻の中間の時刻Ｔｍ１は、 Ｔｍ１＝（｜Ｔａ１＋Ｔｂ１｜）／２ ＝［２Ｔ０＋Ｔ１＋Ｔ２＋・・・＋Ｔｉ＋Ｔ（ｉ＋１） ＋・・・＋Ｔ（ｎ−１）＋Ｔｎ］／２ ＝Ｔ０＋Ｔ／２ である。
【００３０】同様に、あるクロックドライバ対３−ｉ
に、入力端２ａ，２ｂにおいてＴ０で立上り遷移したク
ロック信号がグローバルクロック分配回路２によってク
ロック信号Ｃ１，Ｃ２として到着する時刻をＴａｉ，Ｔ
ｂｉとすると、 Ｔａｉ＝Ｔ０＋Ｔ１＋Ｔ２＋・・・＋Ｔｉ Ｔｂｉ＝Ｔ０＋Ｔｎ＋Ｔ（ｎ−１）＋・・・＋Ｔ（ｉ＋１） である。
に、入力端２ａ，２ｂにおいてＴ０で立上り遷移したク
ロック信号がグローバルクロック分配回路２によってク
ロック信号Ｃ１，Ｃ２として到着する時刻をＴａｉ，Ｔ
ｂｉとすると、 Ｔａｉ＝Ｔ０＋Ｔ１＋Ｔ２＋・・・＋Ｔｉ Ｔｂｉ＝Ｔ０＋Ｔｎ＋Ｔ（ｎ−１）＋・・・＋Ｔ（ｉ＋１） である。
【００３１】したがって、この２つのクロック信号Ｃ
１，Ｃ２の遷移時刻の中間の時刻Ｔｍｉは、 Ｔｍｉ＝１（｜Ｔａｉ＋Ｔｂｉ｜）／２ ＝（２Ｔ０＋Ｔ１＋Ｔ２＋・・・＋Ｔ（ｎ−１）＋Ｔｎ）／２ ＝Ｔ０＋Ｔ／２となる。
１，Ｃ２の遷移時刻の中間の時刻Ｔｍｉは、 Ｔｍｉ＝１（｜Ｔａｉ＋Ｔｂｉ｜）／２ ＝（２Ｔ０＋Ｔ１＋Ｔ２＋・・・＋Ｔ（ｎ−１）＋Ｔｎ）／２ ＝Ｔ０＋Ｔ／２となる。
【００３２】すなわち、どのクロックバッファ対３−ｍ
においても、グローバルクロック分配回路２によって互
いに逆向きに分配される２つのクロック信号Ｃ１，Ｃ２
の遷移時刻の中間の時刻はＴ０＋Ｔ／２で一定である。
この性質は、クロックバッファ対３−ｍを同一のクロッ
クドライバで構成し、クロックバッファ対３−ｍ間を接
続する２本のグローバルクロック配線１００を平行にレ
イアウトすることで、グローバルクロック分配回路２を
構成する任意の２つのクロックドライバ間のクロック信
号の伝搬遅延がその伝搬方向によらず同一とするなら
ば、その伝搬遅延量やクロックバッファ対３−ｍのレイ
アウト配置関係、デバイス特性等によらず成立する。
においても、グローバルクロック分配回路２によって互
いに逆向きに分配される２つのクロック信号Ｃ１，Ｃ２
の遷移時刻の中間の時刻はＴ０＋Ｔ／２で一定である。
この性質は、クロックバッファ対３−ｍを同一のクロッ
クドライバで構成し、クロックバッファ対３−ｍ間を接
続する２本のグローバルクロック配線１００を平行にレ
イアウトすることで、グローバルクロック分配回路２を
構成する任意の２つのクロックドライバ間のクロック信
号の伝搬遅延がその伝搬方向によらず同一とするなら
ば、その伝搬遅延量やクロックバッファ対３−ｍのレイ
アウト配置関係、デバイス特性等によらず成立する。
【００３３】図４は図１のローカルクロック生成回路４
−ｍの構成例を示すブロック図である。ローカルクロッ
ク生成回路４−ｍは２つの可変遅延回路６，７と、位相
比較回路８と、制御回路９とから構成されている。
−ｍの構成例を示すブロック図である。ローカルクロッ
ク生成回路４−ｍは２つの可変遅延回路６，７と、位相
比較回路８と、制御回路９とから構成されている。
【００３４】ローカルクロック生成回路４−ｍは上記の
クロック信号Ｃ１，Ｃ２によって、クロック信号Ｃ１，
Ｃ２の遷移の中間の時刻を基準にローカルクロック信号
を動的に生成する。
クロック信号Ｃ１，Ｃ２によって、クロック信号Ｃ１，
Ｃ２の遷移の中間の時刻を基準にローカルクロック信号
を動的に生成する。
【００３５】２つの可変遅延回路６，７は入力ＣＬＫｅ
に入力されるクロック信号を入力としかつ互いに直列に
接続されている。位相比較回路８は可変遅延回路７の出
力と入力ＣＬＫｌに入力されるクロック信号との間の位
相差を検出する。制御回路９は位相比較回路８の出力に
したがって可変遅延回路６，７の遅延量を制御する。こ
れら可変遅延回路６，７と位相比較回路８と制御回路９
とによって遅延同期ループが形成されている。
に入力されるクロック信号を入力としかつ互いに直列に
接続されている。位相比較回路８は可変遅延回路７の出
力と入力ＣＬＫｌに入力されるクロック信号との間の位
相差を検出する。制御回路９は位相比較回路８の出力に
したがって可変遅延回路６，７の遅延量を制御する。こ
れら可変遅延回路６，７と位相比較回路８と制御回路９
とによって遅延同期ループが形成されている。
【００３６】直列接続された２つの可変遅延回路６，７
の前段の可変遅延回路６の出力を出力ＣＬＫｏとする。
入力ＣＬＫｅにはグローバルクロック分配回路２によっ
て分配される２つのクロック信号Ｃ１，Ｃ２のうちの位
相の進んでいる方が、入力ＣＬＫｌには位相の遅れてい
る方が夫々入力される。
の前段の可変遅延回路６の出力を出力ＣＬＫｏとする。
入力ＣＬＫｅにはグローバルクロック分配回路２によっ
て分配される２つのクロック信号Ｃ１，Ｃ２のうちの位
相の進んでいる方が、入力ＣＬＫｌには位相の遅れてい
る方が夫々入力される。
【００３７】直列に接続された２つの可変遅延回路６，
７は入力ＣＬＫｅに入力されたクロック信号を遅延させ
る。位相比較回路８はこの遅延されたクロック信号と入
力ＣＬＫｌに入力されたクロック信号との位相比較を行
い、その比較結果を制御回路９に出力する。
７は入力ＣＬＫｅに入力されたクロック信号を遅延させ
る。位相比較回路８はこの遅延されたクロック信号と入
力ＣＬＫｌに入力されたクロック信号との位相比較を行
い、その比較結果を制御回路９に出力する。
【００３８】制御回路９は位相比較回路８の比較結果に
基づいて、位相比較回路８に入力される２つのクロック
信号の位相差をなくすように２つの可変遅延回路６，７
の遅延量を変更する。位相比較回路８の２つの入力の位
相差が０となった状況では２つの可変遅延回路６，７が
同じ遅延量を持つため、出力ＣＬＫｏには入力ＣＬＫｅ
及び入力ＣＬＫｌに入力されたクロック信号の遷移時刻
の中間の時刻で遷移する信号が得られる。すなわち、グ
ローバルクロック分配回路２によって分配される２つの
クロック信号Ｃ１，Ｃ２の夫々の位相の中間の位相を持
つクロック信号が出力ＣＬＫｏに出力される。
基づいて、位相比較回路８に入力される２つのクロック
信号の位相差をなくすように２つの可変遅延回路６，７
の遅延量を変更する。位相比較回路８の２つの入力の位
相差が０となった状況では２つの可変遅延回路６，７が
同じ遅延量を持つため、出力ＣＬＫｏには入力ＣＬＫｅ
及び入力ＣＬＫｌに入力されたクロック信号の遷移時刻
の中間の時刻で遷移する信号が得られる。すなわち、グ
ローバルクロック分配回路２によって分配される２つの
クロック信号Ｃ１，Ｃ２の夫々の位相の中間の位相を持
つクロック信号が出力ＣＬＫｏに出力される。
【００３９】例えば、入力ＣＬＫｅに入力されるクロッ
ク信号の位相をφ１、入力ＣＬＫｌに入力されるクロッ
ク信号の位相をφ２＝φ１＋Δφ、可変遅延回路６，７
の遅延量をＸとした時、位相比較回路８に入力される２
つのクロック信号の位相差が０になると、 φ１＋２・Ｘ＝φ２ ＝φ１＋Δφ が成り立つ。
ク信号の位相をφ１、入力ＣＬＫｌに入力されるクロッ
ク信号の位相をφ２＝φ１＋Δφ、可変遅延回路６，７
の遅延量をＸとした時、位相比較回路８に入力される２
つのクロック信号の位相差が０になると、 φ１＋２・Ｘ＝φ２ ＝φ１＋Δφ が成り立つ。
【００４０】この時、Ｘ＝Δφ／２であり、出力ＣＬＫ
ｏには入力ＣＬＫｅ及び入力ＣＬＫｌに入力されるクロ
ック信号Ｃ１，Ｃ２の中間の位相（φ１＋Δφ／２）を
もつクロック信号が出力される。これはクロック信号Ｃ
１，Ｃ２間の位相差Δφの大きさに依存しない。すなわ
ち、ローカルクロック生成回路４−ｍはグローバルクロ
ック分配回路２に接続する位置によらず、全てのローカ
ルクロック生成回路４−ｍで同位相のクロック信号を生
成することが可能となる。
ｏには入力ＣＬＫｅ及び入力ＣＬＫｌに入力されるクロ
ック信号Ｃ１，Ｃ２の中間の位相（φ１＋Δφ／２）を
もつクロック信号が出力される。これはクロック信号Ｃ
１，Ｃ２間の位相差Δφの大きさに依存しない。すなわ
ち、ローカルクロック生成回路４−ｍはグローバルクロ
ック分配回路２に接続する位置によらず、全てのローカ
ルクロック生成回路４−ｍで同位相のクロック信号を生
成することが可能となる。
【００４１】図５は図１のローカルクロック生成回路４
−ｍの他の構成例を示すブロック図である。ローカルク
ロック生成回路４−ｍの他の構成例では２つの固定遅延
回路１０，１１を配設した以外は図４に示す構成例と同
様の構成となっており、同一構成要素には同一符号を付
してある。
−ｍの他の構成例を示すブロック図である。ローカルク
ロック生成回路４−ｍの他の構成例では２つの固定遅延
回路１０，１１を配設した以外は図４に示す構成例と同
様の構成となっており、同一構成要素には同一符号を付
してある。
【００４２】ローカルクロック生成回路４−ｍの他の構
成例では図４に示すローカルクロック生成回路４−ｍに
おいて、入力ＣＬＫｌに入力されるクロック信号を２つ
直列に接続した固定遅延回路１０，１１を通して位相比
較回路８に入力する。２つの固定遅延回路１０，１１は
可変遅延回路６，７の最小遅延量が０でない時に、固定
遅延回路１０，１１の遅延量を可変遅延回路６，７の最
小遅延量と同一にすることで、その最小遅延を補償す
る。
成例では図４に示すローカルクロック生成回路４−ｍに
おいて、入力ＣＬＫｌに入力されるクロック信号を２つ
直列に接続した固定遅延回路１０，１１を通して位相比
較回路８に入力する。２つの固定遅延回路１０，１１は
可変遅延回路６，７の最小遅延量が０でない時に、固定
遅延回路１０，１１の遅延量を可変遅延回路６，７の最
小遅延量と同一にすることで、その最小遅延を補償す
る。
【００４３】例えば、グローバルクロック分配回路２の
入力端２ａ，２ｂから出力端２ｃ，２ｄまでの遅延時間
がＴの時、ローカルクロック生成回路４−ｍをグローバ
ルクロック分配回路２の任意の位置に接続可能とするた
めには、ローカルクロック生成回路４−ｍが入力する２
つのクロック信号Ｃ１，Ｃ２の位相差Δφは０≦Δφ≦
Ｔの範囲をとりうるので、図４に示すローカルクロック
生成回路４−ｍでは上記の説明から、可変遅延回路６，
７の遅延量Ｘを０≦Ｘ≦Ｔ／２の範囲とする必要があ
る。
入力端２ａ，２ｂから出力端２ｃ，２ｄまでの遅延時間
がＴの時、ローカルクロック生成回路４−ｍをグローバ
ルクロック分配回路２の任意の位置に接続可能とするた
めには、ローカルクロック生成回路４−ｍが入力する２
つのクロック信号Ｃ１，Ｃ２の位相差Δφは０≦Δφ≦
Ｔの範囲をとりうるので、図４に示すローカルクロック
生成回路４−ｍでは上記の説明から、可変遅延回路６，
７の遅延量Ｘを０≦Ｘ≦Ｔ／２の範囲とする必要があ
る。
【００４４】ローカルクロック生成回路４−ｍの他の構
成例において、可変遅延回路６，７の遅延量ＸがＸ０≦
Ｘ≦Ｔ／２である時、固定遅延回路１０，１１の遅延量
をＸ０とすることで、ローカルクロック生成回路４−ｍ
をグローバルクロック分配回路２の任意の位置に接続す
ることが可能となる。
成例において、可変遅延回路６，７の遅延量ＸがＸ０≦
Ｘ≦Ｔ／２である時、固定遅延回路１０，１１の遅延量
をＸ０とすることで、ローカルクロック生成回路４−ｍ
をグローバルクロック分配回路２の任意の位置に接続す
ることが可能となる。
【００４５】例えば、入力ＣＬＫｅに入力されるクロッ
ク信号の位相をφ１、入力ＣＬＫｌに入力されるクロッ
ク信号の位相をφ２＝φ１＋Δφ、可変遅延回路６，７
の遅延量をＸとした時、位相比較回路８に入力される２
つのクロック信号の位相差が０になると、 φ１＋２・Ｘ＝φ２＋２・Ｘ０ ＝φ１＋Δφ＋２・Ｘ０ が成り立つ。
ク信号の位相をφ１、入力ＣＬＫｌに入力されるクロッ
ク信号の位相をφ２＝φ１＋Δφ、可変遅延回路６，７
の遅延量をＸとした時、位相比較回路８に入力される２
つのクロック信号の位相差が０になると、 φ１＋２・Ｘ＝φ２＋２・Ｘ０ ＝φ１＋Δφ＋２・Ｘ０ が成り立つ。
【００４６】この時、Ｘ＝Δφ／２＋Ｘ０であり、出力
ＣＬＫｏには入力ＣＬＫｅ及び入力ＣＬＫｌに入力され
るクロック信号Ｃ１，Ｃ２の中間の位相φ１＋Δφ／２
よりＸ０だけ遅れた位相φ１＋Δφ／２＋Ｘ０をもつク
ロック信号が出力される。すなわち、グローバルクロッ
ク分配回路２に接続された全てのローカルクロック生成
回路４−ｍで固定遅延Ｘ０を補償することによって、グ
ローバルクロック分配回路２に接続する位置によらず、
同位相のクロック信号を生成することが可能となる。こ
の場合、可変遅延回路６，７の遅延量ＸをＸ０≦Ｘ≦Ｔ
／２の範囲とすることができればよい。
ＣＬＫｏには入力ＣＬＫｅ及び入力ＣＬＫｌに入力され
るクロック信号Ｃ１，Ｃ２の中間の位相φ１＋Δφ／２
よりＸ０だけ遅れた位相φ１＋Δφ／２＋Ｘ０をもつク
ロック信号が出力される。すなわち、グローバルクロッ
ク分配回路２に接続された全てのローカルクロック生成
回路４−ｍで固定遅延Ｘ０を補償することによって、グ
ローバルクロック分配回路２に接続する位置によらず、
同位相のクロック信号を生成することが可能となる。こ
の場合、可変遅延回路６，７の遅延量ＸをＸ０≦Ｘ≦Ｔ
／２の範囲とすることができればよい。
【００４７】図６は図４の可変遅延回路６の構成例を示
す図である。図において、可変遅延回路６はインバータ
６１〜６７とＮＡＮＤ（否定論理積）ゲート６８〜９０
とから構成されている。尚、可変遅延回路７も可変遅延
回路６と同様の構成となっている。
す図である。図において、可変遅延回路６はインバータ
６１〜６７とＮＡＮＤ（否定論理積）ゲート６８〜９０
とから構成されている。尚、可変遅延回路７も可変遅延
回路６と同様の構成となっている。
【００４８】可変遅延回路６において、入力ＩＮから入
力される信号はＮＡＮＤゲート６８〜９０によって遅延
されて出力ＯＵＴから出力される。入力Ｄ１〜Ｄ７には
可変遅延回路６の遅延量を制御するための信号が入力さ
れる。
力される信号はＮＡＮＤゲート６８〜９０によって遅延
されて出力ＯＵＴから出力される。入力Ｄ１〜Ｄ７には
可変遅延回路６の遅延量を制御するための信号が入力さ
れる。
【００４９】入力Ｄ１〜Ｄ７に入力される信号全てが
“１”の時、この可変遅延回路６は最小遅延を提供す
る。ＮＡＮＤゲート６８〜９０の遅延量をｄとすると、
入力ＩＮから入力された信号はＮＡＮＤゲート７６，８
３を通過して出力ＯＵＴに出力され、その遅延は２ｄで
ある。
“１”の時、この可変遅延回路６は最小遅延を提供す
る。ＮＡＮＤゲート６８〜９０の遅延量をｄとすると、
入力ＩＮから入力された信号はＮＡＮＤゲート７６，８
３を通過して出力ＯＵＴに出力され、その遅延は２ｄで
ある。
【００５０】入力Ｄ１に入力される信号を“０”、入力
Ｄ２〜Ｄ７に入力される信号を“１”とすると、入力Ｉ
Ｎから入力された信号はＮＡＮＤゲート６８，７７，８
４，８３を通過して出力ＯＵＴに出力される。この時の
遅延は４ｄである。
Ｄ２〜Ｄ７に入力される信号を“１”とすると、入力Ｉ
Ｎから入力された信号はＮＡＮＤゲート６８，７７，８
４，８３を通過して出力ＯＵＴに出力される。この時の
遅延は４ｄである。
【００５１】同様にして、入力Ｄ１〜Ｄ７に入力される
信号を全て“０”にすると、入力ＩＮから出力ＯＵＴま
での遅延時間は１６ｄとなる。すなわち、入力Ｄ１〜Ｄ
７に入力される信号の値によって２ｄから１６ｄまでの
２ｄ単位の遅延を提供することができる。制御回路９は
入力Ｄ１〜Ｄ７に入力される信号を制御することによっ
て、可変遅延回路６の遅延量の制御を行う。また、制御
回路９は上記と同様にして可変遅延回路７の遅延量の制
御を行う。
信号を全て“０”にすると、入力ＩＮから出力ＯＵＴま
での遅延時間は１６ｄとなる。すなわち、入力Ｄ１〜Ｄ
７に入力される信号の値によって２ｄから１６ｄまでの
２ｄ単位の遅延を提供することができる。制御回路９は
入力Ｄ１〜Ｄ７に入力される信号を制御することによっ
て、可変遅延回路６の遅延量の制御を行う。また、制御
回路９は上記と同様にして可変遅延回路７の遅延量の制
御を行う。
【００５２】図７は図５の固定遅延回路１０の構成例を
示す図である。図において、固定遅延回路１０はＮＡＮ
Ｄゲート１０ａ〜１０ｃから構成されている。尚、固定
遅延回路１１は固定遅延回路１０と同様の構成となって
いる。
示す図である。図において、固定遅延回路１０はＮＡＮ
Ｄゲート１０ａ〜１０ｃから構成されている。尚、固定
遅延回路１１は固定遅延回路１０と同様の構成となって
いる。
【００５３】固定遅延回路１０を構成するＮＡＮＤゲー
ト１０ａ〜１０ｃに、上述した可変遅延回路６のＮＡＮ
Ｄゲート６８〜９０と同一のＮＡＮＤゲートを用いるこ
とで、可変遅延回路６の最小遅延２ｄを提供する。
ト１０ａ〜１０ｃに、上述した可変遅延回路６のＮＡＮ
Ｄゲート６８〜９０と同一のＮＡＮＤゲートを用いるこ
とで、可変遅延回路６の最小遅延２ｄを提供する。
【００５４】図１において、ローカルクロック分配回路
５−ｍは上記のローカルクロック生成回路４−ｍで生成
され、出力ＣＬＫｏに出力されるローカルクロック信号
を回路ブロック内に分配する。
５−ｍは上記のローカルクロック生成回路４−ｍで生成
され、出力ＣＬＫｏに出力されるローカルクロック信号
を回路ブロック内に分配する。
【００５５】図８は図１のローカルクロック分配回路５
−ｍの構成例を示す図である。図において、ローカルク
ロック分配回路５−ｍは遅延同期ループ回路１２とクロ
ックツリー１３とから構成され、遅延同期ループ回路１
２の出力をクロックツリー１３の入力に、クロックツリ
ー１３の出力を遅延同期ループ回路１２の入力に接続す
ることによって、ループを形成している。
−ｍの構成例を示す図である。図において、ローカルク
ロック分配回路５−ｍは遅延同期ループ回路１２とクロ
ックツリー１３とから構成され、遅延同期ループ回路１
２の出力をクロックツリー１３の入力に、クロックツリ
ー１３の出力を遅延同期ループ回路１２の入力に接続す
ることによって、ループを形成している。
【００５６】遅延同期ループ回路１２は可変遅延回路１
２ａと、位相比較回路１２ｂと、制御回路１２ｃとから
構成されており、クロックツリー１３は複数のクロック
バッファ１３ａ〜１３ｍから構成されている。
２ａと、位相比較回路１２ｂと、制御回路１２ｃとから
構成されており、クロックツリー１３は複数のクロック
バッファ１３ａ〜１３ｍから構成されている。
【００５７】位相比較回路１２ｂは入力ＣＬＫから入力
されるローカルクロック生成回路４−ｍの出力クロック
信号とクロックツリー１３の末端のクロック信号との位
相を比較し、その結果を制御回路１２ｃに出力する。制
御回路１２ｃは位相比較回路１２ｂの出力を基に、入力
ＣＬＫから入力されるクロック信号とクロックツリー１
３の末端のクロック信号との位相差を０にするように可
変遅延回路１２ａの遅延量を調整する。
されるローカルクロック生成回路４−ｍの出力クロック
信号とクロックツリー１３の末端のクロック信号との位
相を比較し、その結果を制御回路１２ｃに出力する。制
御回路１２ｃは位相比較回路１２ｂの出力を基に、入力
ＣＬＫから入力されるクロック信号とクロックツリー１
３の末端のクロック信号との位相差を０にするように可
変遅延回路１２ａの遅延量を調整する。
【００５８】クロックツリー１３は回路ブロック内の近
傍領域のみにクロック信号を分配すればよいので、ＬＳ
Ｉ全体にクロックツリーでクロック分配を行う時とは異
なり、クロックツリー末端間のスキューを十分小さくし
てクロックを分配できることが期待できる。
傍領域のみにクロック信号を分配すればよいので、ＬＳ
Ｉ全体にクロックツリーでクロック分配を行う時とは異
なり、クロックツリー末端間のスキューを十分小さくし
てクロックを分配できることが期待できる。
【００５９】各ローカルクロック分配回路５−ｍを構成
するクロックツリー１３の規模に差がなく、その遅延差
が許容できる範囲内になる場合には遅延同期ループ回路
１２を省略することもできる。
するクロックツリー１３の規模に差がなく、その遅延差
が許容できる範囲内になる場合には遅延同期ループ回路
１２を省略することもできる。
【００６０】ローカルクロック生成回路４−ｍのグロー
バルクロック分配回路５−ｍへの接続位置は任意であ
る。図１においてはクロックバッファ対３−ｍの入力側
に接続しているが、クロックバッファ対３−ｍの出力側
でもよいし、クロックバッファ対３−ｍの間隔が十分小
さく、グローバルクロック配線１００上の位置による遅
延差が無視できる場合にはクロックバッファ対３−ｍ間
の配線でもよい。
バルクロック分配回路５−ｍへの接続位置は任意であ
る。図１においてはクロックバッファ対３−ｍの入力側
に接続しているが、クロックバッファ対３−ｍの出力側
でもよいし、クロックバッファ対３−ｍの間隔が十分小
さく、グローバルクロック配線１００上の位置による遅
延差が無視できる場合にはクロックバッファ対３−ｍ間
の配線でもよい。
【００６１】また、ローカルクロック分配回路５−ｍの
数も任意である。したがって１組のローカルクロック生
成回路及びローカルクロック分配回路がローカルクロッ
ク信号を分配する範囲を十分に小さくすることができ
る。
数も任意である。したがって１組のローカルクロック生
成回路及びローカルクロック分配回路がローカルクロッ
ク信号を分配する範囲を十分に小さくすることができ
る。
【００６２】さらに、クロック信号Ｃ１，Ｃ２の位相差
を検出し、動的にクロック生成を行うので、回路ブロッ
ク間のデバイスばらつきや温度変動、及び電源電圧変動
等を補償することができる。
を検出し、動的にクロック生成を行うので、回路ブロッ
ク間のデバイスばらつきや温度変動、及び電源電圧変動
等を補償することができる。
【００６３】グローバルクロック分配回路２を構成する
クロックバッファ対３−ｍのレイアウト間隔は任意であ
るが、全てのクロックバッファ対３−ｍのレイアウト間
隔を同一とすることで、全てのグローバルクロック配線
１００の配線抵抗や配線容量を同一とし、全てのクロッ
クバッファ対３−ｍ間の遅延を同一とするならば、クロ
ックバッファ対３−ｍ間のデバイスばらつきや温度変
動、及び電源電圧変動等をも補償することができる。
クロックバッファ対３−ｍのレイアウト間隔は任意であ
るが、全てのクロックバッファ対３−ｍのレイアウト間
隔を同一とすることで、全てのグローバルクロック配線
１００の配線抵抗や配線容量を同一とし、全てのクロッ
クバッファ対３−ｍ間の遅延を同一とするならば、クロ
ックバッファ対３−ｍ間のデバイスばらつきや温度変
動、及び電源電圧変動等をも補償することができる。
【００６４】すなわち、図２において、各クロックバッ
ファ対３−ｍ間の遅延をＴｐ＝Ｔ１＝Ｔ２＝・・・＝Ｔ
ｎとすると、ｉ番目のクロックバッファ対３−ｉに接続
されたローカルクロック生成回路４−ｉが入力する２つ
のクロック信号Ｃ１，Ｃ２の位相は、グローバルクロッ
ク分配回路２の入力端２ａ，２ｂから（ｉ−１）・Ｔｐ
及び（ｎ−ｉ＋１）・Ｔｐだけ遅れている。
ファ対３−ｍ間の遅延をＴｐ＝Ｔ１＝Ｔ２＝・・・＝Ｔ
ｎとすると、ｉ番目のクロックバッファ対３−ｉに接続
されたローカルクロック生成回路４−ｉが入力する２つ
のクロック信号Ｃ１，Ｃ２の位相は、グローバルクロッ
ク分配回路２の入力端２ａ，２ｂから（ｉ−１）・Ｔｐ
及び（ｎ−ｉ＋１）・Ｔｐだけ遅れている。
【００６５】いま仮にあるクロックバッファ対にデバイ
スばらつきや温度変動、及び電源電圧変動等の影響が加
わり、両側に隣接するクロックバッファ対までの遅延時
間がＴｐ＋Δｔとなったとすると、上記のクロック信号
Ｃ１，Ｃ２の入力端２ａ，２ｂからの位相遅れは（ｉ−
１）・Ｔｐ＋Δｔ及び（ｎ−ｉ＋１）・Ｔｐまたは、
（ｉ−１）・Ｔｐ及び（ｎ−ｉ＋１）・Ｔｐ＋Δｔとな
る。つまり、クロック信号Ｃ１，Ｃ２の位相の中間の位
相をもつクロック信号は入力端２ａ，２ｂから（ｎ・Ｔ
ｐ＋Δｔ）／２の位相遅れをもち、これはローカルクロ
ック生成回路４−ｍの接続位置によらず一定である。
スばらつきや温度変動、及び電源電圧変動等の影響が加
わり、両側に隣接するクロックバッファ対までの遅延時
間がＴｐ＋Δｔとなったとすると、上記のクロック信号
Ｃ１，Ｃ２の入力端２ａ，２ｂからの位相遅れは（ｉ−
１）・Ｔｐ＋Δｔ及び（ｎ−ｉ＋１）・Ｔｐまたは、
（ｉ−１）・Ｔｐ及び（ｎ−ｉ＋１）・Ｔｐ＋Δｔとな
る。つまり、クロック信号Ｃ１，Ｃ２の位相の中間の位
相をもつクロック信号は入力端２ａ，２ｂから（ｎ・Ｔ
ｐ＋Δｔ）／２の位相遅れをもち、これはローカルクロ
ック生成回路４−ｍの接続位置によらず一定である。
【００６６】したがって、デバイスばらつきや温度変
動、及び電源電圧変動等の影響で、あるクロックバッフ
ァ対の特性にずれが生じても、それを補償して、各ロー
カルクロック生成回路４−ｍは同位相のローカルクロッ
ク信号を生成することが可能となる。また、これは意図
的にクロックバッファ対３−ｍ間で異なる大きさのクロ
ックバッファや異なる電源電圧が使用可能なことを意味
し、同様に各ローカルクロック生成回路４−ｍは同位相
のローカルクロック信号を生成することが可能となる。
動、及び電源電圧変動等の影響で、あるクロックバッフ
ァ対の特性にずれが生じても、それを補償して、各ロー
カルクロック生成回路４−ｍは同位相のローカルクロッ
ク信号を生成することが可能となる。また、これは意図
的にクロックバッファ対３−ｍ間で異なる大きさのクロ
ックバッファや異なる電源電圧が使用可能なことを意味
し、同様に各ローカルクロック生成回路４−ｍは同位相
のローカルクロック信号を生成することが可能となる。
【００６７】以上の説明で明らかのように、本発明によ
ってデバイスばらつきや温度変動、及び電源電圧変動等
の影響を補償することが可能である。また、グローバル
クロック分配回路５−ｍは複数のクロックバッファ対３
−ｍが挿入されており、クロックバッファ対３−ｍ間の
配線が十分短いので、配線間カップリングやノイズの影
響を受けにくく、かつ高速なクロック分配を可能にす
る。これによって、ＬＳＩ全体に低スキューでかつ高速
なクロック信号を分配することが可能となる。
ってデバイスばらつきや温度変動、及び電源電圧変動等
の影響を補償することが可能である。また、グローバル
クロック分配回路５−ｍは複数のクロックバッファ対３
−ｍが挿入されており、クロックバッファ対３−ｍ間の
配線が十分短いので、配線間カップリングやノイズの影
響を受けにくく、かつ高速なクロック分配を可能にす
る。これによって、ＬＳＩ全体に低スキューでかつ高速
なクロック信号を分配することが可能となる。
【００６８】図９は図４の位相比較回路８の構成例を示
す図である。図において、位相比較回路８は２つの分周
回路１４，１５と、２つのＤフリップフロップ１６，１
７とから構成されている。入力ＣＬＫに入力されるクロ
ック信号は分周回路１４を通してフリップフロップ１６
のＤ入力とフリップフロップ１７のクロック入力に夫々
入力され、入力ＲＥＦに入力されるクロック信号は分周
回路１５を通してフリップフロップ１７のＤ入力とフリ
ップフロップ１６のクロック入力に夫々入力される。分
周回路１４，１５はＤフリップフロップ１４ａ，１５ａ
の否定出力を入力にフイードバックすることで、入力信
号を２分周する。
す図である。図において、位相比較回路８は２つの分周
回路１４，１５と、２つのＤフリップフロップ１６，１
７とから構成されている。入力ＣＬＫに入力されるクロ
ック信号は分周回路１４を通してフリップフロップ１６
のＤ入力とフリップフロップ１７のクロック入力に夫々
入力され、入力ＲＥＦに入力されるクロック信号は分周
回路１５を通してフリップフロップ１７のＤ入力とフリ
ップフロップ１６のクロック入力に夫々入力される。分
周回路１４，１５はＤフリップフロップ１４ａ，１５ａ
の否定出力を入力にフイードバックすることで、入力信
号を２分周する。
【００６９】図１０は図４の位相比較回路８の動作を示
すタイミングチャートである。これら図９及び図１０を
参照して位相比較回路８の動作について説明する。入力
ＲＥＦから入力されるクロック信号は分周回路１５によ
って２分周される。同様に、入力ＣＬＫから入力される
クロック信号は分周回路１４によって２分周される。
すタイミングチャートである。これら図９及び図１０を
参照して位相比較回路８の動作について説明する。入力
ＲＥＦから入力されるクロック信号は分周回路１５によ
って２分周される。同様に、入力ＣＬＫから入力される
クロック信号は分周回路１４によって２分周される。
【００７０】分周回路１４の出力すなわち入力ＣＬＫか
ら入力されるクロック信号を２分周した信号をＣＬＫ
２、分周回路１５の出力すなわち入力ＲＥＦから入力さ
れるクロック信号を２分周した信号をＲＥＦ２とする
と、ＣＬＫ２はＤフリップフロップ１６によってＲＥＦ
２の立上りのタイミングでラッチされ、出力ＩＮＣから
出力される。
ら入力されるクロック信号を２分周した信号をＣＬＫ
２、分周回路１５の出力すなわち入力ＲＥＦから入力さ
れるクロック信号を２分周した信号をＲＥＦ２とする
と、ＣＬＫ２はＤフリップフロップ１６によってＲＥＦ
２の立上りのタイミングでラッチされ、出力ＩＮＣから
出力される。
【００７１】また、ＲＥＦ２はＤフリップフロップ１７
によってＣＬＫ２の立上りのタイミングでラッチされ、
出力ＤＥＣから出力される。すなわち、入力ＣＬＫから
入力されるクロック信号よりも入力ＲＥＦから入力され
るクロック信号の位相が進んでいれば、出力ＩＮＣが
“０”、出力ＤＥＣが“１”となる。逆に、入力ＲＥＦ
から入力されるクロック信号よりも入力ＣＬＫから入力
されるクロック信号の位相が進んでいれば、出力ＩＮＣ
が“１”、ＤＥＣが“０”となる。
によってＣＬＫ２の立上りのタイミングでラッチされ、
出力ＤＥＣから出力される。すなわち、入力ＣＬＫから
入力されるクロック信号よりも入力ＲＥＦから入力され
るクロック信号の位相が進んでいれば、出力ＩＮＣが
“０”、出力ＤＥＣが“１”となる。逆に、入力ＲＥＦ
から入力されるクロック信号よりも入力ＣＬＫから入力
されるクロック信号の位相が進んでいれば、出力ＩＮＣ
が“１”、ＤＥＣが“０”となる。
【００７２】図４に示したローカルクロック発生回路４
−ｍにおいて、入力ＣＬＫｅから入力されかつ２つの可
変遅延回路６，７を通過したクロック信号を位相比較回
路８の入力ＣＬＫに接続し、入力ＣＬＫｌを入力ＲＥＦ
に接続するとともに、制御回路９が位相比較回路８の出
力ＩＮＣの出力が“１”であれば可変遅延回路６，７の
遅延を増加させ、位相比較回路８の出力ＤＥＣの出力が
“１”であれば可変遅延回路６，７の遅延を減少させる
ことによって、ローカルクロック生成回路４−ｍは上述
した所望の動作を実現する。
−ｍにおいて、入力ＣＬＫｅから入力されかつ２つの可
変遅延回路６，７を通過したクロック信号を位相比較回
路８の入力ＣＬＫに接続し、入力ＣＬＫｌを入力ＲＥＦ
に接続するとともに、制御回路９が位相比較回路８の出
力ＩＮＣの出力が“１”であれば可変遅延回路６，７の
遅延を増加させ、位相比較回路８の出力ＤＥＣの出力が
“１”であれば可変遅延回路６，７の遅延を減少させる
ことによって、ローカルクロック生成回路４−ｍは上述
した所望の動作を実現する。
【００７３】位相比較回路８の分周回路１４，１５は検
出可能な位相差の最大値を増加させる。すなわち、入力
ＣＬＫから入力されるクロック信号及び入力ＲＥＦから
入力されるクロック信号を２分周することによって、入
力ＣＬＫと入力ＲＥＦとから入力されるクロック信号の
検出可能な最大の位相差はそのサイクル時間をＴｃとす
ると、Ｔｃ／２からＴｃに増加する。
出可能な位相差の最大値を増加させる。すなわち、入力
ＣＬＫから入力されるクロック信号及び入力ＲＥＦから
入力されるクロック信号を２分周することによって、入
力ＣＬＫと入力ＲＥＦとから入力されるクロック信号の
検出可能な最大の位相差はそのサイクル時間をＴｃとす
ると、Ｔｃ／２からＴｃに増加する。
【００７４】さらに分周し、例えばｎ分周すると、検出
可能な最大位相差は（Ｔｃ／２）・ｎとなる。すなわ
ち、分周数を増加させれば検出可能な最大位相差が増加
するため、グローバルクロック分配回路５−ｍからロー
カルクロック生成回路４−ｍに入力する２つのクロック
信号の位相差に制限はない。これは、グローバルクロッ
ク分配回路２の入力端２ａ，２ｂから出力端２ｃ，２ｄ
までの遅延時間の最大値に制限がないことを意味する。
可能な最大位相差は（Ｔｃ／２）・ｎとなる。すなわ
ち、分周数を増加させれば検出可能な最大位相差が増加
するため、グローバルクロック分配回路５−ｍからロー
カルクロック生成回路４−ｍに入力する２つのクロック
信号の位相差に制限はない。これは、グローバルクロッ
ク分配回路２の入力端２ａ，２ｂから出力端２ｃ，２ｄ
までの遅延時間の最大値に制限がないことを意味する。
【００７５】したがって、グローバルクロック分配回路
５−ｍにクロックバッファ対３−ｍを適切な間隔で挿入
することができるため、カップリングやノイズ等の影響
を削減することができる。また、グローバルクロック分
配回路２の形状の自由度も向上し、例えばＬＳＩ上の他
回路のレイアウト状況等に合わせて所望の形状に変形さ
せることも容易になる。
５−ｍにクロックバッファ対３−ｍを適切な間隔で挿入
することができるため、カップリングやノイズ等の影響
を削減することができる。また、グローバルクロック分
配回路２の形状の自由度も向上し、例えばＬＳＩ上の他
回路のレイアウト状況等に合わせて所望の形状に変形さ
せることも容易になる。
【００７６】分周回路１４，１５によって入力ＣＬＫと
入力ＲＥＦとから入力されるクロック信号を分周する代
わりに、入力ＣＬＫと入力ＲＥＦとから入力されるクロ
ック信号のパルスを選択するパルス選択回路を入力ＣＬ
Ｋ及び入力ＲＥＦに接続し、入力ＣＬＫと入力ＲＥＦと
で対応するパルスのみを通過させるようにしても同様に
検出可能な最大位相差を増加させることができる。
入力ＲＥＦとから入力されるクロック信号を分周する代
わりに、入力ＣＬＫと入力ＲＥＦとから入力されるクロ
ック信号のパルスを選択するパルス選択回路を入力ＣＬ
Ｋ及び入力ＲＥＦに接続し、入力ＣＬＫと入力ＲＥＦと
で対応するパルスのみを通過させるようにしても同様に
検出可能な最大位相差を増加させることができる。
【００７７】図１１は図１のローカルクロック分配回路
５−ｍの他の構成例を示す図である。図において、ロー
カルクロック分配回路５−ｍは遅延同期ループ回路１８
とクロックツリー１３とから構成され、遅延同期ループ
回路１８の出力をクロックツリー１３の入力に、クロッ
クツリー１３の出力を遅延同期ループ回路１８の入力に
接続することによって、ループを形成している。
５−ｍの他の構成例を示す図である。図において、ロー
カルクロック分配回路５−ｍは遅延同期ループ回路１８
とクロックツリー１３とから構成され、遅延同期ループ
回路１８の出力をクロックツリー１３の入力に、クロッ
クツリー１３の出力を遅延同期ループ回路１８の入力に
接続することによって、ループを形成している。
【００７８】このローカルクロック分配回路５−ｍの他
の構成例では遅延同期ループ回路１８において、図８に
示す遅延同期ループ回路１２の出力に分周回路１８ｄを
接続した以外は図８に示す遅延同期ループ回路１２の構
成と同様である。
の構成例では遅延同期ループ回路１８において、図８に
示す遅延同期ループ回路１２の出力に分周回路１８ｄを
接続した以外は図８に示す遅延同期ループ回路１２の構
成と同様である。
【００７９】分周回路１８ｄは入力ＣＬＫに入力されか
つ可変遅延回路１８ａで遅延されたグローバルクロック
信号を分周し、ローカルクロック信号としてクロックツ
リー１３に出力する。この分周回路１８ｄによってグロ
ーバルクロック分配回路２で分配されるグローバルクロ
ック信号の周波数よりも低い周波数のクロック信号を、
グローバルクロック信号と同位相で分配することができ
る。
つ可変遅延回路１８ａで遅延されたグローバルクロック
信号を分周し、ローカルクロック信号としてクロックツ
リー１３に出力する。この分周回路１８ｄによってグロ
ーバルクロック分配回路２で分配されるグローバルクロ
ック信号の周波数よりも低い周波数のクロック信号を、
グローバルクロック信号と同位相で分配することができ
る。
【００８０】図１２は図１のローカルクロック分配回路
５−ｍの別の構成例を示す図である。図において、ロー
カルクロック分配回路５−ｍは位相同期ループ回路１９
とクロックツリー１３とから構成され、位相同期ループ
回路１９の出力をクロックツリー１３の入力に、クロッ
クツリー１３の出力を位相同期ループ回路１９の入力に
接続することによって、ループを形成している。
５−ｍの別の構成例を示す図である。図において、ロー
カルクロック分配回路５−ｍは位相同期ループ回路１９
とクロックツリー１３とから構成され、位相同期ループ
回路１９の出力をクロックツリー１３の入力に、クロッ
クツリー１３の出力を位相同期ループ回路１９の入力に
接続することによって、ループを形成している。
【００８１】このローカルクロック分配回路５−ｍの他
の構成例では位相同期ループ回路１９において、図８に
示す遅延同期ループ回路１２の代わりに、位相同期ルー
プ回路１９を使用している。位相同期ループ回路１９は
可変発振回路１９ａと、位相比較回路１９ｂと、ループ
フィルタ１９ｃと、分周回路１９ｄとから構成されてい
る。
の構成例では位相同期ループ回路１９において、図８に
示す遅延同期ループ回路１２の代わりに、位相同期ルー
プ回路１９を使用している。位相同期ループ回路１９は
可変発振回路１９ａと、位相比較回路１９ｂと、ループ
フィルタ１９ｃと、分周回路１９ｄとから構成されてい
る。
【００８２】可変発振回路１９ａはループフィルタ１９
ｃによってフィルタリングされた位相比較回路１９ｂの
出力によってその発振周波数が決定され、その出力はク
ロックツリー１３を通じて回路ブロック内に分配され
る。分周回路１９ｄはクロックツリー１３の末端のクロ
ック信号を分周して位相比較回路１９ｂに入力する。
ｃによってフィルタリングされた位相比較回路１９ｂの
出力によってその発振周波数が決定され、その出力はク
ロックツリー１３を通じて回路ブロック内に分配され
る。分周回路１９ｄはクロックツリー１３の末端のクロ
ック信号を分周して位相比較回路１９ｂに入力する。
【００８３】位相比較回路１９ｂは入力ＣＬＫから入力
されるクロック信号とクロックツリー１３からフィード
バックされかつ分周回路１９ｄで分周されたクロック信
号との位相を比較し、その比較結果をループフィルタ１
９ｃを通して可変発振回路１９ａに出力し、その発振周
波数を制御する。これによって、入力ＣＬＫから入力さ
れるクロック信号とクロックツリー１３からフィードバ
ックされかつ分周回路１９ｄによって分周されたクロッ
ク信号との位相及び周波数を一致させている。
されるクロック信号とクロックツリー１３からフィード
バックされかつ分周回路１９ｄで分周されたクロック信
号との位相を比較し、その比較結果をループフィルタ１
９ｃを通して可変発振回路１９ａに出力し、その発振周
波数を制御する。これによって、入力ＣＬＫから入力さ
れるクロック信号とクロックツリー１３からフィードバ
ックされかつ分周回路１９ｄによって分周されたクロッ
ク信号との位相及び周波数を一致させている。
【００８４】分周回路１９ｄでクロックツリー１３から
のフィードバック信号を分周することによって、入力Ｃ
ＬＫから入力されるグローバルクロック信号と同位相で
かつ周波数の高いローカルクロック信号を回路ブロック
内に分配することができる。したがって、グローバルク
ロック信号は周波数を低くすることができるので、グロ
ーバルクロック信号の分配に消費される電力が削減可能
となる。
のフィードバック信号を分周することによって、入力Ｃ
ＬＫから入力されるグローバルクロック信号と同位相で
かつ周波数の高いローカルクロック信号を回路ブロック
内に分配することができる。したがって、グローバルク
ロック信号は周波数を低くすることができるので、グロ
ーバルクロック信号の分配に消費される電力が削減可能
となる。
【００８５】図１３は図１のグローバルクロック生成回
路１の構成例を示す図である。図において、グローバル
クロック生成回路１は位相同期ループ回路２０と、セレ
クタ２５と、ＡＮＤ（論理積）ゲート２６とから構成さ
れており、位相同期ループ回路２０は可変発振回路２１
と、位相比較回路２２と、ループフィルタ２３と、分周
回路２４とから構成されている。
路１の構成例を示す図である。図において、グローバル
クロック生成回路１は位相同期ループ回路２０と、セレ
クタ２５と、ＡＮＤ（論理積）ゲート２６とから構成さ
れており、位相同期ループ回路２０は可変発振回路２１
と、位相比較回路２２と、ループフィルタ２３と、分周
回路２４とから構成されている。
【００８６】このグローバルクロック生成回路１におい
ては位相同期ループ回路２０によって入力ＣＬＫに入力
されるＬＳＩ外部からの基準クロック信号を逓倍し、そ
の逓倍したクロック信号をＡＮＤゲート２６を通して出
力ＯＵＴからグローバルクロック分配回路２に出力して
いる。
ては位相同期ループ回路２０によって入力ＣＬＫに入力
されるＬＳＩ外部からの基準クロック信号を逓倍し、そ
の逓倍したクロック信号をＡＮＤゲート２６を通して出
力ＯＵＴからグローバルクロック分配回路２に出力して
いる。
【００８７】ＡＮＤゲート２６は入力ＥＮＡによって、
位相同期ループ回路２０がロックするまでは、その出力
がＯＵＴに出力されるのを防ぐことで、各ローカルクロ
ック生成回路４−ｍやローカルクロック分配回路５−ｍ
の誤動作を防止する。セレクタ２５は初期状態では可変
発振回路２１の出力を分周回路２４にフィードバックし
ている。
位相同期ループ回路２０がロックするまでは、その出力
がＯＵＴに出力されるのを防ぐことで、各ローカルクロ
ック生成回路４−ｍやローカルクロック分配回路５−ｍ
の誤動作を防止する。セレクタ２５は初期状態では可変
発振回路２１の出力を分周回路２４にフィードバックし
ている。
【００８８】位相同期ループ回路２０がロックし、グロ
ーバルクロック分配回路２への出力が開始されると、セ
レクタ２５は入力ＲＥＦに入力される近傍のローカルク
ロック生成回路４−ｍの出力を分周回路２４にフィード
バックすることによって、外部クロック信号とＬＳＩ内
部に分配されるクロック信号との位相合わせを可能にし
ている。
ーバルクロック分配回路２への出力が開始されると、セ
レクタ２５は入力ＲＥＦに入力される近傍のローカルク
ロック生成回路４−ｍの出力を分周回路２４にフィード
バックすることによって、外部クロック信号とＬＳＩ内
部に分配されるクロック信号との位相合わせを可能にし
ている。
【００８９】上記のように本発明では、グローバルクロ
ック分配回路２によってグローバルクロック信号を各回
路ブロックに分配し、各回路ブロックはローカルクロッ
ク生成回路４−ｍでローカルクロック信号を生成し、ロ
ーカルクロック分配回路５−ｍで回路ブロック内にロー
カルクロック信号を分配する。これは、各回路ブロック
でローカルクロック生成・分配回路の設計レイアウトを
他の回路ブロックに依存せずに独立して行えることを意
味し、設計レイアウトコストを削減することが可能とな
る。
ック分配回路２によってグローバルクロック信号を各回
路ブロックに分配し、各回路ブロックはローカルクロッ
ク生成回路４−ｍでローカルクロック信号を生成し、ロ
ーカルクロック分配回路５−ｍで回路ブロック内にロー
カルクロック信号を分配する。これは、各回路ブロック
でローカルクロック生成・分配回路の設計レイアウトを
他の回路ブロックに依存せずに独立して行えることを意
味し、設計レイアウトコストを削減することが可能とな
る。
【００９０】また、各回路ブロック単位で周波数制御や
クロック停止等のクロック制御を容易に行うことができ
る。さらに、位相同期ループ回路あるいは遅延同期ルー
プ回路で動的に位相合わせを行うので、各回路ブロック
で異なる周波数のクロック信号を選択することができ、
また各同路ブロック毎に電源電圧が異なっていてもよ
い。
クロック停止等のクロック制御を容易に行うことができ
る。さらに、位相同期ループ回路あるいは遅延同期ルー
プ回路で動的に位相合わせを行うので、各回路ブロック
で異なる周波数のクロック信号を選択することができ、
また各同路ブロック毎に電源電圧が異なっていてもよ
い。
【００９１】図１４は本発明を適用したＬＳＩの構成例
を示す図である。図において、ＬＳＩ４０は回路ブロッ
ク４１〜４８で構成され、回路ブロック４１はクロック
周波数がｆ１、電源電圧がＶ１となっており、回路ブロ
ック４２はクロック周波数がｆ２、電源電圧がＶ２とな
っており、回路ブロック４３はクロック周波数がｆ３、
電源電圧がＶ３となっており、回路ブロック４４はクロ
ック周波数がｆ４、電源電圧がＶ４となっている。
を示す図である。図において、ＬＳＩ４０は回路ブロッ
ク４１〜４８で構成され、回路ブロック４１はクロック
周波数がｆ１、電源電圧がＶ１となっており、回路ブロ
ック４２はクロック周波数がｆ２、電源電圧がＶ２とな
っており、回路ブロック４３はクロック周波数がｆ３、
電源電圧がＶ３となっており、回路ブロック４４はクロ
ック周波数がｆ４、電源電圧がＶ４となっている。
【００９２】また、回路ブロック４５はクロック周波数
がｆ５、電源電圧がＶ５となっており、回路ブロック４
６はクロック周波数がｆ６、電源電圧がＶ６となってお
り、回路ブロック４７はクロック周波数がｆ７、電源電
圧がＶ７となっており、回路ブロック４８はクロック周
波数がｆ８、電源電圧がＶ８となっている。
がｆ５、電源電圧がＶ５となっており、回路ブロック４
６はクロック周波数がｆ６、電源電圧がＶ６となってお
り、回路ブロック４７はクロック周波数がｆ７、電源電
圧がＶ７となっており、回路ブロック４８はクロック周
波数がｆ８、電源電圧がＶ８となっている。
【００９３】各回路ブロック４１〜４８にはローカルク
ロック生成・分配回路５１〜５８が設けられており、ロ
ーカルクロック生成・分配回路５１〜５８によって各回
路ブロック４１〜４８で適切なクロック周波数及び電源
電圧が選択される。
ロック生成・分配回路５１〜５８が設けられており、ロ
ーカルクロック生成・分配回路５１〜５８によって各回
路ブロック４１〜４８で適切なクロック周波数及び電源
電圧が選択される。
【００９４】一般に、ＬＳＩ回路の消費電力Ｐはクロッ
ク周波数をｆ、電源電圧をＶ、付加容量をＣとした時、
Ｐ＝１／２・ｆ・Ｃ・Ｖ・Ｖで表される。すなわち、そ
の回路ブロック４１〜４８に適切なクロック周波数及び
電源電圧を選択することは消費電力を削減する効果があ
る。
ク周波数をｆ、電源電圧をＶ、付加容量をＣとした時、
Ｐ＝１／２・ｆ・Ｃ・Ｖ・Ｖで表される。すなわち、そ
の回路ブロック４１〜４８に適切なクロック周波数及び
電源電圧を選択することは消費電力を削減する効果があ
る。
【００９５】また、各回路ブロック４１〜４８で独立し
てローカルクロック生成・分配回路５１〜５８の設計を
行えることから、図１４に示すように、他回路ブロック
のローカルクロック生成・分配回路やグローバルクロッ
ク生成・分配回路の再設計を行うことなく、回路ブロッ
ク４３と回路ブロック４９との入替えや回路ブロック４
１〜４８の再設計を行うことができる。
てローカルクロック生成・分配回路５１〜５８の設計を
行えることから、図１４に示すように、他回路ブロック
のローカルクロック生成・分配回路やグローバルクロッ
ク生成・分配回路の再設計を行うことなく、回路ブロッ
ク４３と回路ブロック４９との入替えや回路ブロック４
１〜４８の再設計を行うことができる。
【００９６】これは回路ブロック４１〜４８のモジュー
ル化やライブラリ化を容易にし、回路ブロック４１〜４
８の再利用性を向上させ、特に多様な機能を１チップに
集積するシステムＬＳＩの設計コストの削減が可能とな
る。
ル化やライブラリ化を容易にし、回路ブロック４１〜４
８の再利用性を向上させ、特に多様な機能を１チップに
集積するシステムＬＳＩの設計コストの削減が可能とな
る。
【００９７】このように、互いに逆方向かつ２重にグロ
ーバルクロック分配回路２を設置してグローバルクロッ
ク信号を分配し、ＬＳＩを構成する複数の回路ブロック
４１〜４８毎に独立にローカルクロック信号を生成・分
配することによって、デバイスばらつきや温度変動、及
び電源電圧変動等による影響を補償し、ＬＳＩ全体に低
スキューでクロック信号を分配することができる。
ーバルクロック分配回路２を設置してグローバルクロッ
ク信号を分配し、ＬＳＩを構成する複数の回路ブロック
４１〜４８毎に独立にローカルクロック信号を生成・分
配することによって、デバイスばらつきや温度変動、及
び電源電圧変動等による影響を補償し、ＬＳＩ全体に低
スキューでクロック信号を分配することができる。
【００９８】また、グローバルクロック分配回路２に複
数のクロックバッファ３０−ｍ，３１−ｍを挿入し、各
クロックバッファ３０−ｍ，３１−ｍ間の配線を十分短
くすることで、配線間カップリングやノイズの影響が受
けにくくなり、高速なクロック信号の分配が可能とな
る。
数のクロックバッファ３０−ｍ，３１−ｍを挿入し、各
クロックバッファ３０−ｍ，３１−ｍ間の配線を十分短
くすることで、配線間カップリングやノイズの影響が受
けにくくなり、高速なクロック信号の分配が可能とな
る。
【００９９】さらに、グローバルクロック分配回路２に
接続するローカルクロック生成回路４−ｍの数及び位置
が任意であるため、設計レイアウトでの自由度を高くす
ることができ、クロック分配回路２の設計レイアウトコ
ストを減少させることができる。
接続するローカルクロック生成回路４−ｍの数及び位置
が任意であるため、設計レイアウトでの自由度を高くす
ることができ、クロック分配回路２の設計レイアウトコ
ストを減少させることができる。
【０１００】さらにまた、ＬＳＩを構成する各回路ブロ
ック４１〜４８でローカルクロック生成・分配回路５１
〜５８を、他の回路ブロックに非依存でかつ独立して設
計レイアウトすることができるので、回路ブロック４１
〜４８のモジュール化やライブラリ化が容易となり、再
利用性が向上するとともに、システムＬＳＩの設計コス
トを削減することができる。また、回路ブロック４１〜
４８単位で周波数変更やクロック停止等のクロック制御
を容易に行うことができる。
ック４１〜４８でローカルクロック生成・分配回路５１
〜５８を、他の回路ブロックに非依存でかつ独立して設
計レイアウトすることができるので、回路ブロック４１
〜４８のモジュール化やライブラリ化が容易となり、再
利用性が向上するとともに、システムＬＳＩの設計コス
トを削減することができる。また、回路ブロック４１〜
４８単位で周波数変更やクロック停止等のクロック制御
を容易に行うことができる。
【０１０１】この場合、ＬＳＩを構成する各回路ブロッ
ク４１〜４８で異なったクロック周波数及び電源電圧を
容易に選択することができるので、各回路ブロック４１
〜４８毎に適切なクロック周波数及び電源電圧を選択す
ることによって、消費電力を削減することができる。
ク４１〜４８で異なったクロック周波数及び電源電圧を
容易に選択することができるので、各回路ブロック４１
〜４８毎に適切なクロック周波数及び電源電圧を選択す
ることによって、消費電力を削減することができる。
【０１０２】
【発明の効果】以上説明したように本発明によれば、外
部から入力される基準クロック信号に基づいてグローバ
ルクロック信号を生成するグローバルクロック生成手段
と、グローバルクロック生成手段で生成されたグローバ
ルクロック信号を大規模集積回路内に分配しかつ互いに
逆方向となるように大規模集積回路内に二重ループ状に
配置されたグローバルクロック分配手段と、グローバル
クロック分配手段によって分配される２つのグローバル
クロック信号各々の位相の中間位相を基準にローカルク
ロック信号を生成するローカルクロック生成手段と、ロ
ーカルクロック生成手段で生成されたローカルクロック
信号を自手段の近傍領域に分配するローカルクロック分
配手段とを備えることによって、ＬＳＩ上に低スキュー
でかつ高速なクロックを分配することができるという効
果がある。
部から入力される基準クロック信号に基づいてグローバ
ルクロック信号を生成するグローバルクロック生成手段
と、グローバルクロック生成手段で生成されたグローバ
ルクロック信号を大規模集積回路内に分配しかつ互いに
逆方向となるように大規模集積回路内に二重ループ状に
配置されたグローバルクロック分配手段と、グローバル
クロック分配手段によって分配される２つのグローバル
クロック信号各々の位相の中間位相を基準にローカルク
ロック信号を生成するローカルクロック生成手段と、ロ
ーカルクロック生成手段で生成されたローカルクロック
信号を自手段の近傍領域に分配するローカルクロック分
配手段とを備えることによって、ＬＳＩ上に低スキュー
でかつ高速なクロックを分配することができるという効
果がある。
【図１】本発明の一実施例によるクロック信号分配回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１のグローバルクロック分配回路の動作を示
す図である。
す図である。
【図３】図１のグローバルクロック分配回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図４】図１のローカルクロック生成回路の構成例を示
すブロック図である。
すブロック図である。
【図５】図１のローカルクロック生成回路の他の構成例
を示すブロック図である。
を示すブロック図である。
【図６】図４の可変遅延回路の構成例を示す図である。
【図７】図５の固定遅延回路の構成例を示す図である。
【図８】図１のローカルクロック分配回路の構成例を示
す図である。
す図である。
【図９】図４の位相比較回路の構成例を示す図である。
【図１０】図４の位相比較回路の動作を示すタイミング
チャートである。
チャートである。
【図１１】図１のローカルクロック分配回路の他の構成
例を示す図である。
例を示す図である。
【図１２】図１のローカルクロック分配回路の別の構成
例を示す図である。
例を示す図である。
【図１３】図１のグローバルクロック生成回路の構成例
を示す図である。
を示す図である。
【図１４】本発明を適用したＬＳＩの構成例を示す図で
ある。
ある。
【図１５】従来例のクロック分配回路の構成例を示すブ
ロック図である。
ロック図である。
【図１６】従来例のクロック分配回路を他の構成例を示
すブロック図である。
すブロック図である。
１ グローバルクロック生成同路 ２ グローバルクロック分配回路 ２ａ，２ｂ 入力端 ２ｃ，２ｄ 出力端 ３−１〜３−（ｌ＋１） クロックバッファ対 ４−（ｉ＋１），４−（ｉ＋２），４−ｊ，４−（ｋ＋
１），４−（ｌ＋１） ローカルクロック生成回路 ５−（ｉ＋１），５−（ｉ＋２），５−ｊ，５−（ｋ＋
１），５−（ｌ＋１） ローカルクロック分配回路 ６，７，１２ａ，１８ａ 可変遅延回路 ８，１２ｂ，１８ｂ，１９ｂ，２２ 位相比較回路 ９，１２ｃ，１８ｃ 制御回路 １０，１１ 固定遅延回路 １０ａ〜１０ｃ，６８〜９０ ＮＡＮＤゲート １２，１８ 遅延同期ループ回路 １３ クロックツリー １３ａ〜１３ｍ，３０−１〜３０−（ｌ＋１），３１−
１〜３１−（ｌ＋１） クロックバッファ １４，１５，１８ｄ，１９ｄ，２４ 分周回路 １４ａ，１５ａ，１６，１７ Ｄフリップフロップ １９ａ，２１ 可変発振回路 １９ｃ，２３ ループフィルタ ２０ 位相同期ループ回路 ２５ セレクタ ２６ ＡＮＤゲート ４０ ＬＳＩ ４１〜４９ 回路ブロック ５１〜５８ ローカルクロック生成・分配回路 ６１〜６７ インバータ
１），４−（ｌ＋１） ローカルクロック生成回路 ５−（ｉ＋１），５−（ｉ＋２），５−ｊ，５−（ｋ＋
１），５−（ｌ＋１） ローカルクロック分配回路 ６，７，１２ａ，１８ａ 可変遅延回路 ８，１２ｂ，１８ｂ，１９ｂ，２２ 位相比較回路 ９，１２ｃ，１８ｃ 制御回路 １０，１１ 固定遅延回路 １０ａ〜１０ｃ，６８〜９０ ＮＡＮＤゲート １２，１８ 遅延同期ループ回路 １３ クロックツリー １３ａ〜１３ｍ，３０−１〜３０−（ｌ＋１），３１−
１〜３１−（ｌ＋１） クロックバッファ １４，１５，１８ｄ，１９ｄ，２４ 分周回路 １４ａ，１５ａ，１６，１７ Ｄフリップフロップ １９ａ，２１ 可変発振回路 １９ｃ，２３ ループフィルタ ２０ 位相同期ループ回路 ２５ セレクタ ２６ ＡＮＤゲート ４０ ＬＳＩ ４１〜４９ 回路ブロック ５１〜５８ ローカルクロック生成・分配回路 ６１〜６７ インバータ
Claims (12)
- 【請求項１】 外部から入力される基準クロック信号に
基づいてグローバルクロック信号を生成するグローバル
クロック生成手段と、前記グローバルクロック生成手段
で生成された前記グローバルクロック信号を大規模集積
回路内に分配しかつ互いに逆方向となるように前記大規
模集積回路内に二重ループ状に配置されたグローバルク
ロック分配手段と、前記グローバルクロック分配手段に
よって分配される２つのグローバルクロック信号各々の
位相の中間位相を基準にローカルクロック信号を生成す
るローカルクロック生成手段と、前記ローカルクロック
生成手段で生成された前記ローカルクロック信号を自手
段の近傍領域に分配するローカルクロック分配手段とを
有することを特徴とするクロック信号分配回路。 - 【請求項２】 前記グローバルクロック分配手段は、互
いに逆方向に伝達される前記グローバルクロック信号を
保持する第１及び第２のクロックバッファからなる複数
のクロックバッファ対と、隣接する前記第１のクロック
バッファ同士を接続する第１の配線と、前記第１の配線
に平行に配設されかつ隣接する前記第２のクロックバッ
ファ同士を接続する第２の配線とを含むことを特徴とす
る請求項１記載のクロック信号分配回路。 - 【請求項３】 前記複数のクロックバッファ対は、前記
大規模集積回路内で全て等間隔にレイアウトされかつ等
長の前記第１及び第２の配線で接続されるようにしたこ
とを特徴とする請求項２記載のクロック信号分配回路。 - 【請求項４】 前記ローカルクロック生成手段は、前記
グローバルクロック信号の遅延量を外部信号に応じて可
変自在としかつ同一構成の第１及び第２の可変遅延手段
と、前記第１及び第２の可変遅延手段で遅延されたクロ
ック信号と当該クロック信号とは逆方向から伝達される
グローバルクロック信号との位相を比較する位相比較手
段と、前記位相比較手段の比較結果に基づいて前記第１
及び第２の可変遅延手段における遅延量を可変制御する
制御手段とを含み、前記制御手段の制御によって前記グ
ローバルクロック分配手段が互いに逆方向から分配する
２つのグローバルクロック信号各々の位相の中間位相を
もつローカルクロック信号を生成するよう構成したこと
を特徴とする請求項１から請求項３のいずれか記載のク
ロック信号分配回路。 - 【請求項５】 前記位相比較手段は、前記第１及び第２
の可変遅延手段で遅延されたクロック信号と当該クロッ
ク信号とは逆方向から伝達されるグローバルクロック信
号とを夫々分周する第１及び第２の分周手段を含み、前
記第１及び第２の可変遅延手段で遅延されたクロック信
号と当該クロック信号とは逆方向から伝達されるグロー
バルクロック信号との位相差が入力のサイクル時間の２
分の１よりも大きい場合でも動作自在としたことを特徴
とする請求項４記載のクロック信号分配回路。 - 【請求項６】 前記ローカルクロック生成手段は、前記
グローバルクロック信号の遅延量を外部信号に応じて可
変自在としかつ同一構成の第１及び第２の可変遅延手段
と、当該クロック信号とは逆方向から伝達されるグロー
バルクロック信号を予め設定された所定遅延量だけ遅延
する第１及び第２の固定遅延手段と、前記第１及び第２
の可変遅延手段で遅延されたクロック信号と前記第１及
び第２の固定遅延手段で遅延されたクロック信号との位
相を比較する位相比較手段と、前記位相比較手段の比較
結果に基づいて前記第１及び第２の可変遅延手段におけ
る遅延量を可変制御する制御手段とを含み、前記制御手
段の制御によって前記グローバルクロック分配手段が互
いに逆方向から分配する２つのグローバルクロック信号
各々の位相の中間位相よりも前記所定遅延量だけ遅延さ
れた位相をもつローカルクロック信号を生成するよう構
成したことを特徴とする請求項１から請求項３のいずれ
か記載のクロック信号分配回路。 - 【請求項７】 前記位相比較手段は、前記第１及び第２
の可変遅延手段で遅延されたクロック信号と前記第１及
び第２の固定遅延手段で遅延されたクロック信号とを夫
々分周する第１及び第２の分周手段を含み、前記第１及
び第２の可変遅延手段で遅延されたクロック信号と前記
第１及び第２の固定遅延手段で遅延されたクロック信号
との位相差が入力のサイクル時間の２分の１よりも大き
い場合でも動作自在としたことを特徴とする請求項６記
載のクロック信号分配回路。 - 【請求項８】 前記ローカルクロック分配手段は、前記
ローカルクロック生成手段で生成された前記ローカルク
ロック信号を分配するクロックツリー回路を含むことを
特徴とする請求項１から請求項７のいずれか記載のクロ
ック信号分配回路。 - 【請求項９】 前記ローカルクロック分配手段は、前記
ローカルクロック生成手段で生成された前記ローカルク
ロック信号を分配するクロックツリー回路と、前記ロー
カルクロック信号と前記クロックツリー回路から帰還さ
れるクロック信号との位相差をなくす遅延同期ループ回
路とを含むことを特徴とする請求項１から請求項７のい
ずれか記載のクロック信号分配回路。 - 【請求項１０】 前記ローカルクロック分配手段は、前
記ローカルクロック生成手段で生成された前記ローカル
クロック信号を分配するクロックツリー回路と、前記ロ
ーカルクロック信号と前記クロックツリー回路から帰還
されるクロック信号との位相差をなくす位相同期ループ
回路とを含むことを特徴とする請求項１から請求項６の
いずれか記載のクロック信号分配回路。 - 【請求項１１】 前記ローカルクロック生成手段及び前
記ローカルクロック分配手段は、前記大規模集積回路を
構成する複数の回路ブロック各々に配設されたことを特
徴とする請求項１から請求項１０のいずれか記載のクロ
ック信号分配回路。 - 【請求項１２】 前記複数の回路ブロックは、各々固有
の電源電圧及びクロック周波数を持つことを特徴とする
請求項１１記載のクロック信号分配回路。
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