JP3440922B2 - 集積回路 - Google Patents
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- JP3440922B2 JP3440922B2 JP2000136543A JP2000136543A JP3440922B2 JP 3440922 B2 JP3440922 B2 JP 3440922B2 JP 2000136543 A JP2000136543 A JP 2000136543A JP 2000136543 A JP2000136543 A JP 2000136543A JP 3440922 B2 JP3440922 B2 JP 3440922B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Description
【０００１】
【発明の属する技術分野】本発明は集積回路に関し、特
に多相クロックが内部回路に分配される集積回路におけ
るクロック分配方式に関するものである。
に多相クロックが内部回路に分配される集積回路におけ
るクロック分配方式に関するものである。
【０００２】
【従来の技術】ＬＳＩに要求されるクロック動作周波数
として、ＧＨｚ帯が開発射程範囲に入り、かつ多相のク
ロックを必要としてきている。この時、各相内のクロッ
クスキュー削減が要求されるのみならず、異相間のクロ
ックスキューについてもそのスキュー削減が必須となっ
ている。周波数の異なるクロックをＬＳＩの内部回路で
ある論理回路に供給するためには、当然のことながら、
複数系統のクロック分配が必要となる。
として、ＧＨｚ帯が開発射程範囲に入り、かつ多相のク
ロックを必要としてきている。この時、各相内のクロッ
クスキュー削減が要求されるのみならず、異相間のクロ
ックスキューについてもそのスキュー削減が必須となっ
ている。周波数の異なるクロックをＬＳＩの内部回路で
ある論理回路に供給するためには、当然のことながら、
複数系統のクロック分配が必要となる。
【０００３】従来技術の延長線上で、ＬＳＩのクロック
入力点から複数のクロック分配を行えば、異相間のクロ
ックスキューに関しては、クロック分配遅延時間が長く
なり、ＬＳＩ内の製造ばらつきやノイズの影響等が大き
くなり、安定動作のために設計マージンを大きくしなけ
ればならないが、その結果として性能向上阻害を引き起
こす。
入力点から複数のクロック分配を行えば、異相間のクロ
ックスキューに関しては、クロック分配遅延時間が長く
なり、ＬＳＩ内の製造ばらつきやノイズの影響等が大き
くなり、安定動作のために設計マージンを大きくしなけ
ればならないが、その結果として性能向上阻害を引き起
こす。
【０００４】特に大規模ＬＳＩにＧＨｚ帯クロック分配
する場合においては、分配配線系が持つ表皮効果や反射
等の物理特性により、細かなバッファリングを行わなけ
ればならず、そのクロック分配遅延時間は増加傾向にあ
り、スキュー削減を阻害する大きな要因の一つになって
いる。また、ＬＳＩの大規模化は、従来問題とならなか
ったＬＳＩ内の製造ばらつきが大きな課題となる要素を
持っている。
する場合においては、分配配線系が持つ表皮効果や反射
等の物理特性により、細かなバッファリングを行わなけ
ればならず、そのクロック分配遅延時間は増加傾向にあ
り、スキュー削減を阻害する大きな要因の一つになって
いる。また、ＬＳＩの大規模化は、従来問題とならなか
ったＬＳＩ内の製造ばらつきが大きな課題となる要素を
持っている。
【０００５】一方で、ＬＳＩ開発ＴＡＴ（Turn-Around
Time：納期）を短くするためにも設計用容易化が必要で
ある。このため従来より、例えば、特開平８−５５９６
２号公報等にも示されるているように、クロック供給源
（バッファ）とその出力を配線により短絡（ワイヤー
ド）することによって、設計にて遅延合わせ（すなわち
スキュー削減）を行うと共に、ＬＳＩ内の製造ばらつき
による影響を抑える方式や、特願平１０−２０５３６１
号明細書に示されているように、クロック幹線を利用し
たクロック分配方式による簡易かつクロックスキューを
小さく抑える構成が提案されている。
Time：納期）を短くするためにも設計用容易化が必要で
ある。このため従来より、例えば、特開平８−５５９６
２号公報等にも示されるているように、クロック供給源
（バッファ）とその出力を配線により短絡（ワイヤー
ド）することによって、設計にて遅延合わせ（すなわち
スキュー削減）を行うと共に、ＬＳＩ内の製造ばらつき
による影響を抑える方式や、特願平１０−２０５３６１
号明細書に示されているように、クロック幹線を利用し
たクロック分配方式による簡易かつクロックスキューを
小さく抑える構成が提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、これ等
従来技術では、多相クロックの分配におけるスキューの
削減に関しては何等対策もなくその示唆さえもないもの
である。従って、従来のクロック分配構成を大きく変え
ることなく、スキュー削減を可能とした多相クロック分
配を行う技術が要求される。
従来技術では、多相クロックの分配におけるスキューの
削減に関しては何等対策もなくその示唆さえもないもの
である。従って、従来のクロック分配構成を大きく変え
ることなく、スキュー削減を可能とした多相クロック分
配を行う技術が要求される。
【０００７】そこで、本発明はかかる要求に鑑みてなさ
れたものであって、その目的とするところは、多相クロ
ックを内部回路で分配する際に、クロックスキューの削
減を可能とした集積回路を提供することである。
れたものであって、その目的とするところは、多相クロ
ックを内部回路で分配する際に、クロックスキューの削
減を可能とした集積回路を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、多相ク
ロックが内部回路に分配される集積回路であって、入力
されたクロックからｎ分周（ｎは正の整数）クロックを
生成する分周手段及びこの分周クロックを対応するｎ分
周クロック主配線へ導出するための駆動手段からなる複
数のｎ分周クロック主配線駆動回路と、入力されたクロ
ックを遅延してノーマルクロックを出力する遅延手段及
びこのノーマルクロックを対応するノーマルクロック主
配線へ導出するための駆動手段からなる複数のノーマル
クロック主配線駆動回路と、クロック入力回路からのク
ロックを分配するクロック配線及びこの分配クロックの
各々を入力とし前記ｎ分周クロック主配線駆動回路及び
ノーマルクロック主配線駆動回路の各々に対して前記分
配クロックを供給する複数のクロック分配中継バッファ
からなるクロック分配回路と、前記クロック分配中継バ
ッファの全ての出力を短絡する短絡配線と、前記ｎ分周
クロック主配線駆動回路の全ての出力を短絡する短絡配
線と、前記ノーマルクロック主配線駆動回路の全ての出
力を短絡する短絡配線と、を含むことを特徴とする集積
回路が得られる。
ロックが内部回路に分配される集積回路であって、入力
されたクロックからｎ分周（ｎは正の整数）クロックを
生成する分周手段及びこの分周クロックを対応するｎ分
周クロック主配線へ導出するための駆動手段からなる複
数のｎ分周クロック主配線駆動回路と、入力されたクロ
ックを遅延してノーマルクロックを出力する遅延手段及
びこのノーマルクロックを対応するノーマルクロック主
配線へ導出するための駆動手段からなる複数のノーマル
クロック主配線駆動回路と、クロック入力回路からのク
ロックを分配するクロック配線及びこの分配クロックの
各々を入力とし前記ｎ分周クロック主配線駆動回路及び
ノーマルクロック主配線駆動回路の各々に対して前記分
配クロックを供給する複数のクロック分配中継バッファ
からなるクロック分配回路と、前記クロック分配中継バ
ッファの全ての出力を短絡する短絡配線と、前記ｎ分周
クロック主配線駆動回路の全ての出力を短絡する短絡配
線と、前記ノーマルクロック主配線駆動回路の全ての出
力を短絡する短絡配線と、を含むことを特徴とする集積
回路が得られる。
【０００９】そして、前記ｎ分周クロック主配線駆動回
路及びノーマルクロック主配線駆動回路の各々に対する
前記クロック分配回路による各分配ノーマルクロックの
遅延時間が全て等しくなるよう、前記クロック分配回路
のクロック配線を等長としかつ前記クロック分配中継バ
ッファの特性を同一としたことを特徴とし、また、前記
ｎ分周手段と前記遅延手段との遅延時間は等しく設定さ
れていることを特徴としている。
路及びノーマルクロック主配線駆動回路の各々に対する
前記クロック分配回路による各分配ノーマルクロックの
遅延時間が全て等しくなるよう、前記クロック分配回路
のクロック配線を等長としかつ前記クロック分配中継バ
ッファの特性を同一としたことを特徴とし、また、前記
ｎ分周手段と前記遅延手段との遅延時間は等しく設定さ
れていることを特徴としている。
【００１０】更に、前記ｎ分周クロック主配線駆動回路
及びノーマルクロック主配線駆動回路の各々における前
記駆動手段は、その負荷を調整する負荷調整手段を有す
ることを特徴とし、また前記ｎ分周クロック主配線駆動
回路及びノーマルクロック主配線駆動回路並びにクロッ
ク分配中継バッファを前記内部回路の周囲に設けたこと
を特徴としている。更にはまた、前記ｎ分周クロック主
配線駆動回路及びノーマルクロック主配線駆動回路並び
にクロック分配中継バッファからなる前記クロック分配
回路を櫛歯状に設けたことを特徴としている。
及びノーマルクロック主配線駆動回路の各々における前
記駆動手段は、その負荷を調整する負荷調整手段を有す
ることを特徴とし、また前記ｎ分周クロック主配線駆動
回路及びノーマルクロック主配線駆動回路並びにクロッ
ク分配中継バッファを前記内部回路の周囲に設けたこと
を特徴としている。更にはまた、前記ｎ分周クロック主
配線駆動回路及びノーマルクロック主配線駆動回路並び
にクロック分配中継バッファからなる前記クロック分配
回路を櫛歯状に設けたことを特徴としている。
【００１１】本発明の作用を述べる。ＬＳＩの内部回路
に分配する多相クロックの周波数が基準クロックの整数
倍比であるような多相クロックを分配する場合におい
て、基準クロックのみをクロック入力からＬＳＩのほぼ
全域に配備されるクロック主分配回路まで分配した後、
クロック主分配回路内で、必要とする多相クロックを必
要相分作成されたクロック幹線を利用してクロック分配
することにより、クロック分岐後のクロック分配遅延時
間を削減し、異相間スキューを抑え得るという効果が生
ずる。
に分配する多相クロックの周波数が基準クロックの整数
倍比であるような多相クロックを分配する場合におい
て、基準クロックのみをクロック入力からＬＳＩのほぼ
全域に配備されるクロック主分配回路まで分配した後、
クロック主分配回路内で、必要とする多相クロックを必
要相分作成されたクロック幹線を利用してクロック分配
することにより、クロック分岐後のクロック分配遅延時
間を削減し、異相間スキューを抑え得るという効果が生
ずる。
【００１２】また、そのクロック分配構成が、従来型の
クロック幹線を利用したクロック分配方式を大きく変え
る構成ではないことから、幹線分配方式が有する同相ク
ロックの低スキュー性・設計容易性を損なうことなく、
また設計手法の変更量も少なくて済むことになる。更
に、クロック主分配回路にクロック幹線負荷のアンバラ
ンス（幹線にぶら下がるＦＦ，ＲＡＭ等の順序回路の合
計負荷）を補正する調整負荷回路を兼ね備えることによ
り、スキューのさらなる低減が可能となる。
クロック幹線を利用したクロック分配方式を大きく変え
る構成ではないことから、幹線分配方式が有する同相ク
ロックの低スキュー性・設計容易性を損なうことなく、
また設計手法の変更量も少なくて済むことになる。更
に、クロック主分配回路にクロック幹線負荷のアンバラ
ンス（幹線にぶら下がるＦＦ，ＲＡＭ等の順序回路の合
計負荷）を補正する調整負荷回路を兼ね備えることによ
り、スキューのさらなる低減が可能となる。
【００１３】
【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施例を説明する。図１は本発明の実施例のレイアウ
トを含んだ構成図を示している。図１を参照すると、多
相クロックが分配される半導体集積回路１は、内部回路
である順序回路１０及び１２と、これ等回路の動作クロ
ックを分配供給するためのクロック分配回路２とを有し
ている。
の実施例を説明する。図１は本発明の実施例のレイアウ
トを含んだ構成図を示している。図１を参照すると、多
相クロックが分配される半導体集積回路１は、内部回路
である順序回路１０及び１２と、これ等回路の動作クロ
ックを分配供給するためのクロック分配回路２とを有し
ている。
【００１４】クロック分配回路２として、基準クロック
（ノーマルクロック）からｎ分周クロックを作成して対
応するｎ分周クロック主配線１１へ供給する複数のｎ分
周クロック主配線駆動回路８と、基準クロック（ノーマ
ルクロック）を遅延して対応するノーマルクロック主配
線１３へ供給する複数のノーマルクロック主配線駆動回
路９とが設けられている。
（ノーマルクロック）からｎ分周クロックを作成して対
応するｎ分周クロック主配線１１へ供給する複数のｎ分
周クロック主配線駆動回路８と、基準クロック（ノーマ
ルクロック）を遅延して対応するノーマルクロック主配
線１３へ供給する複数のノーマルクロック主配線駆動回
路９とが設けられている。
【００１５】また、複数のｎ分周クロック主配線駆動回
路８及び複数のノーマルクロック主配線駆動回路９の各
々に対して、クロック入力回路１４からクロックを分配
するためのクロック配線４並びに複数のクロック分配中
継バッファ３が設けられている。更に、クロック分配中
継バッファ３の全ての出力を短絡するクロック分配中継
バッファ出力ワイヤード配線５と、ｎ分周クロック主配
線駆動回路８の全ての出力を短絡するワイヤード配線６
と、ノーマルクロック主配線駆動回路９の出力を全て短
絡するワイヤード配線７とが設けられている。
路８及び複数のノーマルクロック主配線駆動回路９の各
々に対して、クロック入力回路１４からクロックを分配
するためのクロック配線４並びに複数のクロック分配中
継バッファ３が設けられている。更に、クロック分配中
継バッファ３の全ての出力を短絡するクロック分配中継
バッファ出力ワイヤード配線５と、ｎ分周クロック主配
線駆動回路８の全ての出力を短絡するワイヤード配線６
と、ノーマルクロック主配線駆動回路９の出力を全て短
絡するワイヤード配線７とが設けられている。
【００１６】そして、ｎ分周クロック主配線１１の各々
は対応するｎ分周クロック主配線駆動回路８の出力によ
り駆動され、またノーマルクロック主配線１３の各々は
対応するノーマルクロック主配線駆動回路９の出力によ
り駆動される。ｎ分周クロック主配線１１の各々には、
ｎ分周クロックで動作する順序回路１０が接続されてお
り、またノーマルクロック主配線駆動回路９の各々に
は、ノーマルクロックで動作する順序回路１２が接続さ
れている。
は対応するｎ分周クロック主配線駆動回路８の出力によ
り駆動され、またノーマルクロック主配線１３の各々は
対応するノーマルクロック主配線駆動回路９の出力によ
り駆動される。ｎ分周クロック主配線１１の各々には、
ｎ分周クロックで動作する順序回路１０が接続されてお
り、またノーマルクロック主配線駆動回路９の各々に
は、ノーマルクロックで動作する順序回路１２が接続さ
れている。
【００１７】図２は図１に示したｎ分周クロック主配線
駆動回路８の例を示す回路図である。この例では、２分
周の例を示しており、この２分周クロック主配線駆動回
路８は２分周器４１と２分周クロック主配線駆動回路３
１とからなり、２分周器４１は２分周器ノーマルクロッ
ク入力４２から供給されるノーマルクロックを２分周す
るフリップフロップ４４を有している。このｎ分周クロ
ック出力４３は次段のクロック主配線駆動回路入力３２
へ供給され、クロック主配線駆動バッファ３４を介して
クロック主配線駆動回路出力３３へ導出される。尚、３
５は後述するが、クロック主配線駆動回路の負荷調整の
ための調整用負荷回路である。
駆動回路８の例を示す回路図である。この例では、２分
周の例を示しており、この２分周クロック主配線駆動回
路８は２分周器４１と２分周クロック主配線駆動回路３
１とからなり、２分周器４１は２分周器ノーマルクロッ
ク入力４２から供給されるノーマルクロックを２分周す
るフリップフロップ４４を有している。このｎ分周クロ
ック出力４３は次段のクロック主配線駆動回路入力３２
へ供給され、クロック主配線駆動バッファ３４を介して
クロック主配線駆動回路出力３３へ導出される。尚、３
５は後述するが、クロック主配線駆動回路の負荷調整の
ための調整用負荷回路である。
【００１８】図３は図１に示したノーマルクロック主配
線駆動回路９の例を示す回路図である。このノーマルク
ロック主配線駆動回路９はノーマルクロックを遅延する
ための遅延器６１とノーマルクロック主配線駆動回路５
１とからなり、遅延器６１は遅延器ノーマルクロック入
力６２から供給されるノーマルクロックを遅延する遅延
バッファを有している。この遅延器６１の遅延クロック
出力６３は次段のクロック主配線駆動回路入力５２へ供
給され、クロック主配線駆動バッファ５４を介してクロ
ック主配線駆動回路出力５３へ導出される。尚、５５は
後述するが、クロック主配線駆動回路の負荷調整のため
の調整用負荷回路である。
線駆動回路９の例を示す回路図である。このノーマルク
ロック主配線駆動回路９はノーマルクロックを遅延する
ための遅延器６１とノーマルクロック主配線駆動回路５
１とからなり、遅延器６１は遅延器ノーマルクロック入
力６２から供給されるノーマルクロックを遅延する遅延
バッファを有している。この遅延器６１の遅延クロック
出力６３は次段のクロック主配線駆動回路入力５２へ供
給され、クロック主配線駆動バッファ５４を介してクロ
ック主配線駆動回路出力５３へ導出される。尚、５５は
後述するが、クロック主配線駆動回路の負荷調整のため
の調整用負荷回路である。
【００１９】多相クロックが分配される半導体集積回路
１において、クロックはまず基準クロック（ノーマルク
ロック）のみが、クロック入力回路１４からノーマルク
ロックを分配するクロック配線４ならびに複数個のクロ
ック分配中継バッファ３と、クロック分配中継バッファ
群の出力を各々短絡するクロック分配中継バッファ出力
ワイヤード配線５を利用し、複数個のｎ分周クロック主
配線駆動回路８並びにノーマルクロック分配回路９に分
配される。
１において、クロックはまず基準クロック（ノーマルク
ロック）のみが、クロック入力回路１４からノーマルク
ロックを分配するクロック配線４ならびに複数個のクロ
ック分配中継バッファ３と、クロック分配中継バッファ
群の出力を各々短絡するクロック分配中継バッファ出力
ワイヤード配線５を利用し、複数個のｎ分周クロック主
配線駆動回路８並びにノーマルクロック分配回路９に分
配される。
【００２０】この時、各分配遅延時間が等しくなるよう
に等配線長、等負荷となるように分配構成（中継バッフ
ァ・分配配線の画一構成、同一特性）を採ると共に、製
造ばらつきによるＬＳＩ内のクロック分配遅延時間変動
を抑えるために、クロック分配中継バッファ出力ワイヤ
ード配線５が作成されている。従って、ｎ分周クロック
主配線駆動回路８並びにノーマルクロック分配回路９に
分配されるクロックスキューは限りなく小さい構成がと
れる。
に等配線長、等負荷となるように分配構成（中継バッフ
ァ・分配配線の画一構成、同一特性）を採ると共に、製
造ばらつきによるＬＳＩ内のクロック分配遅延時間変動
を抑えるために、クロック分配中継バッファ出力ワイヤ
ード配線５が作成されている。従って、ｎ分周クロック
主配線駆動回路８並びにノーマルクロック分配回路９に
分配されるクロックスキューは限りなく小さい構成がと
れる。
【００２１】また、本構成は、図１のように、ｎ分周ク
ロック主配線駆動回路８及びノーマルクロック分配回路
９並びクロック分配中継バッファ３を、ＬＳＩの内部回
路の周囲に配備するか、または、図４のレイアウトを含
む構成図に示すように、これ等ｎ分周クロック主配線駆
動回路８及びノーマルクロック分配回路９並びクロック
分配中継バッファ３の集合からなるブロック（クロック
分配回路）２を、櫛歯状に配置することにより、入力点
からＦＦ／ＲＡＭといったクロック分配末端点までのク
ロック分配遅延時間の大部分が上述の分配構成部分が占
める構成となる。なお、図４において、図１と同等部分
は同一符号にて示している。
ロック主配線駆動回路８及びノーマルクロック分配回路
９並びクロック分配中継バッファ３を、ＬＳＩの内部回
路の周囲に配備するか、または、図４のレイアウトを含
む構成図に示すように、これ等ｎ分周クロック主配線駆
動回路８及びノーマルクロック分配回路９並びクロック
分配中継バッファ３の集合からなるブロック（クロック
分配回路）２を、櫛歯状に配置することにより、入力点
からＦＦ／ＲＡＭといったクロック分配末端点までのク
ロック分配遅延時間の大部分が上述の分配構成部分が占
める構成となる。なお、図４において、図１と同等部分
は同一符号にて示している。
【００２２】次に、ｎ分周クロック主配線駆動回路８に
おいて、必要とするｎ分周クロックの作成とｎ分周クロ
ック幹線並びにその負荷（ＦＦ／ＲＡＭといったクロッ
ク負荷）を駆動をそれぞれ、ｎ分周器４１とクロック主
配線駆動回路３１とにより構成している。ノーマルクロ
ックについては分周クロックの作成は不要であるが、ｎ
分周クロック主配線駆動回路８内のｎ分周器４１による
遅延時間が発生するため、そのままクロック主配線駆動
回路５１を利用して、ノーマルクロック幹線並びにその
負荷（ＦＦ／ＲＡＭといったクロック負荷）の駆動を行
えば，上記のｎ分周器４３による遅延分がそのままスキ
ューとなってしまうため、ｎ分周器ノーマルクロック入
力４２（図２ではｎ＝２）から２分周器出力４３までの
遅延時間と等しい遅延時間を、ノーマルクロック分配回
路９内の遅延回路６１により作成している。
おいて、必要とするｎ分周クロックの作成とｎ分周クロ
ック幹線並びにその負荷（ＦＦ／ＲＡＭといったクロッ
ク負荷）を駆動をそれぞれ、ｎ分周器４１とクロック主
配線駆動回路３１とにより構成している。ノーマルクロ
ックについては分周クロックの作成は不要であるが、ｎ
分周クロック主配線駆動回路８内のｎ分周器４１による
遅延時間が発生するため、そのままクロック主配線駆動
回路５１を利用して、ノーマルクロック幹線並びにその
負荷（ＦＦ／ＲＡＭといったクロック負荷）の駆動を行
えば，上記のｎ分周器４３による遅延分がそのままスキ
ューとなってしまうため、ｎ分周器ノーマルクロック入
力４２（図２ではｎ＝２）から２分周器出力４３までの
遅延時間と等しい遅延時間を、ノーマルクロック分配回
路９内の遅延回路６１により作成している。
【００２３】第３に、ｎ分周クロック／ノーマルクロッ
ク共に、ｎ分周クロック主配線駆動回路８とノーマルク
ロック分配回路９とが駆動するクロック幹線構造が等し
くなるように設計する。加えて、各々複数個のｎ分周ク
ロック主配線駆動回路８同士、ノーマルクロック分配回
路９同士をそれぞれワイヤードするワイヤード配線６と
ワイヤード配線７とにより、各相内のスキューを従来の
幹線駆動方式通りのスキュー性能を達成することが可能
となる。
ク共に、ｎ分周クロック主配線駆動回路８とノーマルク
ロック分配回路９とが駆動するクロック幹線構造が等し
くなるように設計する。加えて、各々複数個のｎ分周ク
ロック主配線駆動回路８同士、ノーマルクロック分配回
路９同士をそれぞれワイヤードするワイヤード配線６と
ワイヤード配線７とにより、各相内のスキューを従来の
幹線駆動方式通りのスキュー性能を達成することが可能
となる。
【００２４】本発明で解決する異相クロック間のクロッ
クスキューについては、前述の通り、ワイヤード配線５
からｎ分周クロックとノーマルクロックとの分岐が発生
するが遅延の大部分が、ｎ分周クロック主配線駆動回路
８並びにノーマルクロック分配回路９までの分配遅延時
間であり、かつ分岐後の構成差分もｎ分周器４１とｎ分
周器４１の遅延時間に合わせた遅延回路６１のみである
ため、その発生スキューを小さく抑えられる。
クスキューについては、前述の通り、ワイヤード配線５
からｎ分周クロックとノーマルクロックとの分岐が発生
するが遅延の大部分が、ｎ分周クロック主配線駆動回路
８並びにノーマルクロック分配回路９までの分配遅延時
間であり、かつ分岐後の構成差分もｎ分周器４１とｎ分
周器４１の遅延時間に合わせた遅延回路６１のみである
ため、その発生スキューを小さく抑えられる。
【００２５】さらに、ｎ分周クロック、ノーマルクロッ
クともその分配構成が従来の幹線分配方式と比べ大きな
変更を伴わないため、幹線分配方式がもつ設計容易性を
損なうことなく、また設計手法の変更量も少なくて済
む。
クともその分配構成が従来の幹線分配方式と比べ大きな
変更を伴わないため、幹線分配方式がもつ設計容易性を
損なうことなく、また設計手法の変更量も少なくて済
む。
【００２６】ｎ分周クロック、ノーマルクロック各々の
駆動幹線並びにＦＦ／ＲＡＭ等の負荷がアンバランスす
る場合においても、ｎ分周クロック主配線駆動回路８、
ノーマルクロック分配回路９においてクロック主分配回
路３１内の調整負荷回路３５，５５を兼ね備えることに
より、負荷調整を行ってクロックスキューのさらなる低
減が可能となる。
駆動幹線並びにＦＦ／ＲＡＭ等の負荷がアンバランスす
る場合においても、ｎ分周クロック主配線駆動回路８、
ノーマルクロック分配回路９においてクロック主分配回
路３１内の調整負荷回路３５，５５を兼ね備えることに
より、負荷調整を行ってクロックスキューのさらなる低
減が可能となる。
【００２７】図１に示すようにｎ分周クロック主配線駆
動回路８、ノーマルクロック分配回路９を、集積回路の
周囲の両側において、例えば、一列交互に配置し、ｎ分
周クロック主配線駆動回路とノーマルクロック分配回路
との群を作成すれば、レイアウト的にシンメトリック
（対称）構成がとれるため、レイアウト設計が容易とな
る効果も併せ持つ。
動回路８、ノーマルクロック分配回路９を、集積回路の
周囲の両側において、例えば、一列交互に配置し、ｎ分
周クロック主配線駆動回路とノーマルクロック分配回路
との群を作成すれば、レイアウト的にシンメトリック
（対称）構成がとれるため、レイアウト設計が容易とな
る効果も併せ持つ。
【００２８】
【発明の効果】以上述べたように、本発明によれば、Ｌ
ＳＩ内に分配する多相クロックの周波数が、基準クロッ
クの整数倍比であるような多相クロックを分配する場合
において、基準クロックのみをクロック入力からＬＳＩ
のほぼ全域に配備されるクロック主分配回路まで分配し
た後、クロック主分配バッファ内で必要とする多相クロ
ックを必要相分作成されたクロック幹線を利用してクロ
ック分配することにより、クロック分岐後のクロック分
配遅延時間を削減しスキューを抑えることができるとい
う効果がある。
ＳＩ内に分配する多相クロックの周波数が、基準クロッ
クの整数倍比であるような多相クロックを分配する場合
において、基準クロックのみをクロック入力からＬＳＩ
のほぼ全域に配備されるクロック主分配回路まで分配し
た後、クロック主分配バッファ内で必要とする多相クロ
ックを必要相分作成されたクロック幹線を利用してクロ
ック分配することにより、クロック分岐後のクロック分
配遅延時間を削減しスキューを抑えることができるとい
う効果がある。
【００２９】ここで、異相間スキューとは、多相クロッ
ク分配される半導体集積回路において、特に多相クロッ
クが基準クロック（ノーマルクロック）の整数倍分周ク
ロックである場合、整数倍分周クロックの立ち上がりま
たは立ち下がりエッジとその整数倍分周クロック（ｎ分
周）の立ち上がりまたは立ち下がりエッジを作成した基
準クロックとのスキューを示すものとする。
ク分配される半導体集積回路において、特に多相クロッ
クが基準クロック（ノーマルクロック）の整数倍分周ク
ロックである場合、整数倍分周クロックの立ち上がりま
たは立ち下がりエッジとその整数倍分周クロック（ｎ分
周）の立ち上がりまたは立ち下がりエッジを作成した基
準クロックとのスキューを示すものとする。
【００３０】また、そのクロック分配構成が、従来型の
クロック幹線を利用した幹線分配方式を大きく変える構
成でないことから、幹線分配方式がもつ設計容易性を損
なうことなく、また、設計手法の変更量も少なくて済
む。更に、クロック主分配回路に、クロック幹線負荷の
アンバランス（幹線にぶら下がるＦＦ・ＲＡＭ等順序回
路の合計負荷）を補正する調整負荷回路を兼ね備えるこ
とにより、クロックスキューのさらなる低減が可能とな
る。
クロック幹線を利用した幹線分配方式を大きく変える構
成でないことから、幹線分配方式がもつ設計容易性を損
なうことなく、また、設計手法の変更量も少なくて済
む。更に、クロック主分配回路に、クロック幹線負荷の
アンバランス（幹線にぶら下がるＦＦ・ＲＡＭ等順序回
路の合計負荷）を補正する調整負荷回路を兼ね備えるこ
とにより、クロックスキューのさらなる低減が可能とな
る。
【図１】本発明の実施例の構成を示すレイアウト図であ
る。
る。
【図２】図１のｎ分周クロック主配線駆動回路８の例を
示す回路図である。
示す回路図である。
【図３】図１のノーマルクロック分配回路９の例を示す
回路図である。
回路図である。
【図４】本発明の他の実施例の構成を示すレイアウト図
である。
である。
１ 半導体集積回路
２ クロック分配回路
３ クロック分配中継バッファ
４ クロック分配線
５〜７ ワイヤード（短絡）線
８ ｎ分周クロック主配線駆動回路
９ ノーマルクロック分配回路
１０ ｎ分周クロック動作順序回路
１１ ｎ分周クロック分配主配線
１２ ノーマルクロック動作順序回路
１３ ノーマルクロック分配主配線
１４ クロック入力回路
３１ ｎ分周クロック主配線駆動回路
３４ ｎ分周クロック主配線駆動バッファ
３５，５５ 調整用クロック負荷
４１ ２分周器
４４ フリップフロップ
５１ ノーマルクロック主配線駆動回路
５４ ノーマルクロック主配線駆動バッファ
６１ 遅延器
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
G06F 1/10
H01L 21/82
H01L 27/04
Claims (6)
- 【請求項１】 多相クロックが内部回路に分配される集
積回路であって、 入力されたクロックからｎ分周（ｎは正の整数）クロッ
クを生成する分周手段及びこの分周クロックを対応する
ｎ分周クロック主配線へ導出するための駆動手段からな
る複数のｎ分周クロック主配線駆動回路と、 入力されたクロックを遅延してノーマルクロックを出力
する遅延手段及びこのノーマルクロックを対応するノー
マルクロック主配線へ導出するための駆動手段からなる
複数のノーマルクロック主配線駆動回路と、 クロック入力回路からのクロックを分配するクロック配
線及びこの分配クロックの各々を入力とし前記ｎ分周ク
ロック主配線駆動回路及びノーマルクロック主配線駆動
回路の各々に対して前記分配クロックを供給する複数の
クロック分配中継バッファからなるクロック分配回路
と、 前記クロック分配中継バッファの全ての出力を短絡する
短絡配線と、 前記ｎ分周クロック主配線駆動回路の全ての出力を短絡
する短絡配線と、 前記ノーマルクロック主配線駆動回路の全ての出力を短
絡する短絡配線と、 を含むことを特徴とする集積回路。 - 【請求項２】 多相クロックが内部回路に分配される集
積回路であって、 入力されたクロックからｎ分周（ｎは正の整数）クロッ
クを生成する分周手段及びこの分周クロックを対応する
ｎ分周クロック主配線へ導出するための駆動手段からな
る複数のｎ分周クロック主配線駆動回路と、 入力されたクロックを遅延してノーマルクロックを出力
する遅延手段及びこのノーマルクロックを対応するノー
マルクロック主配線へ導出するための駆動手段からなる
複数のノーマルクロック主配線駆動回路と、 クロック入力回路からのクロックを分配するクロック配
線及びこの分配クロックの各々を入力とし前記ｎ分周ク
ロック主配線駆動回路及びノーマルクロック主配線駆動
回路の各々に対して前記分配クロックを供給する複数の
クロック分配中継バッファからなるクロック分配回路
と、 前記クロック分配中継バッファの全ての出力を短絡する
短絡配線と、 前記ｎ分周クロック主配線駆動回路の全ての出力を短絡
する短絡配線と、 前記ノーマルクロック主配線駆動回路の全ての出力を短
絡する短絡配線とを含み、 前記ｎ分周クロック主配線駆動回路及びノーマルクロッ
ク主配線駆動回路の各々における前記駆動手段は、その
負荷を調整する負荷調整手段を有することを特徴とする
集積回路。 - 【請求項３】 前記ｎ分周クロック主配線駆動回路及び
ノーマルクロック主配線駆動回路の各々に対する前記ク
ロック分配回路による各分配ノーマルクロックの遅延時
間が全て等しくなるよう、前記クロック分配回路のクロ
ック配線を等長としかつ前記クロック分配中継バッファ
の特性を同一としたことを特徴とする請求項１または２
記載の集積回路。 - 【請求項４】 前記ｎ分周手段と前記遅延手段との遅延
時間は等しく設定されていることを特徴とする請求項１
〜３いずれか記載の集積回路。 - 【請求項５】 前記ｎ分周クロック主配線駆動回路及び
ノーマルクロック主配線駆動回路並びにクロック分配中
継バッファを、前記内部回路の周囲に設けたことを特徴
とする請求項１〜４いずれか記載の集積回路。 - 【請求項６】 前記ｎ分周クロック主配線駆動回路及び
ノーマルクロック主配線駆動回路並びにクロック分配中
継バッファからなるクロック分配回路を、櫛歯状に設け
設けたことを特徴とする請求項１〜４いずれか記載の集
積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000136543A JP3440922B2 (ja) | 2000-05-10 | 2000-05-10 | 集積回路 |
| US09/851,316 US6384659B2 (en) | 2000-05-10 | 2001-05-09 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000136543A JP3440922B2 (ja) | 2000-05-10 | 2000-05-10 | 集積回路 |
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|---|---|
| JP2001320022A JP2001320022A (ja) | 2001-11-16 |
| JP3440922B2 true JP3440922B2 (ja) | 2003-08-25 |
Family
ID=18644469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000136543A Expired - Fee Related JP3440922B2 (ja) | 2000-05-10 | 2000-05-10 | 集積回路 |
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| US7586355B2 (en) * | 2007-07-11 | 2009-09-08 | United Memories, Inc. | Low skew clock distribution tree |
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| JPH08190443A (ja) | 1995-01-12 | 1996-07-23 | Mitsubishi Electric Corp | クロック分配回路 |
| JP2735034B2 (ja) * | 1995-06-14 | 1998-04-02 | 日本電気株式会社 | クロック信号分配回路 |
| JPH09130370A (ja) | 1995-10-30 | 1997-05-16 | Sony Corp | クロツク分配方法 |
| US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
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| JP3085258B2 (ja) * | 1997-09-10 | 2000-09-04 | 日本電気株式会社 | クロック信号分配回路 |
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-
2001
- 2001-05-09 US US09/851,316 patent/US6384659B2/en not_active Expired - Fee Related
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|---|---|
| US20010040475A1 (en) | 2001-11-15 |
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