JP3767520B2 - 集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は集積回路装置に関し、特に外部からのクロックをチップの内部回路へ分配供給するようにした集積回路装置に関するものである。
【０００２】
【従来の技術】
ＬＳＩ等の集積回路装置のチップ内部回路へ、外部からのクロックを分配して供給することが必要である。チップ内部回路は、一般的に、Ｆ／Ｆ（フリップフロップ）等の順序回路により構成されており、このような順序回路でのＦ／Ｆはクロックと同期してデータ転送動作を行うようになっている。そのために、各Ｆ／Ｆには、同じタイミングでクロックが入力される必要があるが、設計上クロックスキューというクロック入力タイミングのずれが生じる。
【０００３】
特に、近年クロック周波数の向上により、許容されるクロックスキューは非常に小さくなっており、クロック分配系においてクロックスキューの低減は必要不可欠となってきている。高速インターフェースマクロ（回路ブロック）においては、使用される周波数が他の部分より高く、許容されるクロックスキューの値はとりわけ厳しくなってきている。
【０００４】
クロックスキューの要因として、まず第１に、Ｆ／Ｆまでの配線長の差により生じる遅延差があげられるが、これを解決するクロック分配方法として、例えば同期クロックで動作するＦ／Ｆまでの配線長が幾何学的に等しくなるような、いわゆるＨ−ｔｒｅｅと呼ばれるクロック分配法が広く用いられている。このようなクロック分配手法の概略を、図５に示している。
【０００５】
図５において、チップの外周部部分には高速インターフェースマクロ３が配置されており、外部からのクロックがクロック入力バッファ２を介して、更には位相調整用のＰＬＬ回路１を介して、最初のクロックドライバ６により２分岐される。この２分岐クロックがクロック分配配線５及びクロックドライバ６によるＨ−ｔｒｅｅ分配方式により、高速インターフェースマクロ３や図示せぬ内部論理回路領域へ、それぞれ分配されるようになっている。
【０００６】
【発明が解決しようとする課題】
このように、図５に示したクロック分配方式では、内部論理回路領域から高速インターフェースマクロ３まで、チップ全面にわたりクロック配線が施されている。このために、ＰＬＬ回路１からマクロ内Ｆ／Ｆまでの遅延が大きくなり、クロックドライバ６の数も多くなる。その結果、クロストークノイズの影響によるスキューや電源ノイズによるジッタの影響を受けやすくなり、クロックスキューが増大しやすいという欠点がある。
【０００７】
さらには、内部論理回路の配線がクロックツリーシンセシス（ＣＴＳ）のようなツールによって形成される場合、配線に粗密が生じるため、Ｈツリー構造でクロック配線を等負荷等長配線にしても、内部論理回路の配線とのカップリング容量の違いによるスキューが生じてしまうという欠点がある。
【０００８】
Ｈ−ｔｒｅｅの場合、チップ全面にクロックを分配しているために、ＬＳＩチップの面内に生じる製造上のばらつきの影響によるクロックスキューが生じ易いという欠点がある。さらには、形状の異なる複数の種類の高速インターフェースマクロに、Ｈ−ｔｒｅｅでクロックを分配しようとすると、クロック配線やクロックドライバの配置位置がマクロの形状により制約を受けるという欠点がある。
【０００９】
本発明の目的は、クロストークノイズや電源ノイズ等の影響を受けにくくすると共に、高速インターフェースマクロへの分配配線長をできるだけ短くしてクロックスキューを抑圧可能とした集積回路装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明によれば、外部からのクロックをチップの内部回路へ分配供給するようにした集積回路装置であって、前記チップの最外周に他の配線が通過しないようクロック専用領域を設け、前記クロック専用領域の内側に接して外部と内部回路とのインターフェース回路ブロックを設け、前記チップのコーナ部分に、前記外部からのクロックを受けるクロック入力バッファと、このクロック入力バッファからのクロックと前記インターフェース回路ブロックからのフィードバッククロックとの位相調整を行うＰＬＬ回路とを配置し、前記クロック専用領域に前記クロック入力バッファからのクロックを前記インターフェース回路ブロックへ分配及び供給するためのクロック分配線及びクロックドライバを設けたことを特徴とする集積回路装置が得られる。
【００１１】
そして、前記インターフェース回路ブロックは、クロック入力端子と、このクロック入力端子からの入力クロックにより動作する順序回路と、前記フィードバッククロックを出力するフィードバック端子とを有し、前記クロック入力端子から前記順序回路までのクロック遅延と、前記クロック入力端子から前記フィードバック端子までのクロック遅延とが等しく設定されていることを特徴とする。
【００１２】
更に、前記外部からのクロックの入力点から前記ＰＬＬ回路までのクロック遅延と、前記フィードバック端子から前記ＰＬＬ回路までのクロック遅延とが等しく設定されていることを特徴とする。
【００１３】
本発明の作用を述べる。クロックスキューを抑制するために、電源ノイズなどの影響を受け難いチップ最外周部にクロック分配配線、クロックドライバを配置する。また、複数のクロック入力バッファ、ＰＬＬ回路をチップコーナ部に配置することで、電源ノイズの影響を低減すると共に、高速インターフェースマクロへの分配の配線長を短くでき、クロックスキューを抑制できるようにしている。更に、高速インターフェースマクロの配置を工夫して、クロック分配の配線長を短くすることを可能として、結果としてクロックスキューを抑制できるようにしている。
【００１４】
【発明の実施の形態】
以下に図面を参照しつつ本発明の実施例を説明する。図１を参照すると、本発明の一実施例として、複数のクロック入力バッファ２と、複数のＰＬＬ回路１と、複数のインターフェースマクロ３とを搭載したＬＳＩが示されている。このＬＳＩの外部から供給されるクロックが、チップコーナ部分に配置された複数のクロック入力バッファ２を介してＬＳＩ内に入力された後、入力バッファ近傍に配置されたＰＬＬ回路１へ分配されている。
【００１５】
各ＰＬＬ回路１の出力には、チップ各辺に沿って設けられている高速インターフェースマクロ３へクロックを分配するクロック配線５と、クロックドライバ６とが接続されており、クロック配線５とクロックドライバ６とは、ＬＳＩチップの最外周部の領域４に配置されている。クロックドライバ６により分配されたクロックは、クロック配線５を介して、図１の右下コーナ付近の拡大図である図２に示すように、高速インターフェースマクロ３のクロック入力端子９に入力される。
【００１６】
高速インターフェースマクロ３の配置位置は、図１のように、最外周部のクロック分配領域４に隣接する位置とされ、そのクロック入力端子９はクロック分配領域４と高速インターフェースマクロ３との境界部に配置されている。高速インターフェースマクロ３からＰＬＬ回路１へのフィードバック回路（配線１１と入力バッファ遅延補償回路８とからなる）は、その配線距離が短くなるよう構成されており、例えば、図２に示すように、高速インターフェースマクロ３のフィードバック用のフィードバッククロック出力端子１０が配置されている。同一のＰＬＬ回路１から複数のインターフェースマクロ３にクロック分配している場合、ＰＬＬ回路１に最も近い高速インターフェースマクロ３にフィードバッククロック出力端子１０が配置される。
【００１７】
図３は図１及び図２に示した回路の等価回路図であり、これ等各図において、同等部分は同一符号により示している。以下に、この図３を参照しつつ本実施例の動作につき説明する。
【００１８】
ＬＳＩチップの外部から印加されたクロックが、ＬＳＩチップ上の２つのクロック入力バッファ２に同じタイミングで入力された後、ＰＬＬ回路１に入力される。ＬＳＩ外部からクロック入力バッファ２を経由して入力されたクロック（リファレンスクロック）と、高速インターフェースマクロ３のフィードバッククロック出力端子１０からＰＬＬ回路１へ帰還されるクロック（フィードバッククロック）の位相調整を行うと共に、リファレンスクロックの周波数から高速インターフェースマクロ３で用いられる周波数へと逓倍されて、ＰＬＬ回路１から出力される。
【００１９】
ＰＬＬ回路１から出力されたクロックは、図１のクロック分配領域４に配置されたクロックドライバ６とクロック配線５とにより、高速インターフェースマクロ３のクロック出力端子９へと分配される。図中の高速インターフェースマクロ３はハードマクロであり、マクロのクロック入力端子９からＦ／Ｆ１２まで、マクロ内にもクロック配線があり、フィードバッククロック出力端子１０は、このクロック入力端子９からマクロ内のＦ／Ｆ１２までの遅延値と、クロック入力端子９からフィードバッククロック出力端子１０までの遅延値とが等しくなるような位置関係に設定されている。
【００２０】
また、高速インターフェースマクロ３のフィードバッククロック出力端子１０からＰＬＬ回路１のフィードバッククロック入力端子１３までのフィードバック回路は、外部クロックの入力点からＰＬＬ回路１までと同じ遅延となるように、入力バッファ遅延補償回路８が設けられている。
【００２１】
従って、ＰＬＬ回路１の入力において、リファレンスクロックとフィードバッククロック間の位相調整を行うと、外部クロックとフィードバッククロック入力端子での位相が合うことになり、すなわち外部クロックの入力点とマクロ３内のＦ／Ｆの位相が合うことになる。
【００２２】
このように、チップ最外周にクロック配線、クロックドライバを配置し、他の配線が通過しないようにクロック専用領域４を設けることで、内部論理やインターフェースマクロ３や図示せぬＩＯバッファ等とクロック配線とが隣接する箇所が少なくなるため、内部論理回路や高速インターフェースマクロ、単体ＩＯバッファが原因で発生するクロストークノイズや電源ノイズのようなノイズの影響を軽減できクロックスキューの要因となるジッターの低減やノイズによる誤動作の防止が可能となる。また、ＰＬＬ回路１を含むクロック分配系が原因で発生するノイズが内部論理や高速インターフェースマクロ等に与えるノイズの影響も軽減できる。
【００２３】
最外周の領域をクロック分配用の配線とクロックドライバ及びこれらに付随する制御信号等、クロック分配用に限定することで、他の信号線の侵入を防ぎ、配線の粗密の影響で生じる配線のカップリング容量の差異によるクロックスキューを最小限に抑えることが可能である。また、クロック分配の配置領域をチップ最外周に限定することで、チップの面内に生じる製造上のばらつきの影響で生じるクロックスキューを低減できる。
【００２４】
更に、クロック分配領域が最外周であることからクロック配線の両側や上下層にノイズを防ぐ目的でクロックシールドを配置しても、内部領域や高速インターフェースマクロ、単体ＩＯバッファの配線性を損なうこともない。更にはまた、複数の入力バッファ、ＰＬＬ回路を用いることで、高速インターフェースマクロまでのクロック分配の配線長が短くなり、クロックドライバの段数を減らすことができ、クロックスキューの要因の一つであるノイズの影響を低減できる。
【００２５】
また、ＰＬＬ回路およびクロック入力バッファをチップのコーナ部分に配置することで、チップ最外周に配置したクロック配線、クロックドライバと同じように、ノイズの影響によるジッタの増加、誤動作を防ぐことができる。複数異種の高速インターフェースマクロがＬＳＩに搭載される場合、各マクロ間で形状が異なりクロック分配も通常その影響を受けマクロの周囲をマクロの形状に沿うように配置されるが、チップの最外周にクロック分配を配置し、その内側に隣接して高速インターフェースマクロを配置することで、マクロ形状の相違による影響を無視できる。
【００２６】
本発明の他の実施例として、その基本的構成は上記の通りであるが、クロック分配は、図１のような等負荷等長のツリー構造に限定される訳ではなく、クロックツリーシンセシス（ＣＴＳ）のように、クロックスキューが小さくなるようなクロック分配方式であれば良い。
【００２７】
また、図１では、クロック入力バッファが左上角と右下角に１個ずつ計２個配置されているが、クロック入力バッファの配置個数はいくつでも良い。またＰＬＬ回路の個数、高速インターフェースマクロの個数についてもいくつでも良い。クロック入力バッファ、ＰＬＬ回路は、図１では、左上角、右下角に配置されているが、図４のように、チップの４角に配置しても良い。
【００２８】
なお、配線の材料は、一般的にアルミニウムあるいは銅が用いられるが、導電性の物質であればその種類は問わない。
【００２９】
【発明の効果】
以上述べたように、本発明によれば、ＬＳＩチップにおけるインターフェース回路等へ分配するクロックの配線およびクロックドライバの配置位置をチップ最外周部のクロック専用領域に限定し、またインターフェース回路等をクロック専用領域の内側に接するように配置するこにより、ＰＬＬ回路と外部クロック入力バッファを空き領域であるチップコーナ部に配置を限定することで、ノイズによる影響や配線容量のばらつきの影響を低減し、クロックスキューを抑制できるという効果がある。
【００３０】
また、チップ最外周にクロック分配系を配置することで、複数異種の高速インターフェースマクロ間のマクロ形状相違の影響を受けずに、短距離でクロックを分配できるという効果もある。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】図１の一部拡大図である。
【図３】本発明の一実施例の等価回路図である。
【図４】本発明の他の実施例の構成を示す図である。
【図５】従来例を説明する図である。
【符号の説明】
１ ＰＬＬ回路
２ クロック入力バッファ
３ インターフェースマクロ（回路ブロック）
４ クロック分配領域
５ クロック分配線
６ クロックドライバ
７ 内部論理回路領域
８ 入力バッファ遅延補償回路
９ インターフェースマクロクロック入力端子
１０ インターフェースマクロフィードバッククロック出力端子
１１ ＰＬＬフィードバック配線
１２ マクロ内Ｆ／Ｆ
１３ ＰＬＬ回路フィードバッククロック入力端子
【発明の属する技術分野】
本発明は集積回路装置に関し、特に外部からのクロックをチップの内部回路へ分配供給するようにした集積回路装置に関するものである。
【０００２】
【従来の技術】
ＬＳＩ等の集積回路装置のチップ内部回路へ、外部からのクロックを分配して供給することが必要である。チップ内部回路は、一般的に、Ｆ／Ｆ（フリップフロップ）等の順序回路により構成されており、このような順序回路でのＦ／Ｆはクロックと同期してデータ転送動作を行うようになっている。そのために、各Ｆ／Ｆには、同じタイミングでクロックが入力される必要があるが、設計上クロックスキューというクロック入力タイミングのずれが生じる。
【０００３】
特に、近年クロック周波数の向上により、許容されるクロックスキューは非常に小さくなっており、クロック分配系においてクロックスキューの低減は必要不可欠となってきている。高速インターフェースマクロ（回路ブロック）においては、使用される周波数が他の部分より高く、許容されるクロックスキューの値はとりわけ厳しくなってきている。
【０００４】
クロックスキューの要因として、まず第１に、Ｆ／Ｆまでの配線長の差により生じる遅延差があげられるが、これを解決するクロック分配方法として、例えば同期クロックで動作するＦ／Ｆまでの配線長が幾何学的に等しくなるような、いわゆるＨ−ｔｒｅｅと呼ばれるクロック分配法が広く用いられている。このようなクロック分配手法の概略を、図５に示している。
【０００５】
図５において、チップの外周部部分には高速インターフェースマクロ３が配置されており、外部からのクロックがクロック入力バッファ２を介して、更には位相調整用のＰＬＬ回路１を介して、最初のクロックドライバ６により２分岐される。この２分岐クロックがクロック分配配線５及びクロックドライバ６によるＨ−ｔｒｅｅ分配方式により、高速インターフェースマクロ３や図示せぬ内部論理回路領域へ、それぞれ分配されるようになっている。
【０００６】
【発明が解決しようとする課題】
このように、図５に示したクロック分配方式では、内部論理回路領域から高速インターフェースマクロ３まで、チップ全面にわたりクロック配線が施されている。このために、ＰＬＬ回路１からマクロ内Ｆ／Ｆまでの遅延が大きくなり、クロックドライバ６の数も多くなる。その結果、クロストークノイズの影響によるスキューや電源ノイズによるジッタの影響を受けやすくなり、クロックスキューが増大しやすいという欠点がある。
【０００７】
さらには、内部論理回路の配線がクロックツリーシンセシス（ＣＴＳ）のようなツールによって形成される場合、配線に粗密が生じるため、Ｈツリー構造でクロック配線を等負荷等長配線にしても、内部論理回路の配線とのカップリング容量の違いによるスキューが生じてしまうという欠点がある。
【０００８】
Ｈ−ｔｒｅｅの場合、チップ全面にクロックを分配しているために、ＬＳＩチップの面内に生じる製造上のばらつきの影響によるクロックスキューが生じ易いという欠点がある。さらには、形状の異なる複数の種類の高速インターフェースマクロに、Ｈ−ｔｒｅｅでクロックを分配しようとすると、クロック配線やクロックドライバの配置位置がマクロの形状により制約を受けるという欠点がある。
【０００９】
本発明の目的は、クロストークノイズや電源ノイズ等の影響を受けにくくすると共に、高速インターフェースマクロへの分配配線長をできるだけ短くしてクロックスキューを抑圧可能とした集積回路装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明によれば、外部からのクロックをチップの内部回路へ分配供給するようにした集積回路装置であって、前記チップの最外周に他の配線が通過しないようクロック専用領域を設け、前記クロック専用領域の内側に接して外部と内部回路とのインターフェース回路ブロックを設け、前記チップのコーナ部分に、前記外部からのクロックを受けるクロック入力バッファと、このクロック入力バッファからのクロックと前記インターフェース回路ブロックからのフィードバッククロックとの位相調整を行うＰＬＬ回路とを配置し、前記クロック専用領域に前記クロック入力バッファからのクロックを前記インターフェース回路ブロックへ分配及び供給するためのクロック分配線及びクロックドライバを設けたことを特徴とする集積回路装置が得られる。
【００１１】
そして、前記インターフェース回路ブロックは、クロック入力端子と、このクロック入力端子からの入力クロックにより動作する順序回路と、前記フィードバッククロックを出力するフィードバック端子とを有し、前記クロック入力端子から前記順序回路までのクロック遅延と、前記クロック入力端子から前記フィードバック端子までのクロック遅延とが等しく設定されていることを特徴とする。
【００１２】
更に、前記外部からのクロックの入力点から前記ＰＬＬ回路までのクロック遅延と、前記フィードバック端子から前記ＰＬＬ回路までのクロック遅延とが等しく設定されていることを特徴とする。
【００１３】
本発明の作用を述べる。クロックスキューを抑制するために、電源ノイズなどの影響を受け難いチップ最外周部にクロック分配配線、クロックドライバを配置する。また、複数のクロック入力バッファ、ＰＬＬ回路をチップコーナ部に配置することで、電源ノイズの影響を低減すると共に、高速インターフェースマクロへの分配の配線長を短くでき、クロックスキューを抑制できるようにしている。更に、高速インターフェースマクロの配置を工夫して、クロック分配の配線長を短くすることを可能として、結果としてクロックスキューを抑制できるようにしている。
【００１４】
【発明の実施の形態】
以下に図面を参照しつつ本発明の実施例を説明する。図１を参照すると、本発明の一実施例として、複数のクロック入力バッファ２と、複数のＰＬＬ回路１と、複数のインターフェースマクロ３とを搭載したＬＳＩが示されている。このＬＳＩの外部から供給されるクロックが、チップコーナ部分に配置された複数のクロック入力バッファ２を介してＬＳＩ内に入力された後、入力バッファ近傍に配置されたＰＬＬ回路１へ分配されている。
【００１５】
各ＰＬＬ回路１の出力には、チップ各辺に沿って設けられている高速インターフェースマクロ３へクロックを分配するクロック配線５と、クロックドライバ６とが接続されており、クロック配線５とクロックドライバ６とは、ＬＳＩチップの最外周部の領域４に配置されている。クロックドライバ６により分配されたクロックは、クロック配線５を介して、図１の右下コーナ付近の拡大図である図２に示すように、高速インターフェースマクロ３のクロック入力端子９に入力される。
【００１６】
高速インターフェースマクロ３の配置位置は、図１のように、最外周部のクロック分配領域４に隣接する位置とされ、そのクロック入力端子９はクロック分配領域４と高速インターフェースマクロ３との境界部に配置されている。高速インターフェースマクロ３からＰＬＬ回路１へのフィードバック回路（配線１１と入力バッファ遅延補償回路８とからなる）は、その配線距離が短くなるよう構成されており、例えば、図２に示すように、高速インターフェースマクロ３のフィードバック用のフィードバッククロック出力端子１０が配置されている。同一のＰＬＬ回路１から複数のインターフェースマクロ３にクロック分配している場合、ＰＬＬ回路１に最も近い高速インターフェースマクロ３にフィードバッククロック出力端子１０が配置される。
【００１７】
図３は図１及び図２に示した回路の等価回路図であり、これ等各図において、同等部分は同一符号により示している。以下に、この図３を参照しつつ本実施例の動作につき説明する。
【００１８】
ＬＳＩチップの外部から印加されたクロックが、ＬＳＩチップ上の２つのクロック入力バッファ２に同じタイミングで入力された後、ＰＬＬ回路１に入力される。ＬＳＩ外部からクロック入力バッファ２を経由して入力されたクロック（リファレンスクロック）と、高速インターフェースマクロ３のフィードバッククロック出力端子１０からＰＬＬ回路１へ帰還されるクロック（フィードバッククロック）の位相調整を行うと共に、リファレンスクロックの周波数から高速インターフェースマクロ３で用いられる周波数へと逓倍されて、ＰＬＬ回路１から出力される。
【００１９】
ＰＬＬ回路１から出力されたクロックは、図１のクロック分配領域４に配置されたクロックドライバ６とクロック配線５とにより、高速インターフェースマクロ３のクロック出力端子９へと分配される。図中の高速インターフェースマクロ３はハードマクロであり、マクロのクロック入力端子９からＦ／Ｆ１２まで、マクロ内にもクロック配線があり、フィードバッククロック出力端子１０は、このクロック入力端子９からマクロ内のＦ／Ｆ１２までの遅延値と、クロック入力端子９からフィードバッククロック出力端子１０までの遅延値とが等しくなるような位置関係に設定されている。
【００２０】
また、高速インターフェースマクロ３のフィードバッククロック出力端子１０からＰＬＬ回路１のフィードバッククロック入力端子１３までのフィードバック回路は、外部クロックの入力点からＰＬＬ回路１までと同じ遅延となるように、入力バッファ遅延補償回路８が設けられている。
【００２１】
従って、ＰＬＬ回路１の入力において、リファレンスクロックとフィードバッククロック間の位相調整を行うと、外部クロックとフィードバッククロック入力端子での位相が合うことになり、すなわち外部クロックの入力点とマクロ３内のＦ／Ｆの位相が合うことになる。
【００２２】
このように、チップ最外周にクロック配線、クロックドライバを配置し、他の配線が通過しないようにクロック専用領域４を設けることで、内部論理やインターフェースマクロ３や図示せぬＩＯバッファ等とクロック配線とが隣接する箇所が少なくなるため、内部論理回路や高速インターフェースマクロ、単体ＩＯバッファが原因で発生するクロストークノイズや電源ノイズのようなノイズの影響を軽減できクロックスキューの要因となるジッターの低減やノイズによる誤動作の防止が可能となる。また、ＰＬＬ回路１を含むクロック分配系が原因で発生するノイズが内部論理や高速インターフェースマクロ等に与えるノイズの影響も軽減できる。
【００２３】
最外周の領域をクロック分配用の配線とクロックドライバ及びこれらに付随する制御信号等、クロック分配用に限定することで、他の信号線の侵入を防ぎ、配線の粗密の影響で生じる配線のカップリング容量の差異によるクロックスキューを最小限に抑えることが可能である。また、クロック分配の配置領域をチップ最外周に限定することで、チップの面内に生じる製造上のばらつきの影響で生じるクロックスキューを低減できる。
【００２４】
更に、クロック分配領域が最外周であることからクロック配線の両側や上下層にノイズを防ぐ目的でクロックシールドを配置しても、内部領域や高速インターフェースマクロ、単体ＩＯバッファの配線性を損なうこともない。更にはまた、複数の入力バッファ、ＰＬＬ回路を用いることで、高速インターフェースマクロまでのクロック分配の配線長が短くなり、クロックドライバの段数を減らすことができ、クロックスキューの要因の一つであるノイズの影響を低減できる。
【００２５】
また、ＰＬＬ回路およびクロック入力バッファをチップのコーナ部分に配置することで、チップ最外周に配置したクロック配線、クロックドライバと同じように、ノイズの影響によるジッタの増加、誤動作を防ぐことができる。複数異種の高速インターフェースマクロがＬＳＩに搭載される場合、各マクロ間で形状が異なりクロック分配も通常その影響を受けマクロの周囲をマクロの形状に沿うように配置されるが、チップの最外周にクロック分配を配置し、その内側に隣接して高速インターフェースマクロを配置することで、マクロ形状の相違による影響を無視できる。
【００２６】
本発明の他の実施例として、その基本的構成は上記の通りであるが、クロック分配は、図１のような等負荷等長のツリー構造に限定される訳ではなく、クロックツリーシンセシス（ＣＴＳ）のように、クロックスキューが小さくなるようなクロック分配方式であれば良い。
【００２７】
また、図１では、クロック入力バッファが左上角と右下角に１個ずつ計２個配置されているが、クロック入力バッファの配置個数はいくつでも良い。またＰＬＬ回路の個数、高速インターフェースマクロの個数についてもいくつでも良い。クロック入力バッファ、ＰＬＬ回路は、図１では、左上角、右下角に配置されているが、図４のように、チップの４角に配置しても良い。
【００２８】
なお、配線の材料は、一般的にアルミニウムあるいは銅が用いられるが、導電性の物質であればその種類は問わない。
【００２９】
【発明の効果】
以上述べたように、本発明によれば、ＬＳＩチップにおけるインターフェース回路等へ分配するクロックの配線およびクロックドライバの配置位置をチップ最外周部のクロック専用領域に限定し、またインターフェース回路等をクロック専用領域の内側に接するように配置するこにより、ＰＬＬ回路と外部クロック入力バッファを空き領域であるチップコーナ部に配置を限定することで、ノイズによる影響や配線容量のばらつきの影響を低減し、クロックスキューを抑制できるという効果がある。
【００３０】
また、チップ最外周にクロック分配系を配置することで、複数異種の高速インターフェースマクロ間のマクロ形状相違の影響を受けずに、短距離でクロックを分配できるという効果もある。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】図１の一部拡大図である。
【図３】本発明の一実施例の等価回路図である。
【図４】本発明の他の実施例の構成を示す図である。
【図５】従来例を説明する図である。
【符号の説明】
１ ＰＬＬ回路
２ クロック入力バッファ
３ インターフェースマクロ（回路ブロック）
４ クロック分配領域
５ クロック分配線
６ クロックドライバ
７ 内部論理回路領域
８ 入力バッファ遅延補償回路
９ インターフェースマクロクロック入力端子
１０ インターフェースマクロフィードバッククロック出力端子
１１ ＰＬＬフィードバック配線
１２ マクロ内Ｆ／Ｆ
１３ ＰＬＬ回路フィードバッククロック入力端子
Claims (3)
- 外部からのクロックをチップの内部回路へ分配供給するようにした集積回路装置であって、
前記チップの最外周に他の配線が通過しないようクロック専用領域を設け、
前記クロック専用領域の内側に接して外部と内部回路とのインターフェース回路ブロックを設け、
前記チップのコーナ部分に、前記外部からのクロックを受けるクロック入力バッファと、このクロック入力バッファからのクロックと前記インターフェース回路ブロックからのフィードバッククロックとの位相調整を行うＰＬＬ回路とを配置し、
前記クロック専用領域に前記クロック入力バッファからのクロックを前記インターフェース回路ブロックへ分配及び供給するためのクロック分配線及びクロックドライバを設けたことを特徴とする集積回路装置。 - 前記インターフェース回路ブロックは、クロック入力端子と、このクロック入力端子からの入力クロックにより動作する順序回路と、前記フィードバッククロックを出力するフィードバック端子とを有し、前記クロック入力端子から前記順序回路までのクロック遅延と、前記クロック入力端子から前記フィードバック端子までのクロック遅延とが等しく設定されていることを特徴とする請求項１記載の集積回路装置。
- 前記外部からのクロックの入力点から前記ＰＬＬ回路までのクロック遅延と、前記フィードバック端子から前記ＰＬＬ回路までのクロック遅延とが等しく設定されていることを特徴とする請求項２記載の集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002170836A JP3767520B2 (ja) | 2002-06-12 | 2002-06-12 | 集積回路装置 |
| US10/458,643 US7005907B2 (en) | 2002-06-12 | 2003-06-11 | Integrated circuit device with clock skew reduced |
| AU2003204630A AU2003204630A1 (en) | 2002-06-12 | 2003-06-11 | Integrated Circuit Device with Clock Skew Reduced |
| EP03012270A EP1383025A3 (en) | 2002-06-12 | 2003-06-11 | Integrated circuit device with clock skew reduced |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002170836A JP3767520B2 (ja) | 2002-06-12 | 2002-06-12 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004015032A JP2004015032A (ja) | 2004-01-15 |
| JP3767520B2 true JP3767520B2 (ja) | 2006-04-19 |
Family
ID=29727780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002170836A Expired - Fee Related JP3767520B2 (ja) | 2002-06-12 | 2002-06-12 | 集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7005907B2 (ja) |
| EP (1) | EP1383025A3 (ja) |
| JP (1) | JP3767520B2 (ja) |
| AU (1) | AU2003204630A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256633B1 (en) | 2003-05-01 | 2007-08-14 | Ample Communications, Inc. | Systems for implementing high speed and high integration chips |
| JP2006238309A (ja) | 2005-02-28 | 2006-09-07 | Kawasaki Microelectronics Kk | 半導体集積回路 |
| JP2006318967A (ja) * | 2005-05-10 | 2006-11-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2007123336A (ja) * | 2005-10-25 | 2007-05-17 | Renesas Technology Corp | 半導体集積回路のクロック構成方法およびそのプログラム |
| US7555670B2 (en) * | 2005-10-26 | 2009-06-30 | Intel Corporation | Clocking architecture using a bidirectional clock port |
| JP2007336003A (ja) | 2006-06-12 | 2007-12-27 | Nec Electronics Corp | クロック分配回路、半導体集積回路、クロック分配回路の形成方法及びそのプログラム |
| KR100815177B1 (ko) * | 2006-07-20 | 2008-03-19 | 주식회사 하이닉스반도체 | 반도체 장치 |
| US7603639B2 (en) * | 2007-04-03 | 2009-10-13 | International Business Machines Corporation | Method, apparatus and computer program product for controlling jitter or the effects of jitter in integrated circuitry |
| US20080256380A1 (en) * | 2007-04-16 | 2008-10-16 | Masanori Tsutsumi | Semiconductor integrated circuit and layout method for the same |
| US7911253B1 (en) * | 2007-11-30 | 2011-03-22 | Marvell International Ltd. | Hybrid clock network |
| TWI500267B (zh) * | 2009-07-16 | 2015-09-11 | Realtek Semiconductor Corp | 具有延遲功能之時脈電路及其相關方法 |
| US9411361B2 (en) * | 2014-11-14 | 2016-08-09 | Cavium, Inc. | Frequency division clock alignment using pattern selection |
| US9417655B2 (en) * | 2014-11-14 | 2016-08-16 | Cavium, Inc. | Frequency division clock alignment |
| US10234891B2 (en) * | 2016-03-16 | 2019-03-19 | Ricoh Company, Ltd. | Semiconductor integrated circuit, and method for supplying clock signals in semiconductor integrated circuit |
| US11153067B2 (en) | 2019-05-14 | 2021-10-19 | Space Exploration Technologies Corp. | Chip to chip time synchronization |
| US11133806B1 (en) * | 2019-05-14 | 2021-09-28 | Space Exploration Technologies Corp. | Phase lock loop (PLL) synchronization |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263241A (ja) | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | ゲ−トアレイ |
| US4769558A (en) * | 1986-07-09 | 1988-09-06 | Eta Systems, Inc. | Integrated circuit clock bus layout delay system |
| JPS63107316A (ja) | 1986-10-24 | 1988-05-12 | Nec Corp | ゲ−トアレ−のクロツク分配構造 |
| JPH0824143B2 (ja) * | 1989-02-08 | 1996-03-06 | 株式会社東芝 | 集積回路の配置配線方式 |
| JPH05136125A (ja) | 1991-11-14 | 1993-06-01 | Hitachi Ltd | クロツク配線及びクロツク配線を有する半導体集積回路装置 |
| JPH05159080A (ja) | 1991-12-05 | 1993-06-25 | Hitachi Ltd | 論理集積回路 |
| US5396129A (en) * | 1992-05-25 | 1995-03-07 | Matsushita Electronics Corporation | Semiconductor integrated circuit apparatus comprising clock signal line formed in a ring shape |
| JP2792801B2 (ja) * | 1992-12-28 | 1998-09-03 | 三菱電機株式会社 | 半導体集積回路並びにその設計方法及び製造方法 |
| US5586307A (en) * | 1993-06-30 | 1996-12-17 | Intel Corporation | Method and apparatus supplying synchronous clock signals to circuit components |
| JPH0758205A (ja) | 1993-08-17 | 1995-03-03 | Hitachi Ltd | 論理集積回路 |
| JPH07169914A (ja) | 1993-12-07 | 1995-07-04 | Kawasaki Steel Corp | 半導体集積回路 |
| US5570045A (en) * | 1995-06-07 | 1996-10-29 | Lsi Logic Corporation | Hierarchical clock distribution system and method |
| CN1101422C (zh) * | 1997-05-29 | 2003-02-12 | 克拉瑞特金融(Bvi)有限公司 | 1:2－铬络物染料及其制造方法和用途 |
| JP3085258B2 (ja) * | 1997-09-10 | 2000-09-04 | 日本電気株式会社 | クロック信号分配回路 |
| JPH11191610A (ja) | 1997-12-26 | 1999-07-13 | Hitachi Ltd | 半導体集積回路装置 |
| JPH11204649A (ja) | 1998-01-13 | 1999-07-30 | Toshiba Corp | 半導体集積回路 |
| JPH11317457A (ja) | 1998-05-07 | 1999-11-16 | Oki Electric Ind Co Ltd | 集積回路とその配置配線設計方法 |
| JP2000035832A (ja) | 1998-07-21 | 2000-02-02 | Nec Corp | 半導体集積回路及びそのクロック分配方法 |
| JP2000200114A (ja) | 1999-01-07 | 2000-07-18 | Nec Corp | クロック分配回路 |
| JP2000223577A (ja) | 1999-02-03 | 2000-08-11 | Hitachi Ltd | データ記録媒体及び半導体集積回路 |
| JP3822009B2 (ja) | 1999-11-17 | 2006-09-13 | 株式会社東芝 | 自動設計方法、露光用マスクセット、半導体集積回路装置、半導体集積回路装置の製造方法、および自動設計プログラムを記録した記録媒体 |
| US6201448B1 (en) | 1999-12-28 | 2001-03-13 | Intel Corporation | Method and apparatus to reduce clock jitter of an on-chip clock signal |
| US6429715B1 (en) * | 2000-01-13 | 2002-08-06 | Xilinx, Inc. | Deskewing clock signals for off-chip devices |
| JP3440922B2 (ja) | 2000-05-10 | 2003-08-25 | 日本電気株式会社 | 集積回路 |
| JP2002049438A (ja) | 2000-08-03 | 2002-02-15 | Hitachi Ltd | 半導体装置 |
-
2002
- 2002-06-12 JP JP2002170836A patent/JP3767520B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-11 AU AU2003204630A patent/AU2003204630A1/en not_active Abandoned
- 2003-06-11 EP EP03012270A patent/EP1383025A3/en not_active Withdrawn
- 2003-06-11 US US10/458,643 patent/US7005907B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| AU2003204630A1 (en) | 2004-01-15 |
| US20030231043A1 (en) | 2003-12-18 |
| EP1383025A2 (en) | 2004-01-21 |
| JP2004015032A (ja) | 2004-01-15 |
| EP1383025A3 (en) | 2004-11-10 |
| US7005907B2 (en) | 2006-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040426 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041029 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| RD01 | Notification of change of attorney |
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|
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060123 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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