JP2005012045A

JP2005012045A - 半導体集積回路のレイアウト方法及び半導体集積回路

Info

Publication number: JP2005012045A
Application number: JP2003176019A
Authority: JP
Inventors: Nobuhiro Hayakawa; 信博早川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-06-20
Filing date: 2003-06-20
Publication date: 2005-01-13

Abstract

【課題】半導体集積回路において、配線層のみのレイアウト修正を行う際に、非同期のフリップフロップ間での置き換えを可能とし、修正の自由度を高める。
【解決手段】クロックドライバ１０１及び１０２による２つのクロック系統を有する半導体集積回路において、その全領域にクロックドライバ１０１、リピータバッファ１０１３、１０１４、１０１４ａ、及びクロック配線１０からなる１つの系統と、クロックドライバ１０２、リピータバッファ１０２３、１０２４、１０２４ａ、及びクロック配線１１からなる他の系統とにおいて、各系統のクロック配線１０及び１１同士を、同一のレイアウト形状、且つ互いに近傍に配する。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、スタンダードセル方式を用いた半導体集積回路において、回路仕様の変更が生じた際に、配線層のマスクのみをレイアウト変更することにより、修正を完結させる場合の半導体集積回路のレイアウト方法及び半導体集積回路に関する。
【０００２】
【従来の技術】
ＬＳＩの設計において、微細化が進むことにより、設計に対するばらつきによる回路機能への影響が大きくなっている。例えば、配線長のばらつきに起因する遅延時間のばらつきが生じた場合、タイミングマージンを確保するためにレイアウトを修正する機会が増加してくる。その際に、マスク費の低減を考慮した修正方法、若しくは、既に下地層の拡散工程にあり、配線層の工程よりも前のレイアウト変更が不可能な状態にあるウエハに対しても可能な修正方法として、配線層のマスクのみをレイアウト変更して回路機能を調整する修正方法をとることがある。
【０００３】
従来、スタンダードセルの入れ換えによりタイミング改善をする方法として、例えば、特許文献１に記載されているものがある。このものは、配線修正のみでクリティカルパスの配線長を低減する変更を行うことにより、タイミング改善を行っている。
【０００４】
以下、この方法を図７、図８に示す。図７がタイミングの改善前、図８がタイミング改善後を表す。図７及び図８において、１６０１〜１６０６はスタンダードセルであり、タイミング的にクリティカルなパスとして、図７中のセル１６０１、１６０２、１６０３を繋ぐパスがある。ここで、セル１６０２とセル１６０５とは論理的に等価なセルであり、セル１６０４、１６０５、１６０６を繋ぐパスはタイミングに余裕をもったパスであるとする。
【０００５】
ここで、図８にセル１６０２とセル１６０５とを入れ換えた後の状態を示す。同図では、３つのセル１６０１、１６０５、１６０３を繋ぐ短いパスを実現することにより、図７ではクリティカルパスであった配線の長さが低減されて、配線のレイアウト修正のみでタイミング改善を図ることができる。
【０００６】
【特許文献１】
特開２００２―１５７２９２号公報（第６−７頁、第１８図）
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のようにスタンダードセルの入れ換えによりタイミングを改善する方法でだけでは、高密度に集積されたレイアウトにおいてパターンルール等、各種の制約を満たしつつ新たな配線を引くことは困難であり、最適なセルの組み合わせの選択に限界があるため、配線層のみの変更による修正では対処しきれない場合が生ずる。したがって、この場合、短期間での修正は困難となる。
【０００８】
本発明では、前記問題を解決するものであり、その目的は、機能修正や仕様変更によりレイアウト変更が必要となる際、前記配線層のみのレイアウト変更による修正において、予め繋ぎ換え可能なクロック配線を２次元的又は３次元的にも構成しておくことにより、タイミング改善を図る場合の修正方法の選択肢を広げ、自由度を高めることにある。
【０００９】
【課題を解決するための手段】
以上の課題を解決するために、本発明では、予め、冗長なクロック配線を、他の系統のクロックにより駆動されるフリップフロップの近傍に配しておくことにより、タイミング改善の必要性が生じた場合、配線層のみのレイアウト変更で、近傍のクロック配線に繋ぎ換えて修正を完成させる。
【００１０】
すなわち、請求項１記載の発明の半導体集積回路のレイアウト方法は、クロックを発生するクロックドライバ、前記クロックドライバの前記クロックを伝送するクロック配線、及び前記クロック配線の前記クロックにより駆動されるフリップフロップを１組として、この組を複数組配置すると共に、特定の組の前記フリップフロップの近傍に、少なくとも１つ、このフリップフロップの属する組以外の他の組のクロック配線を配置することを特徴とする。
【００１１】
請求項２記載の発明は、請求項１記載の半導体集積回路のレイアウト方法において、自己の組のフリップフロップに接続されるクロック配線を、自己の組のクロック配線から、前記自己の組のフリップフロップの近傍に配置された前記他の組のクロック配線に繋ぎ換え、この繋ぎ換えにより、クロック配線の繋ぎ換えを配線層のみのレイアウト変更によって行うことを特徴とする。
【００１２】
請求項３記載の発明は、請求項１記載の半導体集積回路のレイアウト方法において、互いに近傍に他の組のクロック配線が配置された少なくとも２つの前記特定のフリップフロップであって、自己の組のフリップフロップに接続されたクロック配線を、前記自己の組の近傍に配置された他の組のクロック配線に繋ぎ換え、前記他の組のフリップフロップに接続されたクロック配線を、前記他の組の近傍に配置された前記自己の組のクロック配線に繋ぎ換えることを特徴とする。
【００１３】
請求項４記載の発明は、請求項３記載の半導体集積回路のレイアウト方法において、前記フリップフロップからデータ配線を介して更に回路素子を配置すると共に、前記自己の組と他の組との間において前記フリップフロップ及びクロック配線を繋ぎ換える際に、前記フリップフロップと前記回路素子との間のデータ配線の配線長の調節も行うことを特徴とする。
【００１４】
請求項５記載の発明は、請求項１、２又は３記載の半導体集積回路のレイアウト方法において、前記クロック配線の繋ぎ換えは、特定の配線層のみに限定したレイアウト変更により行うことを特徴とする。
【００１５】
請求項６記載の発明は、請求項５記載の半導体集積回路のレイアウト方法において、前記限定された特定の配線層による前記クロック配線の繋ぎ換えは、少なくとも２層目以上の上層配線層に限定することを特徴とする。
【００１６】
請求項７記載の発明は、請求項２、３、５又は６記載の半導体集積回路のレイアウト方法において、前記各組において、自己の組のフリップフロップにクロックを伝送するクロック配線、及び他の組のフリップフロップの近傍にまで延びる前記クロック配線を、クロックの伝播遅延時間が各クロック配線間で等しくなるように配置することを特徴とする。
【００１７】
請求項８記載の発明は、請求項７記載の半導体集積回路のレイアウト方法において、前記クロックドライバから配される前記クロック配線の一部又は全部を各組相互間で同一の形状に配し、且つ、同一の形状に配された複数組の前記クロック配線を、前記同一の形状において等位となる部分が互いに近傍になるように配置することを特徴とする。
【００１８】
請求項９記載の発明の半導体集積回路のレイアウト方法は、クロックを発生するクロックドライバ、前記クロックドライバの前記クロックを伝送するクロック配線、及び前記クロック配線の前記クロックにより駆動されるフリップフロップを１組として、この組を複数組配置すると共に、前記自己の組のフリップフロップの近傍に、入力端子を接地電位に固定したリピータバッファを配置することを特徴とする。
【００１９】
請求項１０記載の発明は、請求項９記載の半導体集積回路のレイアウト方法において、前記自己の組以外の他の組のクロック配線と前記自己の組のフリップフロップの近傍に配置される前記リピータバッファとの間に、配線の配置を排除する配線ブロッケージを設けることを特徴とする。
【００２０】
請求項１１記載の発明の半導体集積回路は、クロックを発生するクロックドライバ、前記クロックドライバの前記クロックを伝送するクロック配線、及び前記クロック配線の前記クロックにより駆動されるフリップフロップを１組として、この組を複数組配置した半導体集積回路であって、自己の組以外の他の組のクロック配線は自己の組のフリップフロップの近傍に配置されることを特徴とする。
【００２１】
以上により、請求項１、２及び３記載の発明の半導体集積回路のレイアウト方法では、予め繋ぎ換え可能な他の組のクロック配線をフリップフロップの近傍に配しておく。これにより、配線の繋ぎ換えに伴う他の回路要素から受けるレイアウト設計上のパターンルールの制約を低減することができる。従って、配線層のみのレイアウト変更によりフリップフロップ近傍に配置された他の組のクロック配線を自己の組のクロック配線と繋ぎ換えることができ、配線層よりも下層のレイアウト変更を要する配線のレイアウト修正と比較して、短い工程でのタイミング改善を行うことが可能となる。また同時に、繋ぎ換えのためのクロック配線は近傍に配置されることにより、繋ぎ換え部分の配線長の差による遅延時間のずれを低く抑えることが可能となる。
【００２２】
また、請求項４記載の発明では、フリップフロップに更に回路素子が接続されている回路において、配線層のみの変更により遅延時間の調節を行う際、請求項３の方法を用いてレイアウト変更を施しても遅延の修正量の不足が予想される場合、フリップフロップ及びそれに接続される回路素子間のデータ配線の配線長を変更し、データの遅延時間を調節することによってもタイミングを改善することができるので、配線層のみのレイアウト変更による修正方法の選択幅が広がる。
【００２３】
続いて、請求項５及び６記載の発明では、修正する配線層を予め特定の層に限定しておくことにより、修正時の配線層のレイアウト変更に伴う工程数を低減することができ、更に少ない工程での修正が可能となる。
【００２４】
更に、請求項７記載の発明では、同一クロックを伝送する同一の組から分岐した複数のクロック配線を等遅延設計することにより、タイミング改善を図る際における最適なクロックの選択が容易となる。
【００２５】
また、請求項８記載の発明では、各組間でクロック配線の一部又は全部が同一形状に配置され、且つ、その同一形状の配線において等位となる部分を互いに近傍に配置することにより、異なる組の各クロック配線間でフリップフロップを繋ぎ換える際にもスキューを生ずることなく修正することができる。
【００２６】
続いて、請求項９記載の発明では、フリップフロップの近傍に、そのフリップフロップが属しているのとは異なる組のリピータバッファを、その入力端子を接地電位に固定した状態で予め配置しておくことにより、使用しないときは無駄な電力を消費せず、必要なときにのみ、配線層のみのレイアウト変更により他の組のクロック配線と接続し、タイミング改善を実現することが可能となる。
【００２７】
更に、請求項１０記載の発明では、入力端子が接地電位に固定されたリピータバッファをクロック配線に接続すると共に、フリップフロップとの接続を行う際、予めクロック配線を引くことができるスペースを配線ブロッケージ処理により確保してある。これにより、配線層のレイアウト変更を行う場合に、パターンルールにおいて他の回路素子の制約を受けることなく容易に変更を行うことが可能となる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態の半導体集積回路のレイアウト方法を図面に基づいて説明する。
【００２９】
（第１の実施の形態）
先ず、図１により、本発明の半導体集積回路のレイアウト方法における第１の実施の形態を示す。
【００３０】
図１に示した半導体集積回路は、クロックを発生するクロックドライバ１０１、前記クロックドライバ１０１の発生したクロックを伝送するクロック配線１０、このクロック配線１０における伝送途中で劣化したクロックを正規の状態に再生することにより中継するリピータバッファ１０１１、１０１２、及びクロック配線１０と２個のリピータバッファ１０１１、１０１２とにより伝送されてきたクロックにより駆動されるフリップフロップ１０３とからなる１つのクロック系統の組（自己の組）を備え、また、これとは別に、クロックドライバ１０２、リピータバッファ１０２１、フリップフロップ１０４及びそれらを繋ぐクロック配線１１とからなる他の系統の組（自己の組とは別の他の組）を有している。
【００３１】
更に、このクロックドライバ１０２の系統の組は、何れのフリップフロップ１０３、１０４にも接続されないリピータバッファ１０２２へもクロック配線１１を伸ばしている。同図に示したように、このリピータバッファ１０２２は、自己の組のリピータバッファ１０２１から、自己の組のフリップフロップ１０４とは反対の方向に分岐され、他の系統のフリップフロップ１０３の近傍まで引き伸ばされたクロック配線１１の末端に配置され、冗長なクロック配線として備えられる。
【００３２】
このように、本発明の第１の実施の形態では、クロックドライバ１０１から供給されるクロックを受けるフリップフロップ１０３の近傍に、クロックドライバ１０２のクロックが伝達されるリピータバッファ１０２２が配置されている。従って、クロックドライバ１０１のクロックからクロックドライバ１０２のクロックに変更して、フリップフロップ１０３に供給されるクロックのタイミング改善を行う際、比較的短い配線の変更であるので、例えば、他の回路素子を移動させなければ配線を引くことができない等の、長い配線を引き回す場合に付随するパターンルールの制約を低減することができる。従って、このような他の組のクロックを利用したタイミング改善を容易に配線層のみのレイアウト変更により修正することが可能となる。また、短いクロック配線の繋ぎ換えを行うので、変更前後の配線長の差も小さく抑えることができ、それによる遅延のずれを生ずることがなく修正することが可能となる。
【００３３】
従って、上述の修正を行う場合、図１には示していないが、フリップフロップ１０３に接続されるクロック配線１０は、リピータバッファ１０１２との間の配線が削除され、代わりにリピータバッファ１０２２が接続された配線となる。
また、本実施の形態では、自己の組のクロックドライバ１０１が発生するクロックの供給を受けるフリップフロップ１０３が、リピータバッファ１０１２から他の組のリピータバッファ１０２２へ接続を変更することによりタイミング改善を行う例を示した。
【００３４】
ここで更に、前述した他の組の冗長なリピータバッファ１０２２を配置したのと同様に、クロックドライバ１０１の組においてもフリップフロップ１０４の近傍に冗長なリピータバッファを配置しておけば、配線層のみのレイアウト変更によりクロック配線を繋ぎ換えて、フリップフロップ１０４のタイミング改善を行うことも可能となる。
【００３５】
また、このような２組の繋ぎ換えに限らず、他の組の近傍に冗長なクロック配線を配置しておくことにより、複数の組のタイミング改善を同時に行うことが可能となる。
【００３６】
（第２の実施の形態）
次に、図２に本発明の半導体集積回路のレイアウト方法における第２の実施の形態を示す。尚、以下の実施の形態において、前記第１の実施の形態と同様の機能を有する構成要素については同一の符号を付して、その説明を省略する。
【００３７】
図２の半導体集積回路には、クロックドライバ１０１、リピータバッファ１０１３、１０１４、１０１４ａ及びこれらを接続するクロック配線１０から構成される組と、クロックドライバ１０２、リピータバッファ１０２３、１０２４、１０２４ａ、フリップフロップ１０３及びこれらを接続するクロック配線１１から構成される組との２組を有している場合を示している。ここで、クロックドライバ１０１が属する組においては、リピータバッファ１０１３と、クロックが伝達されるクロック配線１０の末端に位置するリピータバッファ１０１４との間の配線距離はそれぞれ等距離に、また、もう一方のクロックドライバ１０２が属する組も同様にリピータバッファ１０２３と、クロックが伝達されるクロック配線１１の末端に位置するリピータバッファ１０２４との間の配線もそれぞれ等距離に設計されている。従って、リピータバッファ１０１３及び１０２３からそれぞれの組のクロック配線の末端までの遅延は全て等しく設計される。そして、両組の等遅延設計部分については、同一形状において等位となる各部分、具体的には、リピータバッファ１０１３と１０２３、１０１４と１０２４、また、１０１４ａと１０２４ａとが互いに近傍になるように配置されている。
【００３８】
本発明の第２の実施の形態では、第１の実施の形態で示した冗長なクロック配線１１、すなわち、繋ぎ換えによりクロック変更をするために予め備えられ、回路機能を有さない各組のクロック配線は、更に、特定の基準部分、例えば図２に示した例では、リピータバッファ１０１３及び１０２３から同一形状になるように設計される。従って、各組において、特定の基準部分であるリピータバッファ１０１３及び１０２３を基準部分として、この基準部分から、等位に位置するそれぞれの組のリピータバッファ１０１４及び１０２４までの遅延は等しく、且つ、互いに近傍に配置されているので、配線繋ぎ換えの際、スキューを生じさせることなく配線層のみのレイアウト変更により容易にタイミング改善を図ることが可能となる。
【００３９】
従って、上述のような修正を行うと、例えば、図中のフリップフロップ１０３とリピータバッファ１０２４ａとを接続しているクロック配線は削除され、代わりにリピータバッファ１０１４ａが接続された配線になる（この様子は同図には示していない）。
【００４０】
また、ここでは、リピータバッファ１０１３及び１０２３からフリップフロップまでが等遅延に設計されている場合を示したが、クロックドライバ１０１及び１０２を基準部分として等遅延になるように設計を行うと、クロックドライバ１０１及び１０２の間における遅延に対する相対関係を、対応する各リピータバッファ１０１４及び１０２４間において保持させることができ、クロック配線の繋ぎ換えが更に容易になる。
【００４１】
また、本実施の形態では、部分的に同一形状、すなわち、リピータバッファ１０１３及び１０２３と１０１４及び１０２４との間を同一形状に設計したが、クロックドライバ同士が互いに近傍に配置されているときは、全体を同一形状に設計することも可能である。
【００４２】
尚、本実施の形態では、異なるクロック系統を同一形状に設計しているが、フリップフロップの総数又は分布に対応した同一形状の引き回しを施すこと、また、クロック周波数別に同一形状を持たせるなど、繋ぎ換えが想定されるフリップフロップに対応したクロック配線を等遅延設計することも考えられる。
【００４３】
（第３の実施の形態）
続いて、図３及び図４により、本発明の半導体集積回路のレイアウト方法の第３の実施の形態を示す。
【００４４】
図３及び図４は、本発明によりタイミング修正を行う例を示す。図３は、クロックドライバ１０１、リピータバッファ１０１３、１０１４及びフリップフロップ２０１、及びクロック配線１０とからなる組と、クロックドライバ１０２、リピータバッファ１０２３、１０２４、フリップフロップ２０２、及びクロック配線１１からなる組との２組を有する半導体集積回路を示す。また、２０３はスタンダードセルであり、データ線１２によりフリップフロップ２０２に接続されている。クロックドライバ１０１及び１０２に繋がるクロック配線１０及び１１は、第２の実施の形態に示したのと同様に、それぞれ同一形状、且つ、互いに近傍になるように設計されており、クロックドライバ１０１が発生するクロックを受けるフリップフロップ２０１の近傍には、クロックドライバ１０２を有する組のリピータバッファ１０２４が、また、クロックドライバ１０２の組のフリップフロップ２０２の近傍には、クロックドライバ１０１を有する組のリピータバッファ１０１４がそれぞれ冗長なクロック配線として、且つ、対応する組同士が等遅延となるように配置されている。
【００４５】
ここで、例えば、スタンダードセル２０３とフリップフロップ２０２との間の実デバイス上のデータ配線１２において、ホールドマージン不足が見出された場合のクロック繋ぎ換えによる修正について考える。
【００４６】
図４は前述のホールドマージン不足を解消するために、配線層のみのレイアウト修正により、スタンダードセル２０３へデータ配線１２により接続されていたフリップフロップ２０２を、クロックドライバ１０２の組のフリップフロップ２０１にデータ配線１３を介して繋ぎ換え、タイミング改善を施した後の状態を示している。
【００４７】
これにより、本実施の形態では、リピータバッファ１０１及び１０２の各系統のクロック配線を等遅延になるように設計しているので、前記データ配線１２からデータ配線１３への繋ぎ換えによりスキューを発生させることなく、図３におけるフリップフロップ２０２からスタンダードセル２０３への配線長を図４におけるフリップフロップ２０１からスタンダードセル２０３への配線長となるようにデータ配線を延ばし、データ配線１３のデータ伝播遅延を増大させてホールドマージン不足を改善することが可能となる。
【００４８】
また、本実施の形態では、配線長を延ばすことにより配線遅延を増大させ、遅延時間を調節する例を示したが、逆に、配線層のみのレイアウト変更により、配線長を縮めて配線遅延を削減する修正を行うことも可能である。
【００４９】
（第４の実施の形態）
更に、図５により、本発明の半導体集積回路のレイアウト方法の第４の実施の形態を示す。
【００５０】
図５は、クロックドライバ１０１、リピータバッファ１０１１、１０１２、フリップフロップ１０３及び、クロック配線１０とからなる組と、クロックドライバ１０２、リピータバッファ１０２１、１０２２、フリップフロップ１０４及び、クロック配線１１とからなる組との２組を有する半導体集積回路を示す。ここで、３０１はリピータバッファ１０１２からフリップフロップ１０３に供給されるクロックの遅延を変更する必要がある場合に備えて、予めフリップフロップ１０３の近傍に配置されたリピータバッファであるが、このリピータバッファ３０１の入力端子は接地され、この入力端子とリピータバッファ１０２１との間には、配線を排除するように処理を施した配線ブロッケージ３０２が配置されている。すなわち、第１の実施の形態を示す図１と比較すると、図１の２個のリピータバッファ１０２１とリピータバッファ１０２２との間にクロック配線１１を施さず、このクロック配線１１に代えて配線ブロッケージ３０２を配置すると共に、リピータバッファ１０２２の入力端子を接地したものである。
【００５１】
ここで、回路機能を考慮すると、図１の２個のリピータバッファ１０２１、１０２２間の冗長なクロック配線１１及びリピータバッファ１０２２には、それらがタイミング修正に用いられるまでは、クロックが入力される必要はない。従って、タイミング修正の必要性が生じるまでは冗長なクロック配線１１は消費電力を抑えるために配線せず、リピータバッファ１０２２も動作させない方がよい。しかし、リピータバッファ１０２２は下地層及び配線層の両工程により形成されるので、タイミング修正の際、配線層のみのレイアウト変更により修正を行いたい場合は、その下地層だけは形成しておかなければならない。
【００５２】
そのため、本実施の形態では、初期状態では、リピータバッファ３０１には無駄な電力を消費させないために、上述のように入力端子を接地電位（固定電位）に固定して動作させないようにし、且つ、上述のような配線ブロッケージ３０２を施すことにより、クロック配線を施さない状態としている。これにより、本実施の形態では、冗長なリピータバッファ３０１の消費電力を削減しながらも、タイミング修正が必要となった場合には、配線ブロッケージ３０２をクロック配線１１に変更し、そのクロック配線１１をリピータバッファ３０１の入力に接続することにより、第１〜第３の実施の形態に示したような配線修正を実現することが可能となる。
【００５３】
（第５の実施の形態）
次に、図６により、本発明の半導体集積回路のレイアウト方法の第５の実施の形態を示す。
【００５４】
本実施の形態では、リピータバッファとフリップフロップとを直接接続するクロック配線の配線層を限定する。
【００５５】
図６は、クロックドライバ１０１、リピータバッファ１０１１、１０１２、４０３ａ、クロック配線１０、４０１及びフリップフロップ１０３からなる組と、クロックドライバ１０２、リピータバッファ１０２１、１０２２、４０３ｂ、クロック配線１１、４０２及びフリップフロップ１０４からなる組とを有する半導体集積回路を示す。同図において、実線により示したクロック配線１０、１１は金属配線層の１層目の配線を、また、点線により示したクロック配線４０１、４０２は金属配線層の２層目の配線を示している。フリップフロップ１０３は、クロックドライバ１０１から１層目のクロック配線１０により接続されたリピータバッファ１０１２を介して、リピータバッファ１０１２からフリップフロップ１０３までの間は、２層目のクロック配線４０１を用いることにより接続される。また、同様に、リピータバッファ１０２２の出力ピンとフリップフロップ１０４との間は２層目のクロック配線４０２により接続される。
【００５６】
図中、リピータバッファ４０３ａ及び４０３ｂはクロックの置き換えに使用するために配された冗長なリピータバッファであり、これらのリピータバッファ４０３ａ、４０３ｂの出力ピンは、第２の配線層に持ち上げられている。
【００５７】
従って、例えば、フリップフロップ１０４に対するタイミング修正を行う場合に、このフリップフロップ１０４に供給するクロックをリピータバッファ１０２２からリピータバッファ４０３ａに繋ぎ換えて供給するに際しては、第２配線層のクロック配線４０２を削除し、このクロック配線４０２の元の経路の側方において第２配線層にクロック配線（図示せず）を配置し、このクロック配線の一端を前記リピータバッファ４０３ａの出力ピンに、その他端をフリップフロップ１０４に接続することになる。よって、クロックを繋ぎ換える修正において、例えば、リピータバッファ４０３ａ、１０２２とフリップフロップ１０４との間に配置するクロック配線の配線層を第２層目に限定しておくことにより、修正を行うべき配線層の数を少なく抑えることができ、修正にかかるコストを削減することが可能となる。更に、この修正の配線層を少なくとも第２層目以上の上層に限定することにより、マスク適用までの設計期間を多くとることができ、また、修正からデバイス完成までの期間を短縮することが可能となる。
【００５８】
【発明の効果】
以上説明したように、請求項１、２及び３記載の発明によれば、フリップフロップに繋がるクロック配線を別の組のクロック配線に繋ぎ換える修正を行う際に、その修正を配線層のみのレイアウト変更により実現できるので、配線層以外の他の層のレイアウト変更を必要とせず、短い工程により修正することが可能となる。
【００５９】
また、請求項４記載の発明では、フリップフロップに更に回路素子が接続されている半導体集積回路において、請求項３のようなタイミング改善を試みても、遅延の修正量が不足してしまうような場合、請求項３のクロック配線の入れ換えにより、自己の組のフリップフロップを前記回路素子から遠くに移せることを利用して、その遠くに移動させたフリップフロップと前記回路素子との間のデータ配線長を長くとることができるのでデータ配線遅延を増大させることができ、配線層のみのレイアウト変更により、ホールドバイオレーションを改善することが可能となる。また、本発明では、逆に請求項３のクロック配線の入れ換えにより、自己の組のフリップフロップを前記回路素子に近づけることにより、データ配線長を短くして、データ配線遅延を低減させることも可能である。
【００６０】
更に、請求項５及び６記載の発明では、予め修正する配線層を少なくするように限定するので、修正にかかるコストを削減することが可能となり、特に、修正する配線層を上層に限定することにより、マスク適用までの設計期間を多くとることができ、マスク適用からデバイスが出来上がるまでの期間も短くすることが可能となる。また、一般的に配線層マスクは上層に使用するマスクの方が単価は低くなるので、加えて修正コストを低減することが可能となる。
【００６１】
続いて、請求項７記載の発明では、冗長なクロック配線も含めて、同一のクロックドライバから等遅延となるクロック配線を複数構成するので、ホールドマージン不足が生じたときにでも、配線遅延を調節しつつ、同一遅延のクロック配線を選択し、繋ぎかえることが容易になる。これにより、スキューの発生を防ぎながらも、ホールドマージンを改善することが可能となる。
【００６２】
また、請求項８記載の発明では、複数のクロックドライバからのクロック配線を一箇所に集めて、そこから更に、同一構造で遅延が等しくなるようにクロック配線を各組配置しておくことにより、それらのクロック配線間の繋ぎ換えを行っても、スキューの問題が生ずることがないので遅延の見積もりが容易であり、また、多数配置しておけば、クロック配線の繋ぎ換えの選択が容易となる。
【００６３】
更に、請求項９記載の発明では、回路機能に貢献しない、タイミング調整用として冗長に配置されているリピータバッファの入力端子をグランドに固定することにより、余剰な消費電力を低減することが可能となる。
【００６４】
続いて、請求項１０記載の発明では、使用しないリピータバッファにクロックを供給するクロック配線を外しておく配線予定の領域が、他の配線がレイアウトされないように配線ブロッケージ処理されることにより、更に配線が必要となったときには、下地層の修正を伴うことなく、配線層のみのレイアウト変更により、請求項９の下地層に形成されたリピータバッファと容易に接続し、修正することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体集積回路のレイアウト概略図である。
【図２】本発明の第２の実施の形態における半導体集積回路のレイアウト概略図である。
【図３】本発明の第３の実施の形態における半導体集積回路のレイアウト概略図である。
【図４】本発明の第３の実施の形態における半導体集積回路のレイアウト概略図である。
【図５】本発明の第４の実施の形態における半導体集積回路のレイアウト概略図である。
【図６】本発明の第５の実施の形態における半導体集積回路のレイアウト概略図である。
【図７】従来のレイアウト変更方法における半導体集積回路のレイアウト概略図である。
【図８】従来のレイアウト変更方法における半導体集積回路のレイアウト概略図である。
【符号の説明】
１０、１１クロック配線
１２、１３データ配線
１０１、１０２クロックドライバ
３０１、４０３ａ、４０３ｂクロック修正用リピータバッファ
３０２配線ブロッケージ
１０１１、１０１２
、１０１３、１０１４
、１０２１、１０２２
、１０２３、１０２４リピータバッファ
１０３、１０４
、２０１、２０２フリップフロップ
２０３スタンダードセル

Claims

クロックを発生するクロックドライバ、前記クロックドライバの前記クロックを伝送するクロック配線、及び前記クロック配線の前記クロックにより駆動されるフリップフロップを１組として、この組を複数組配置すると共に、
特定の組の前記フリップフロップの近傍に、少なくとも１つ、このフリップフロップの属する組以外の他の組のクロック配線を配置する
ことを特徴とする半導体集積回路のレイアウト方法。
請求項１記載の半導体集積回路のレイアウト方法において、
自己の組のフリップフロップに接続されるクロック配線を、自己の組のクロック配線から、前記自己の組のフリップフロップの近傍に配置された前記他の組のクロック配線に繋ぎ換え、この繋ぎ換えにより、クロック配線の繋ぎ換えを配線層のみのレイアウト変更によって行う
ことを特徴とする半導体集積回路のレイアウト方法。
請求項１記載の半導体集積回路のレイアウト方法において、
互いに近傍に他の組のクロック配線が配置された少なくとも２つの前記特定のフリップフロップであって、
自己の組のフリップフロップに接続されたクロック配線を、前記自己の組の近傍に配置された他の組のクロック配線に繋ぎ換え、
前記他の組のフリップフロップに接続されたクロック配線を、前記他の組の近傍に配置された前記自己の組のクロック配線に繋ぎ換える
ことを特徴とする半導体集積回路のレイアウト方法。
請求項３記載の半導体集積回路のレイアウト方法において、
前記フリップフロップからデータ配線を介して更に回路素子を配置すると共に、前記自己の組と他の組との間において前記フリップフロップ及びクロック配線を繋ぎ換える際に、前記フリップフロップと前記回路素子との間のデータ配線の配線長の調節も行う
ことを特徴とする半導体集積回路のレイアウト方法。
請求項１、２又は３記載の半導体集積回路のレイアウト方法において、
前記クロック配線の繋ぎ換えは、特定の配線層のみに限定したレイアウト変更により行う
ことを特徴とする半導体集積回路のレイアウト方法。
請求項５記載の半導体集積回路のレイアウト方法において、
前記限定された特定の配線層による前記クロック配線の繋ぎ換えは、少なくとも２層目以上の上層配線層に限定する
ことを特徴とする半導体集積回路のレイアウト方法。
請求項２、３、５又は６記載の半導体集積回路のレイアウト方法において、
前記各組において、自己の組のフリップフロップにクロックを伝送するクロック配線、及び他の組のフリップフロップの近傍にまで延びる前記クロック配線を、クロックの伝播遅延時間が各クロック配線間で等しくなるように配置する
ことを特徴とする半導体集積回路のレイアウト方法。
請求項７記載の半導体集積回路のレイアウト方法において、
前記クロックドライバから配される前記クロック配線の一部又は全部を各組相互間で同一の形状に配し、且つ、同一の形状に配された複数組の前記クロック配線を、前記同一の形状において等位となる部分が互いに近傍になるように配置する
ことを特徴とする半導体集積回路のレイアウト方法。
クロックを発生するクロックドライバ、前記クロックドライバの前記クロックを伝送するクロック配線、及び前記クロック配線の前記クロックにより駆動されるフリップフロップを１組として、この組を複数組配置すると共に、
前記自己の組のフリップフロップの近傍に、入力端子を接地電位に固定したリピータバッファを配置する
ことを特徴とする半導体集積回路のレイアウト方法。
請求項９記載の半導体集積回路のレイアウト方法において、
前記自己の組以外の他の組のクロック配線と前記自己の組のフリップフロップの近傍に配置される前記リピータバッファとの間に、配線の配置を排除する配線ブロッケージを設ける
ことを特徴とする半導体集積回路のレイアウト方法。
クロックを発生するクロックドライバ、前記クロックドライバの前記クロックを伝送するクロック配線、及び前記クロック配線の前記クロックにより駆動されるフリップフロップを１組として、この組を複数組配置した半導体集積回路であって、
自己の組以外の他の組のクロック配線は自己の組のフリップフロップの近傍に配置される
ことを特徴とする半導体集積回路。