JPH0758205A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH0758205A JPH0758205A JP20335693A JP20335693A JPH0758205A JP H0758205 A JPH0758205 A JP H0758205A JP 20335693 A JP20335693 A JP 20335693A JP 20335693 A JP20335693 A JP 20335693A JP H0758205 A JPH0758205 A JP H0758205A
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- JP
- Japan
- Prior art keywords
- clock
- wiring
- dedicated
- circuit
- channel region
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 半導体チップ上にクロック配線専用のチャネ
ル領域を設け、一般信号線は上記専用チャネル領域には
配設しないようにした。 【効果】 一般信号線とクロック配線とが互いに近接し
て並行に配設されることが回避されるため、一般信号線
とクロック配線との間でクロストークが発生して信号や
クロックにノイズがのったり、配線容量によってクロッ
ク分配系でクロックスキューが発生するのを防止するこ
とができるとともに、コンピュータによる自動配線設計
を行なう場合に、クロック配線を配設したことにより一
般信号線のレイアウトおよび使用可能なゲートが制約を
受けることが少なくなり、これによってチャネル使用率
およびゲート使用率が向上される。
ル領域を設け、一般信号線は上記専用チャネル領域には
配設しないようにした。 【効果】 一般信号線とクロック配線とが互いに近接し
て並行に配設されることが回避されるため、一般信号線
とクロック配線との間でクロストークが発生して信号や
クロックにノイズがのったり、配線容量によってクロッ
ク分配系でクロックスキューが発生するのを防止するこ
とができるとともに、コンピュータによる自動配線設計
を行なう場合に、クロック配線を配設したことにより一
般信号線のレイアウトおよび使用可能なゲートが制約を
受けることが少なくなり、これによってチャネル使用率
およびゲート使用率が向上される。
Description
【０００１】
【産業上の利用分野】本発明は、論理集積回路技術さら
にはクロック信号の供給方式に適用して特に有効な技術
に関し、例えば全面敷き詰め型ゲートアレイにおけるク
ロック信号の分配用配線のレイアウト方式に利用して有
効な技術に関する。
にはクロック信号の供給方式に適用して特に有効な技術
に関し、例えば全面敷き詰め型ゲートアレイにおけるク
ロック信号の分配用配線のレイアウト方式に利用して有
効な技術に関する。
【０００２】
【従来の技術】従来、論理ＬＳＩにおいては、１つのク
ロック信号あるいは位相の異なる複数のクロック信号に
同期してＬＳＩ全体を動作させることがある。このよう
な場合、外部から供給された基本クロック信号をＬＳＩ
内の各部のフリップフロップ等に分配することにより、
デコードやメモリのリード・ライト、各種演算等の動作
を行なうが、クロック信号の分配元から供給先までの配
線（以下、クロック配線と称する）の長さが異なったり
していると、各クロック信号の到達タイミングにずれ
（クロックスキュー）が発生する。クロックスキューが
あると、フリップフロップでは誤った信号を取り込んだ
り、論理ゲートでは出力に不所望のひげ状パルスが発生
して回路が誤動作するおそれがある。従って、クロック
同期型ＬＳＩでは、クロックスキューの大小が、ＬＳＩ
の性能（動作速度）を決定する要因となる。
ロック信号あるいは位相の異なる複数のクロック信号に
同期してＬＳＩ全体を動作させることがある。このよう
な場合、外部から供給された基本クロック信号をＬＳＩ
内の各部のフリップフロップ等に分配することにより、
デコードやメモリのリード・ライト、各種演算等の動作
を行なうが、クロック信号の分配元から供給先までの配
線（以下、クロック配線と称する）の長さが異なったり
していると、各クロック信号の到達タイミングにずれ
（クロックスキュー）が発生する。クロックスキューが
あると、フリップフロップでは誤った信号を取り込んだ
り、論理ゲートでは出力に不所望のひげ状パルスが発生
して回路が誤動作するおそれがある。従って、クロック
同期型ＬＳＩでは、クロックスキューの大小が、ＬＳＩ
の性能（動作速度）を決定する要因となる。
【０００３】そこで、従来はこのクロックスキューを最
小にするため、例えば図４に示すように、ＬＳＩのクロ
ック入力端子１から末端のフリップフロップ２まで、複
数のバッファアンプ３ａ，３ｂ，３ｃ……を設けてクロ
ック配線４をしだいに分岐させ、全体としてツリー状に
接続する。すなわち、クロック信号を２倍、４倍、８倍
……のようにしだいに分配させ、かつ各段のバッファ回
路の負荷容量（配線容量および次段ゲートの入力容量
等）が一致するように、クロック分配系を設計する手法
が採用されていた（ＣＩＣＣ’９１ Ｍｉｋｉｏ Ｙａ
ｍａｇｉｓｈｉ他“Ａ Ｔｗｏ−Ｃｈｉｐ ＣＭＯＳ６
４ｂ Ｍａｉｎｆｒａｍｅ Ｐｒｏｃｅｓｓｏｒ Ｃｈ
ｉｐｓｅｔ”参照）。
小にするため、例えば図４に示すように、ＬＳＩのクロ
ック入力端子１から末端のフリップフロップ２まで、複
数のバッファアンプ３ａ，３ｂ，３ｃ……を設けてクロ
ック配線４をしだいに分岐させ、全体としてツリー状に
接続する。すなわち、クロック信号を２倍、４倍、８倍
……のようにしだいに分配させ、かつ各段のバッファ回
路の負荷容量（配線容量および次段ゲートの入力容量
等）が一致するように、クロック分配系を設計する手法
が採用されていた（ＣＩＣＣ’９１ Ｍｉｋｉｏ Ｙａ
ｍａｇｉｓｈｉ他“Ａ Ｔｗｏ−Ｃｈｉｐ ＣＭＯＳ６
４ｂ Ｍａｉｎｆｒａｍｅ Ｐｒｏｃｅｓｓｏｒ Ｃｈ
ｉｐｓｅｔ”参照）。
【０００４】
【発明が解決しようとする課題】しかしながら、従来、
ゲートアレイのようなＬＳＩでは、チャネルと呼ばれる
配線領域を設けて各ゲート間を接続する信号線およびク
ロック配線を形成するようにしているが、上記信号線お
よびクロック配線を同一のチャネルに混在させると、一
般の信号線とクロック配線とが互いに近接して並行に配
設されることがある。そのため、一般信号線とクロック
配線との間でクロストークが発生して信号やクロックに
ノイズがのったり、配線容量の相違によってクロック分
配系でクロックスキューが発生するとともに、コンピュ
ータによる自動配線設計を行なう場合に、クロック配線
を配設したことにより一般信号線のレイアウトおよび使
用可能なゲートが制約を受け、これによってチャネル使
用率およびゲート使用率が低下するという問題点がある
ことが分かった。
ゲートアレイのようなＬＳＩでは、チャネルと呼ばれる
配線領域を設けて各ゲート間を接続する信号線およびク
ロック配線を形成するようにしているが、上記信号線お
よびクロック配線を同一のチャネルに混在させると、一
般の信号線とクロック配線とが互いに近接して並行に配
設されることがある。そのため、一般信号線とクロック
配線との間でクロストークが発生して信号やクロックに
ノイズがのったり、配線容量の相違によってクロック分
配系でクロックスキューが発生するとともに、コンピュ
ータによる自動配線設計を行なう場合に、クロック配線
を配設したことにより一般信号線のレイアウトおよび使
用可能なゲートが制約を受け、これによってチャネル使
用率およびゲート使用率が低下するという問題点がある
ことが分かった。
【０００５】本発明の目的は、一般信号線とクロック配
線との間のクロストークやクロックスキューを低減可能
なクロック配線のレイアウト方式を提供することにあ
る。本発明の他の目的は、ゲートアレイにおけるチャネ
ル使用率およびゲート使用率の向上を図ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
線との間のクロストークやクロックスキューを低減可能
なクロック配線のレイアウト方式を提供することにあ
る。本発明の他の目的は、ゲートアレイにおけるチャネ
ル使用率およびゲート使用率の向上を図ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、論理ＬＳＩ等の半導体チップ上
にクロック配線専用のチャネル領域を設け、一般信号線
は上記専用チャネル領域には配設しないようにしたもの
である。さらに、望ましくは、上記専用チャネル領域
は、チップ中心をＸ，Ｙ座標系の原点としたとき、Ｘ
軸、Ｙ軸それぞれに対して対称なパターンに形成してお
く。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、論理ＬＳＩ等の半導体チップ上
にクロック配線専用のチャネル領域を設け、一般信号線
は上記専用チャネル領域には配設しないようにしたもの
である。さらに、望ましくは、上記専用チャネル領域
は、チップ中心をＸ，Ｙ座標系の原点としたとき、Ｘ
軸、Ｙ軸それぞれに対して対称なパターンに形成してお
く。
【０００７】
【作用】上記手段によれば、一般信号線とクロック配線
とが互いに近接して並行に配設されることが回避される
ため、一般信号線とクロック配線との間でクロストーク
が発生して信号やクロックにノイズがのったり、配線容
量の相違によってクロック分配系でクロックスキューが
発生するのを防止することができる。これとともに、ク
ロック配線専用のチャネル領域を設けたため、コンピュ
ータによる自動配線設計を行なう場合に、クロック配線
を配設したことに伴って一般信号線のレイアウトおよび
使用可能なゲートが制約を受けることが少なくなり、こ
れによってチャネル使用率およびゲート使用率が向上す
る。さらに、クロック配線専用チャネル領域を、チップ
中心をＸ，Ｙ座標系の原点としたとき、Ｘ軸、Ｙ軸それ
ぞれに対して対称なパターンに形成しておくことによ
り、クロック入力端子から末端のフリップフロップ等の
機能回路までのクロック配線を等長（等容量）の配線に
することができるため、クロックスキューをさらに小さ
くすることができる。
とが互いに近接して並行に配設されることが回避される
ため、一般信号線とクロック配線との間でクロストーク
が発生して信号やクロックにノイズがのったり、配線容
量の相違によってクロック分配系でクロックスキューが
発生するのを防止することができる。これとともに、ク
ロック配線専用のチャネル領域を設けたため、コンピュ
ータによる自動配線設計を行なう場合に、クロック配線
を配設したことに伴って一般信号線のレイアウトおよび
使用可能なゲートが制約を受けることが少なくなり、こ
れによってチャネル使用率およびゲート使用率が向上す
る。さらに、クロック配線専用チャネル領域を、チップ
中心をＸ，Ｙ座標系の原点としたとき、Ｘ軸、Ｙ軸それ
ぞれに対して対称なパターンに形成しておくことによ
り、クロック入力端子から末端のフリップフロップ等の
機能回路までのクロック配線を等長（等容量）の配線に
することができるため、クロックスキューをさらに小さ
くすることができる。
【０００８】
【実施例】図１には、本発明を敷き詰め型のゲートアレ
イに適用した場合のチップ全体のレイアウトの一実施例
が示されている。なお、ここで、敷き詰め型ゲートアレ
イとは、多層配線層のうち最下層の配線層が一般信号線
用のチャネルを持たないように配線設計がなされるもの
を指す。図１において、１０は論理回路を構成する素子
と配線が形成される半導体チップ、１ａ，１ｂ，１ｃ，
１ｄ……は半導体チップ１０の周縁に沿って配設された
入出力回路セル、２ａ，２ｂ，２ｃ，２ｄ……は半導体
チップ１０の上記入出力回路セル列内側にほとんど隙間
がないように全面的に配設された基本ゲートセル、３
ａ，３ｂ，３ｃ，３ｄは半導体チップ１０の四隅にそれ
ぞれ配設された定電圧発生回路である。
イに適用した場合のチップ全体のレイアウトの一実施例
が示されている。なお、ここで、敷き詰め型ゲートアレ
イとは、多層配線層のうち最下層の配線層が一般信号線
用のチャネルを持たないように配線設計がなされるもの
を指す。図１において、１０は論理回路を構成する素子
と配線が形成される半導体チップ、１ａ，１ｂ，１ｃ，
１ｄ……は半導体チップ１０の周縁に沿って配設された
入出力回路セル、２ａ，２ｂ，２ｃ，２ｄ……は半導体
チップ１０の上記入出力回路セル列内側にほとんど隙間
がないように全面的に配設された基本ゲートセル、３
ａ，３ｂ，３ｃ，３ｄは半導体チップ１０の四隅にそれ
ぞれ配設された定電圧発生回路である。
【０００９】この実施例では、半導体チップ１０の互い
に対向する２つの辺の中央にはそれぞれ外部から供給さ
れるデューティがほぼ５０％の基準クロックＣＫ１，Ｃ
Ｋ２を受けてこれを波形整形するクロックシェイパ・ア
ンプ４ａ，４ｂが、またチップ１０の中心にはクロック
分配アンプ５が配設されている。そして、このクロック
シェイパ・アンプ４ａ，４ｂ間に、上記クロック分配ア
ンプ５と交差しかつチップを横断するようにクロック配
線専用のチャネル領域６ａが設けられている。基準クロ
ックＣＫ１，ＣＫ２は互いに位相がずれている。また、
チャネル領域６ａの両側にこれと並行して一対のクロッ
ク配線専用のチャネル領域６ｂ，６ｃが、さらにその外
側にはそれぞれ対をなすチャネル領域６ｄ，６ｅおよび
６ｆ，６ｇが設けられている。そして、上記各チャネル
領域６ａ〜６ｇと直交する方向に沿って互いに適当な間
隔をおいて６本のクロック配線専用のチャネル領域６
ｈ，６ｉ，６ｊ，６ｋ，６ｌ，６ｍが設けられている。
に対向する２つの辺の中央にはそれぞれ外部から供給さ
れるデューティがほぼ５０％の基準クロックＣＫ１，Ｃ
Ｋ２を受けてこれを波形整形するクロックシェイパ・ア
ンプ４ａ，４ｂが、またチップ１０の中心にはクロック
分配アンプ５が配設されている。そして、このクロック
シェイパ・アンプ４ａ，４ｂ間に、上記クロック分配ア
ンプ５と交差しかつチップを横断するようにクロック配
線専用のチャネル領域６ａが設けられている。基準クロ
ックＣＫ１，ＣＫ２は互いに位相がずれている。また、
チャネル領域６ａの両側にこれと並行して一対のクロッ
ク配線専用のチャネル領域６ｂ，６ｃが、さらにその外
側にはそれぞれ対をなすチャネル領域６ｄ，６ｅおよび
６ｆ，６ｇが設けられている。そして、上記各チャネル
領域６ａ〜６ｇと直交する方向に沿って互いに適当な間
隔をおいて６本のクロック配線専用のチャネル領域６
ｈ，６ｉ，６ｊ，６ｋ，６ｌ，６ｍが設けられている。
【００１０】なお、特に制限されないが、この実施例で
は、上記チャネル領域６ａ〜６ｍのうち６ｈと６ｊと６
ｋおよび６ｍは、基本ゲートセルの上に設けられてい
る。すなわちこれらのチャネル領域６ｈ，６ｊ，６ｋお
よび６ｍでは、基本ゲートを構成する素子の拡散層の上
方に、絶縁膜を介して２層目以上のいずれかの配線層に
よってクロック配線が形成されるようになっている。一
方、残りのチャネル領域６ａ〜６ｇと６ｉ，６ｌは、素
子のない領域に設けられている。
は、上記チャネル領域６ａ〜６ｍのうち６ｈと６ｊと６
ｋおよび６ｍは、基本ゲートセルの上に設けられてい
る。すなわちこれらのチャネル領域６ｈ，６ｊ，６ｋお
よび６ｍでは、基本ゲートを構成する素子の拡散層の上
方に、絶縁膜を介して２層目以上のいずれかの配線層に
よってクロック配線が形成されるようになっている。一
方、残りのチャネル領域６ａ〜６ｇと６ｉ，６ｌは、素
子のない領域に設けられている。
【００１１】さらに、上記各チャネル領域の交点のうち
符号Ａ１，Ａ２，Ａ３，Ａ４で示されるような個所には
減衰したクロックを増幅するためのクロックバッファ・
アンプ７ａ，７ｂ，７ｃ，７ｄが、また上記各チャネル
領域６ａ〜６ｍで１６分割されたブロックのほぼ中央に
当たる符号Ｂ１，Ｂ２……Ｂ１６で示されるような個所
には、本来の内部論理回路を構成するフリップフロップ
等の機能回路に対してクロックを供給するクロックドラ
イバ・アンプ８が設けられている。
符号Ａ１，Ａ２，Ａ３，Ａ４で示されるような個所には
減衰したクロックを増幅するためのクロックバッファ・
アンプ７ａ，７ｂ，７ｃ，７ｄが、また上記各チャネル
領域６ａ〜６ｍで１６分割されたブロックのほぼ中央に
当たる符号Ｂ１，Ｂ２……Ｂ１６で示されるような個所
には、本来の内部論理回路を構成するフリップフロップ
等の機能回路に対してクロックを供給するクロックドラ
イバ・アンプ８が設けられている。
【００１２】次に、上記専用チャネル領域６ａ〜６ｍを
使ったクロック配線の形成方法およびそれによって構成
されるクロック分配系回路について説明する。半導体チ
ップ１０の互いに対向する２つの辺の中央にそれぞれ設
けられた上記クロックシェイパ・アンプ４ａ，４ｂは、
外部から供給されるデューティがほぼ５０％の差動形式
の基準クロックＣＫ，／ＣＫを受けてこれを波形整形す
るとともに、図３に示すようなデューティが約１０％の
差動クロックパルスφｃ，／φｃを形成する。クロック
シェイパ・アンプ４ａ，４ｂから出力されるクロックパ
ルスφｃ，／φｃは、チャネル領域６ａの斜線Ｈ１１，
Ｈ１２で示す部分に形成される配線によって、チップ中
央のクロック分配アンプ５まで伝達される。
使ったクロック配線の形成方法およびそれによって構成
されるクロック分配系回路について説明する。半導体チ
ップ１０の互いに対向する２つの辺の中央にそれぞれ設
けられた上記クロックシェイパ・アンプ４ａ，４ｂは、
外部から供給されるデューティがほぼ５０％の差動形式
の基準クロックＣＫ，／ＣＫを受けてこれを波形整形す
るとともに、図３に示すようなデューティが約１０％の
差動クロックパルスφｃ，／φｃを形成する。クロック
シェイパ・アンプ４ａ，４ｂから出力されるクロックパ
ルスφｃ，／φｃは、チャネル領域６ａの斜線Ｈ１１，
Ｈ１２で示す部分に形成される配線によって、チップ中
央のクロック分配アンプ５まで伝達される。
【００１３】クロック分配アンプ５に伝達されたクロッ
クパルスφｃ，／φｃは、４つのブロックに分割された
チップ内の各ブロックに対応して４つの方向に分配さ
れ、供給される。それぞれの方向には縦、横それぞれ対
称的に形成された配線によって分配されるので、以下代
表的な一つの方向（右下方向）の配線を例にとって説明
し、他は省略する。この場合、クロック分配アンプ５か
ら出力されるクロックパルスφｃ，／φｃは、まずチャ
ネル領域６ｃの斜線Ｈ２１で示す部分次にチャネル領域
６ｌの斜線Ｈ３１で示す部分に形成される配線によっ
て、クロックバッファ・アンプ７ｄまで伝達される。ク
ロックバッファ・アンプ７ｄに伝達されたクロックパル
スφｃ，／φｃは、チャネル領域６ｆ，６ｇおよび６
ｍ，６ｋの斜線Ｈ４１〜Ｈ４４およびＨ５１〜Ｈ５４で
示す部分に形成される配線によって、さらに４つの方向
に分配され、各クロックドライバ・アンプ８に伝達され
る。このようにして、各ブロックごとに複数のクロック
・アンプ４，５，７，８が専用チャネル領域に形成され
たクロック配線によって縦続接続されて、図２に示すよ
うに、クロックが２倍、４倍、８倍……のようにしだい
に枝分れして分配されて行くツリー状のクロック分配系
が構成される。
クパルスφｃ，／φｃは、４つのブロックに分割された
チップ内の各ブロックに対応して４つの方向に分配さ
れ、供給される。それぞれの方向には縦、横それぞれ対
称的に形成された配線によって分配されるので、以下代
表的な一つの方向（右下方向）の配線を例にとって説明
し、他は省略する。この場合、クロック分配アンプ５か
ら出力されるクロックパルスφｃ，／φｃは、まずチャ
ネル領域６ｃの斜線Ｈ２１で示す部分次にチャネル領域
６ｌの斜線Ｈ３１で示す部分に形成される配線によっ
て、クロックバッファ・アンプ７ｄまで伝達される。ク
ロックバッファ・アンプ７ｄに伝達されたクロックパル
スφｃ，／φｃは、チャネル領域６ｆ，６ｇおよび６
ｍ，６ｋの斜線Ｈ４１〜Ｈ４４およびＨ５１〜Ｈ５４で
示す部分に形成される配線によって、さらに４つの方向
に分配され、各クロックドライバ・アンプ８に伝達され
る。このようにして、各ブロックごとに複数のクロック
・アンプ４，５，７，８が専用チャネル領域に形成され
たクロック配線によって縦続接続されて、図２に示すよ
うに、クロックが２倍、４倍、８倍……のようにしだい
に枝分れして分配されて行くツリー状のクロック分配系
が構成される。
【００１４】その結果、クロックシェイパ・アンプ４
ａ，４ｂから最終のクロックドライバ・アンプ８までの
クロック配線がそれぞれ等しい長さとなり、各段のアン
プの負荷容量（配線容量および次段ゲートの入力容量
等）が一致し、クロックスキューが極めて小さくされ
る。なお、最終のクロックドライバ・アンプ８から末端
の機能回路としてのフリップフロップＦＦまでのクロッ
ク配線はコンピュータによる自動配線設計により配設さ
れる。上記各クロック・アンプ４，５，７，８は専用の
回路として形成してもよいし、基本ゲートセル２を用い
て形成してもよい。あるいは一部のクロック・アンプを
専用の回路で構成し、残りのクロック・アンプを基本ゲ
ートセル２を用いて形成するようにしてもよい。また、
上記実施例では入力されるクロック信号が２相の場合を
例にとって説明したが、この発明はそれに限定されるも
のでなく、互いに位相の異なる複数（例えば６相）のク
ロック信号が入力される場合にも適用することができ
る。その場合、各クロック信号ごとに上記実施例の設計
手法によりクロック分配系を設計してやれば良い。
ａ，４ｂから最終のクロックドライバ・アンプ８までの
クロック配線がそれぞれ等しい長さとなり、各段のアン
プの負荷容量（配線容量および次段ゲートの入力容量
等）が一致し、クロックスキューが極めて小さくされ
る。なお、最終のクロックドライバ・アンプ８から末端
の機能回路としてのフリップフロップＦＦまでのクロッ
ク配線はコンピュータによる自動配線設計により配設さ
れる。上記各クロック・アンプ４，５，７，８は専用の
回路として形成してもよいし、基本ゲートセル２を用い
て形成してもよい。あるいは一部のクロック・アンプを
専用の回路で構成し、残りのクロック・アンプを基本ゲ
ートセル２を用いて形成するようにしてもよい。また、
上記実施例では入力されるクロック信号が２相の場合を
例にとって説明したが、この発明はそれに限定されるも
のでなく、互いに位相の異なる複数（例えば６相）のク
ロック信号が入力される場合にも適用することができ
る。その場合、各クロック信号ごとに上記実施例の設計
手法によりクロック分配系を設計してやれば良い。
【００１５】以上説明したように、上記実施例は、半導
体チップ上にクロック配線専用のチャネル領域を設け、
一般信号線は上記専用チャネル領域には配設しないよう
にしたので、一般信号線とクロック配線とが互いに近接
して並行に配設されることが回避されるため、一般信号
線とクロック配線との間でクロストークが発生して信号
やクロックにノイズがのったり、配線容量によってクロ
ック分配系でクロックスキューが発生するのを防止する
ことができるとともに、コンピュータによる自動配線設
計を行なう場合に、クロック配線を配設したことにより
一般信号線のレイアウトおよび使用可能なゲートが制約
を受けることが少なくなり、これによってチャネル使用
率およびゲート使用率が向上されるという効果がある。
体チップ上にクロック配線専用のチャネル領域を設け、
一般信号線は上記専用チャネル領域には配設しないよう
にしたので、一般信号線とクロック配線とが互いに近接
して並行に配設されることが回避されるため、一般信号
線とクロック配線との間でクロストークが発生して信号
やクロックにノイズがのったり、配線容量によってクロ
ック分配系でクロックスキューが発生するのを防止する
ことができるとともに、コンピュータによる自動配線設
計を行なう場合に、クロック配線を配設したことにより
一般信号線のレイアウトおよび使用可能なゲートが制約
を受けることが少なくなり、これによってチャネル使用
率およびゲート使用率が向上されるという効果がある。
【００１６】特に、外部から供給されるクロック信号が
互いに位相の異なる例えば６相のクロック信号であるよ
うな場合、それを差動信号として内部の機能回路に供給
する場合、各チャネル領域には最低６本、多いところは
１２本のクロック配線が配設されるため、クロック配線
専用チャネル領域を設けることにより、一般信号線のレ
イアウトおよび使用可能なゲートの制約を減らすのに極
めて有効である。さらに、専用チャネル領域は、中心を
Ｘ，Ｙ座標系の原点としたとき、Ｘ軸、Ｙ軸それぞれに
対して対称なパターンに形成しておくようにしたので、
クロック入力端子から末端のフリップフロップ等の機能
回路までのクロック配線を等長（等容量）の配線にする
ことができるため、クロックスキューをさらに小さくす
ることができることができるという効果がある。
互いに位相の異なる例えば６相のクロック信号であるよ
うな場合、それを差動信号として内部の機能回路に供給
する場合、各チャネル領域には最低６本、多いところは
１２本のクロック配線が配設されるため、クロック配線
専用チャネル領域を設けることにより、一般信号線のレ
イアウトおよび使用可能なゲートの制約を減らすのに極
めて有効である。さらに、専用チャネル領域は、中心を
Ｘ，Ｙ座標系の原点としたとき、Ｘ軸、Ｙ軸それぞれに
対して対称なパターンに形成しておくようにしたので、
クロック入力端子から末端のフリップフロップ等の機能
回路までのクロック配線を等長（等容量）の配線にする
ことができるため、クロックスキューをさらに小さくす
ることができることができるという効果がある。
【００１７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、ク
ロックアンプの段数は実施例のごとき４段に限定され
ず、３段あるいは５段以上であっても良い。また、クロ
ック信号は、チップ内で必ずしも差動信号として伝達す
る必要はなく、シングルの信号として伝達しても良い。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である敷き詰めゲートアレ
イに適用した場合について説明したが、この発明はそれ
に限定されるものでなく、クロック信号に同期して動作
する半導体論理集積回路一般に利用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、ク
ロックアンプの段数は実施例のごとき４段に限定され
ず、３段あるいは５段以上であっても良い。また、クロ
ック信号は、チップ内で必ずしも差動信号として伝達す
る必要はなく、シングルの信号として伝達しても良い。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である敷き詰めゲートアレ
イに適用した場合について説明したが、この発明はそれ
に限定されるものでなく、クロック信号に同期して動作
する半導体論理集積回路一般に利用することができる。
【００１８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、一般信号線とクロック配線
との間のクロストークやクロックスキューを低減可能な
クロック配線のレイアウトが可能となる。また、ゲート
アレイにおけるチャネル使用率およびゲート使用率が向
上される。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、一般信号線とクロック配線
との間のクロストークやクロックスキューを低減可能な
クロック配線のレイアウトが可能となる。また、ゲート
アレイにおけるチャネル使用率およびゲート使用率が向
上される。
【図１】本発明を敷き詰め型のゲートアレイに適用した
場合のチップ全体のレイアウトの一実施例を示す平面説
明図である。
場合のチップ全体のレイアウトの一実施例を示す平面説
明図である。
【図２】本発明を適用した論理ＬＳＩにおけるクロック
分配系の一実施例を示す回路構成図である。
分配系の一実施例を示す回路構成図である。
【図３】本発明を適用した論理ＬＳＩに入力されるクロ
ック信号と内部で分配されるクロック信号の一例を示す
波形図である。
ック信号と内部で分配されるクロック信号の一例を示す
波形図である。
【図４】従来のクロック分配回路の一例を示す回路構成
図である。
図である。
１ａ，１ｂ，１ｃ，１ｄ 入出力回路セル ２ａ，２ｂ，２ｃ，２ｄ 基本ゲートセル ４ａ，４ｂ クロックシェイパ・アンプ ５ クロック分配アンプ ６ａ〜６ｍ クロック配線専用チャネル領域 ７ａ，７ｂ，７ｃ，７ｄ クロックバッファ・アンプ ８ クロックドライバ・アンプ １０ 半導体チップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 8832−4Ｍ Ｈ０１Ｌ 27/04 Ａ (72)発明者 澤田 浩明 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング株式会社内 (72)発明者 山田 秀行 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング株式会社内 (72)発明者 前田 栄治郎 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング株式会社内 (72)発明者 田中 一雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (3)
- 【請求項１】 クロック信号に同期して動作する半導体
論理集積回路であって、クロック信号を内部論理回路の
各部に供給する配線が専用のチャネル領域に設けられて
いることを特徴とする論理集積回路。 - 【請求項２】 複数個のクロック増幅回路を備え、外部
からのクロック信号を受ける初段のクロック増幅回路か
ら、内部論理回路を構成する機能回路にクロック信号を
供給する最終のクロック増幅回路に向かって、しだいに
クロック配線が分岐されて供給されるように構成されて
いることを特徴とする請求項１記載の論理集積回路。 - 【請求項３】 上記専用チャネル領域は、チップの中心
をＸ，Ｙ座標系の原点としたとき、Ｘ軸、Ｙ軸それぞれ
に対して対称なパターンに形成されていることを特徴と
する請求項２記載の論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20335693A JPH0758205A (ja) | 1993-08-17 | 1993-08-17 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20335693A JPH0758205A (ja) | 1993-08-17 | 1993-08-17 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758205A true JPH0758205A (ja) | 1995-03-03 |
Family
ID=16472678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20335693A Pending JPH0758205A (ja) | 1993-08-17 | 1993-08-17 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758205A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020585A (en) * | 1997-03-27 | 2000-02-01 | Koyo Seiko Co., Ltd. | Optical rotary encoder having at least one zone plate |
| US7005907B2 (en) | 2002-06-12 | 2006-02-28 | Nec Corporation | Integrated circuit device with clock skew reduced |
| JP2013211765A (ja) * | 2012-03-30 | 2013-10-10 | Nec Corp | クロックドライバ回路 |
-
1993
- 1993-08-17 JP JP20335693A patent/JPH0758205A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020585A (en) * | 1997-03-27 | 2000-02-01 | Koyo Seiko Co., Ltd. | Optical rotary encoder having at least one zone plate |
| US7005907B2 (en) | 2002-06-12 | 2006-02-28 | Nec Corporation | Integrated circuit device with clock skew reduced |
| JP2013211765A (ja) * | 2012-03-30 | 2013-10-10 | Nec Corp | クロックドライバ回路 |
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