JPH05233093A - クロック信号供給回路および供給方法 - Google Patents
クロック信号供給回路および供給方法Info
- Publication number
- JPH05233093A JPH05233093A JP4033828A JP3382892A JPH05233093A JP H05233093 A JPH05233093 A JP H05233093A JP 4033828 A JP4033828 A JP 4033828A JP 3382892 A JP3382892 A JP 3382892A JP H05233093 A JPH05233093 A JP H05233093A
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- JP
- Japan
- Prior art keywords
- clock signal
- positive
- negative
- circuit
- amplitude
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】大規模集積回路におけるクロック信号配線遅延
時間とクロックスキューを低減する。 【構成】クロック信号分配回路３で、外部から入力され
た正負クロック信号ＣＬＫ1 および反転ＣＬＫ1 を、小
振幅で互いに相補関係にある正負クロック信号ＣＬＫ2
および反転ＣＬＫ2 に変換する。この正負クロック信号
ＣＬＫ2 および反転ＣＬＫ2 を各機能ブロック２内に設
けた差動クロック信号線路４を介して供給する。差動ク
ロック信号増幅回路４は機能ブロック２内の論理ゲート
に論理振幅のクロック信号ＣＬＫ3 を供給し、クロック
スキューを低減する。
時間とクロックスキューを低減する。 【構成】クロック信号分配回路３で、外部から入力され
た正負クロック信号ＣＬＫ1 および反転ＣＬＫ1 を、小
振幅で互いに相補関係にある正負クロック信号ＣＬＫ2
および反転ＣＬＫ2 に変換する。この正負クロック信号
ＣＬＫ2 および反転ＣＬＫ2 を各機能ブロック２内に設
けた差動クロック信号線路４を介して供給する。差動ク
ロック信号増幅回路４は機能ブロック２内の論理ゲート
に論理振幅のクロック信号ＣＬＫ3 を供給し、クロック
スキューを低減する。
Description
【０００１】
【産業上の利用分野】本発明は大規模集積回路に用いら
れるクロック信号供給回路および供給方法に関する。
れるクロック信号供給回路および供給方法に関する。
【０００２】
【従来の技術】大規模集積回路には多数の機能ブロック
が搭載されている。これらの機能ブロックには、クロッ
ク信号に同期して動作するフリップフロップやレジスタ
等の多数の論理ゲートが含まれる。これらの論理ゲート
に位相の異なるクロク信号を供給すると、クロックスキ
ューが大きくなり、動作速度が制限される。論理ゲート
に供給するクロック信号の位相をできるだけ等しくし、
クロックスキューを低減するために、従来、駆動能力の
極めて高い１個のクロックドライバで多数の論理ゲート
にクロック信号を供給する共通クロック信号供給方式や
電子情報通信学会論文誌，第Ｊ１７２−Ｃ−ＩＩ巻，第
５号，第４２８〜４３３頁，１９８９年５月に報告され
ているような、ツリー状に構成した多数のクロックドラ
イバでクロック信号を分配する分配クロック信号供給方
式が知られている。
が搭載されている。これらの機能ブロックには、クロッ
ク信号に同期して動作するフリップフロップやレジスタ
等の多数の論理ゲートが含まれる。これらの論理ゲート
に位相の異なるクロク信号を供給すると、クロックスキ
ューが大きくなり、動作速度が制限される。論理ゲート
に供給するクロック信号の位相をできるだけ等しくし、
クロックスキューを低減するために、従来、駆動能力の
極めて高い１個のクロックドライバで多数の論理ゲート
にクロック信号を供給する共通クロック信号供給方式や
電子情報通信学会論文誌，第Ｊ１７２−Ｃ−ＩＩ巻，第
５号，第４２８〜４３３頁，１９８９年５月に報告され
ているような、ツリー状に構成した多数のクロックドラ
イバでクロック信号を分配する分配クロック信号供給方
式が知られている。
【０００３】
【発明が解決しようとする課題】上述した従来の共通ク
ロック信号供給方式は、クロック信号を供給しなければ
ならない論理ゲートの数と負荷容量が膨大であるので、
クロック信号の立ち上がり時間や立ち下がり時間が大き
く、高速なクロック信号を供給できないという欠点があ
る。また、従来の分配クロック供給方式は、論理ゲート
に供給されるクロック信号の位相をできるだけ等しくす
るために、クロックドライバから論理ゲートまでのクロ
ック信号配線長と各クロックドライバのファンアウト数
を等しくしなければならないので、論理設計やレイアウ
ト設計が複雑であるという欠点がある。更に、クロック
信号配線長やファンアウト数を等しくしても、クロック
信号線に隣接する周囲の配線によりクロック信号線の配
線容量が変化するので、各論理ゲートに供給するクロッ
ク信号の位相を正確にそろえることが困難で、高速なク
ロック信号を供給できないという欠点がある。
ロック信号供給方式は、クロック信号を供給しなければ
ならない論理ゲートの数と負荷容量が膨大であるので、
クロック信号の立ち上がり時間や立ち下がり時間が大き
く、高速なクロック信号を供給できないという欠点があ
る。また、従来の分配クロック供給方式は、論理ゲート
に供給されるクロック信号の位相をできるだけ等しくす
るために、クロックドライバから論理ゲートまでのクロ
ック信号配線長と各クロックドライバのファンアウト数
を等しくしなければならないので、論理設計やレイアウ
ト設計が複雑であるという欠点がある。更に、クロック
信号配線長やファンアウト数を等しくしても、クロック
信号線に隣接する周囲の配線によりクロック信号線の配
線容量が変化するので、各論理ゲートに供給するクロッ
ク信号の位相を正確にそろえることが困難で、高速なク
ロック信号を供給できないという欠点がある。
【０００４】本発明の目的は、上述した欠点を解決し、
高速なクロック信号を供給できるクロック信号供給回路
と供給方法とを提供することにある。
高速なクロック信号を供給できるクロック信号供給回路
と供給方法とを提供することにある。
【０００５】
【課題を解決するための手段】本発明のクロック信号供
給回路は、複数の機能ブロックにクロック信号を供給す
る大規模集積回路のクロック信号供給回路において、外
部からクロック信号が入力され、小振幅で互いに相補関
係の正クロック信号と負クロック信号とを発生するクロ
ック信号分配回路と、このクロック信号分配回路から前
記正負クロック信号が供給され、機能ブロック内の論理
ゲートに大振幅のクロック信号を供給する差動クロック
信号増幅回路とを有している。
給回路は、複数の機能ブロックにクロック信号を供給す
る大規模集積回路のクロック信号供給回路において、外
部からクロック信号が入力され、小振幅で互いに相補関
係の正クロック信号と負クロック信号とを発生するクロ
ック信号分配回路と、このクロック信号分配回路から前
記正負クロック信号が供給され、機能ブロック内の論理
ゲートに大振幅のクロック信号を供給する差動クロック
信号増幅回路とを有している。
【０００６】また、本発明のクロック信号供給方法は、
外部から供給されるクロック信号を小振幅で相補関係の
正負クロック信号に変換し、前記正負クロック信号をほ
ぼ並行に配線した正負２本のクロック信号線を通じて機
能ブロック毎に設けた差動クロック信号増幅回路に供給
してその振幅を論理振幅に増幅し、増幅されたクロック
信号を機能ブロック内の論理ゲートに供給することを特
徴とする供給方法である。
外部から供給されるクロック信号を小振幅で相補関係の
正負クロック信号に変換し、前記正負クロック信号をほ
ぼ並行に配線した正負２本のクロック信号線を通じて機
能ブロック毎に設けた差動クロック信号増幅回路に供給
してその振幅を論理振幅に増幅し、増幅されたクロック
信号を機能ブロック内の論理ゲートに供給することを特
徴とする供給方法である。
【０００７】
【作用】本発明のクロック信号供給回路および供給方法
では、振幅が小さく相補関係にある正負のクロック信号
を、並行に配線されたクロック信号配線を介して各機能
ブロックに供給し、各機能ブロック内に設けられた差動
増幅器で再生しているので、各機能ブロックへの高速な
クロック信号の供給が可能となる。
では、振幅が小さく相補関係にある正負のクロック信号
を、並行に配線されたクロック信号配線を介して各機能
ブロックに供給し、各機能ブロック内に設けられた差動
増幅器で再生しているので、各機能ブロックへの高速な
クロック信号の供給が可能となる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の構成を示すブ
ロック図である。図１を参照すると、この実施例では、
チップ１上に複数の機能ブロック２が配置されている。
そして、外部から供給される第１の正クロック信号ＣＬ
Ｋ1 および負クロック信号（反転ＣＬＫ1 ) を入力と
し、小振幅で互いに相補関係の第２の正クロック信号Ｃ
ＬＫ2 と負クロック信号（反転ＣＬＫ2 ）とを発生する
クロック信号分配回路３と、この正負クロック信号ＣＬ
Ｋ2 および反転ＣＬＫ2 を伝送するためのほぼ並行に配
線された正負クロック信号線路４と、各機能ブロック２
内に配置され、前述のクロック信号分配回路３から正負
クロック信号線路４を介して正負クロック信号ＣＬＫ2
および反転ＣＬＫ2 が供給される差動クロック信号増幅
回路５とが設けられている。差動クロック信号増幅回路
５は、正負クロック信号ＣＬＫ2 および反転ＣＬＫ2 を
増幅し、論理振幅に等しい振幅の第３のクロック信号Ｃ
ＬＫ3 を発生する。このクロック信号ＣＬＫ3 が各機能
ブロック５内の多数の論理ゲートに供給される。
て説明する。図１は、本発明の一実施例の構成を示すブ
ロック図である。図１を参照すると、この実施例では、
チップ１上に複数の機能ブロック２が配置されている。
そして、外部から供給される第１の正クロック信号ＣＬ
Ｋ1 および負クロック信号（反転ＣＬＫ1 ) を入力と
し、小振幅で互いに相補関係の第２の正クロック信号Ｃ
ＬＫ2 と負クロック信号（反転ＣＬＫ2 ）とを発生する
クロック信号分配回路３と、この正負クロック信号ＣＬ
Ｋ2 および反転ＣＬＫ2 を伝送するためのほぼ並行に配
線された正負クロック信号線路４と、各機能ブロック２
内に配置され、前述のクロック信号分配回路３から正負
クロック信号線路４を介して正負クロック信号ＣＬＫ2
および反転ＣＬＫ2 が供給される差動クロック信号増幅
回路５とが設けられている。差動クロック信号増幅回路
５は、正負クロック信号ＣＬＫ2 および反転ＣＬＫ2 を
増幅し、論理振幅に等しい振幅の第３のクロック信号Ｃ
ＬＫ3 を発生する。このクロック信号ＣＬＫ3 が各機能
ブロック５内の多数の論理ゲートに供給される。
【０００９】正負クロック信号ＣＬＫ2 および反転ＣＬ
Ｋ2 の振幅は電源電圧の１０分の一程度に選ぶ。例え
ば、電源電圧５ボルトの場合、正負クロック信号ＣＬＫ
2 および反転ＣＬＫ2 の振幅は約０．５ボルトにする。
クロック信号分配回路３が正負クロック信号線路４を駆
動する場合の遅延時間Ｔd は、菅野卓雄監修、飯塚哲也
編，ＣＭＯＳ超ＬＳＩの設計，第１１１頁〜第１１３
頁，倍風館（１９８９年）に記載されているように、負
荷容量Ｃ，駆動電流Ｉ，信号振幅Ｖとにより、式で表
される。
Ｋ2 の振幅は電源電圧の１０分の一程度に選ぶ。例え
ば、電源電圧５ボルトの場合、正負クロック信号ＣＬＫ
2 および反転ＣＬＫ2 の振幅は約０．５ボルトにする。
クロック信号分配回路３が正負クロック信号線路４を駆
動する場合の遅延時間Ｔd は、菅野卓雄監修、飯塚哲也
編，ＣＭＯＳ超ＬＳＩの設計，第１１１頁〜第１１３
頁，倍風館（１９８９年）に記載されているように、負
荷容量Ｃ，駆動電流Ｉ，信号振幅Ｖとにより、式で表
される。
【００１０】Ｔd ＝Ｋ・Ｃ・Ｖ／Ｉ…… ここで、Ｋは定数である。遅延時間Ｔd は負荷容量Ｃに
影響を受ける。負荷容量Ｃは信号配線長だけでなく、横
に隣接する他の配線の影響も受ける。従って、ツリー状
に分配した多数のクロック信号配線の長さやファンアウ
ト数を等しくしても、隣接配線や配線形状の違いによ
り、クロックスキューが生じる。しかし、本実施例で
は、信号振幅Ｖを十分の一程度に小さくしているので、
遅延時間Ｔdも小さくそのばらつきを小さくできる。
影響を受ける。負荷容量Ｃは信号配線長だけでなく、横
に隣接する他の配線の影響も受ける。従って、ツリー状
に分配した多数のクロック信号配線の長さやファンアウ
ト数を等しくしても、隣接配線や配線形状の違いによ
り、クロックスキューが生じる。しかし、本実施例で
は、信号振幅Ｖを十分の一程度に小さくしているので、
遅延時間Ｔdも小さくそのばらつきを小さくできる。
【００１１】それぞれの機能ブロック２に正クロック信
号ＣＬＫ2 と負クロック信号（反転ＣＬＫ2 ）とをそれ
ぞれ供給するために、ほぼ並行に配線された２本の信号
線からなる正負クロック信号線路４が、クロック信号分
配回路３と各機能ブロック内の差動クロック信号増幅回
路５とを接続している。クロック信号は、一般に隣接す
る他の信号や上下の他の層の信号から、インダクタンス
や容量を介してのノイズを受ける。しかし、本実施例で
は、正負クロック信号線路４に印加されるこれらのノイ
ズが同相であるため、差動クロック信号増幅回路５で同
相ノイズを除去出来る。このため、ノイズによるクロッ
クスキューが小さく抑えられる。
号ＣＬＫ2 と負クロック信号（反転ＣＬＫ2 ）とをそれ
ぞれ供給するために、ほぼ並行に配線された２本の信号
線からなる正負クロック信号線路４が、クロック信号分
配回路３と各機能ブロック内の差動クロック信号増幅回
路５とを接続している。クロック信号は、一般に隣接す
る他の信号や上下の他の層の信号から、インダクタンス
や容量を介してのノイズを受ける。しかし、本実施例で
は、正負クロック信号線路４に印加されるこれらのノイ
ズが同相であるため、差動クロック信号増幅回路５で同
相ノイズを除去出来る。このため、ノイズによるクロッ
クスキューが小さく抑えられる。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
クロック信号の振幅と遅延時間を小さくできるので、ク
ロックスキューを低減でき、大規模集積回路に高速なク
ロック信号を供給できる。
クロック信号の振幅と遅延時間を小さくできるので、ク
ロックスキューを低減でき、大規模集積回路に高速なク
ロック信号を供給できる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１ チップ ２ 機能ブロック ３ クロック信号分配回路 ４ クロック信号線路 ５ 差動クロック信号増幅回路
Claims (2)
- 【請求項１】 複数の機能ブロックにクロック信号を供
給する大規模集積回路のクロック信号供給回路におい
て、 外部からクロック信号が入力され、小振幅で互いに相補
関係の正クロック信号と負クロック信号とを発生するク
ロック信号分配回路と、 このクロック信号分配回路から前記正負クロック信号が
供給され、機能ブロック内の論理ゲートに大振幅のクロ
ック信号を供給する差動クロック信号増幅回路とを有す
ることを特徴とするクロック信号供給回路。 - 【請求項２】 外部から供給されるクロック信号を小振
幅で相補関係の正負クロック信号に変換し、前記正負ク
ロック信号をほぼ並行に配線した正負２本のクロック信
号線を通じて機能ブロック毎に設けた差動クロック信号
増幅回路に供給してその振幅を論理振幅に増幅し、 増幅されたクロック信号を機能ブロック内の論理ゲート
に供給することを特徴とする大規模膜集積回路のクロッ
ク信号供給方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033828A JPH05233093A (ja) | 1992-02-21 | 1992-02-21 | クロック信号供給回路および供給方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033828A JPH05233093A (ja) | 1992-02-21 | 1992-02-21 | クロック信号供給回路および供給方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233093A true JPH05233093A (ja) | 1993-09-10 |
Family
ID=12397351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4033828A Pending JPH05233093A (ja) | 1992-02-21 | 1992-02-21 | クロック信号供給回路および供給方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233093A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157229A (en) * | 1997-09-29 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | Skew compensation device |
| US6323716B1 (en) | 1998-09-28 | 2001-11-27 | Nec Corporation | Signal distributing circuit and signal line connecting method |
| WO2001095075A1 (fr) * | 2000-06-02 | 2001-12-13 | Hitachi,Ltd | Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge |
| US6448826B1 (en) | 2000-08-28 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device incorporating circuit for generating control clock in accordance with external clock frequency |
| WO2018235531A1 (ja) | 2017-06-19 | 2018-12-27 | ダイキン工業株式会社 | プロペラファン |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779536A (en) * | 1980-10-31 | 1982-05-18 | Nec Corp | Signal distributing circuit |
-
1992
- 1992-02-21 JP JP4033828A patent/JPH05233093A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5779536A (en) * | 1980-10-31 | 1982-05-18 | Nec Corp | Signal distributing circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157229A (en) * | 1997-09-29 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | Skew compensation device |
| US6323716B1 (en) | 1998-09-28 | 2001-11-27 | Nec Corporation | Signal distributing circuit and signal line connecting method |
| WO2001095075A1 (fr) * | 2000-06-02 | 2001-12-13 | Hitachi,Ltd | Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge |
| US6448826B1 (en) | 2000-08-28 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device incorporating circuit for generating control clock in accordance with external clock frequency |
| WO2018235531A1 (ja) | 2017-06-19 | 2018-12-27 | ダイキン工業株式会社 | プロペラファン |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980811 |