JP2001034359A - クロック信号制御回路及び方法並びに同期遅延回路 - Google Patents
クロック信号制御回路及び方法並びに同期遅延回路Info
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Abstract
(57)【要約】
【課題】回路規模を削減するクロック信号制御回路の提
供。 【解決手段】クロック信号を増幅する機能を有する複数
の増幅回路素子とクロック信号の通過をＯＮ、ＯＦＦす
る機能を有する複数のスイッチ素子から構成され、複数
の増幅回路素子と複数のスイッチ素子は、動作時に増幅
回路素子が直列接続されるよう接続され、さらにＯＮす
るスイッチ素子を選択することで増幅回路素子の直列接
続される方向が逆方向になる。
供。 【解決手段】クロック信号を増幅する機能を有する複数
の増幅回路素子とクロック信号の通過をＯＮ、ＯＦＦす
る機能を有する複数のスイッチ素子から構成され、複数
の増幅回路素子と複数のスイッチ素子は、動作時に増幅
回路素子が直列接続されるよう接続され、さらにＯＮす
るスイッチ素子を選択することで増幅回路素子の直列接
続される方向が逆方向になる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号の制
御回路及び方法に関し、特に同期式遅延回路に適用して
好適なクロック信号制御回路に関する。
御回路及び方法に関し、特に同期式遅延回路に適用して
好適なクロック信号制御回路に関する。
【０００２】
【従来の技術】クロック信号の伝播方向の向きを変える
回路として、例えば文献（１）（IEICE Tranc. Electr
on., vol.E79−C, No. 6 June 1996）には、図３に示す
ような構成が開示されている。
回路として、例えば文献（１）（IEICE Tranc. Electr
on., vol.E79−C, No. 6 June 1996）には、図３に示す
ような構成が開示されている。
【０００３】図３を参照すると、クロックドインバータ
３１を順逆方向に２列配置し、各ノード間を接続し、端
子ＦＩＮから端子ＦＯＵＴに向かって順方向にクロック
を伝送するときには、制御信号ＤをＨｉｇｈレベル、制
御信号の相補（反転）信号ＤＢをＬｏｗレベルとし、順
方向のクロックドインバータ列３０Ａを動作させ、逆方
向のクロックドインバータ列３０Ｂの各クロックドイン
バータはＨｉ−Ｚ状態（フローティング状態）とされ、
一方、端子ＢＩＮから端子ＢＯＵＴに逆方向にクロック
を伝送するときには、制御信号ＤをＬｏｗレベル、相補
信号ＤＢをＨｉｇｈレベルとし、逆方向のクロックドイ
ンバータ列３０Ｂが動作状態とされ、順方向のクロック
ドインバータ列３０ＡはＨｉ−Ｚ状態に設定される。
３１を順逆方向に２列配置し、各ノード間を接続し、端
子ＦＩＮから端子ＦＯＵＴに向かって順方向にクロック
を伝送するときには、制御信号ＤをＨｉｇｈレベル、制
御信号の相補（反転）信号ＤＢをＬｏｗレベルとし、順
方向のクロックドインバータ列３０Ａを動作させ、逆方
向のクロックドインバータ列３０Ｂの各クロックドイン
バータはＨｉ−Ｚ状態（フローティング状態）とされ、
一方、端子ＢＩＮから端子ＢＯＵＴに逆方向にクロック
を伝送するときには、制御信号ＤをＬｏｗレベル、相補
信号ＤＢをＨｉｇｈレベルとし、逆方向のクロックドイ
ンバータ列３０Ｂが動作状態とされ、順方向のクロック
ドインバータ列３０ＡはＨｉ−Ｚ状態に設定される。
【０００４】なお、順方向のクロックドインバータは、
電源ＶＣＣとグランドＧＮＤ間に直列に接続された、Ｐ
チャネルＭＯＳトランジスタ（ＰＭ３１〜ＰＭ３４）と
インバータ（ＩＮＶ３１〜ＩＮＶ３４）とＮチャネルＭ
ＯＳトランジスタ（ＮＭ３１〜ＮＭ３４）とを備えてお
り、ＮチャネルＭＯＳトランジスタ（ＮＭ３１〜ＮＭ３
４）のゲートには制御信号Ｄが、ＰチャネルＭＯＳトラ
ンジスタ（ＰＭ３１〜ＰＭ３４）のゲートには制御信号
ＤをインバータＩＮＶ３９で反転した信号が入力され、
逆方向のクロックドインバータは、電源ＶＣＣとグラン
ドＧＮＤ間に直列に接続された、ＰチャネルＭＯＳトラ
ンジスタ（ＰＭ３５〜ＰＭ３８）とインバータ（ＩＮＶ
３５〜ＩＮＶ３８）とＮチャネルＭＯＳトランジスタ
（ＮＭ３５〜ＮＭ３８）とを備えており、ＮチャネルＭ
ＯＳトランジスタ（ＮＭ３５〜ＮＭ３８）のゲートには
制御信号ＤＢが、ＰチャネルＭＯＳトランジスタ（ＰＭ
３５〜ＰＭ３８）のゲートには制御信号ＤＢをインバー
タＩＮＶ３９で反転した信号が入力され、順方向の各ク
ロックドインバータの入力ノードと、出力ノードは、逆
方向の対応する位置の各クロックドインバータの出力ノ
ードと入力ノードに接続されている。
電源ＶＣＣとグランドＧＮＤ間に直列に接続された、Ｐ
チャネルＭＯＳトランジスタ（ＰＭ３１〜ＰＭ３４）と
インバータ（ＩＮＶ３１〜ＩＮＶ３４）とＮチャネルＭ
ＯＳトランジスタ（ＮＭ３１〜ＮＭ３４）とを備えてお
り、ＮチャネルＭＯＳトランジスタ（ＮＭ３１〜ＮＭ３
４）のゲートには制御信号Ｄが、ＰチャネルＭＯＳトラ
ンジスタ（ＰＭ３１〜ＰＭ３４）のゲートには制御信号
ＤをインバータＩＮＶ３９で反転した信号が入力され、
逆方向のクロックドインバータは、電源ＶＣＣとグラン
ドＧＮＤ間に直列に接続された、ＰチャネルＭＯＳトラ
ンジスタ（ＰＭ３５〜ＰＭ３８）とインバータ（ＩＮＶ
３５〜ＩＮＶ３８）とＮチャネルＭＯＳトランジスタ
（ＮＭ３５〜ＮＭ３８）とを備えており、ＮチャネルＭ
ＯＳトランジスタ（ＮＭ３５〜ＮＭ３８）のゲートには
制御信号ＤＢが、ＰチャネルＭＯＳトランジスタ（ＰＭ
３５〜ＰＭ３８）のゲートには制御信号ＤＢをインバー
タＩＮＶ３９で反転した信号が入力され、順方向の各ク
ロックドインバータの入力ノードと、出力ノードは、逆
方向の対応する位置の各クロックドインバータの出力ノ
ードと入力ノードに接続されている。
【０００５】図４は、図３に示した遅延回路を２つ用い
た同期式遅延回路の構成を示す図である。この同期式遅
延回路において、第１、第２の遅延回路４８、４９は、
図３に示した遅延回路よりなり、それぞれ、順方向、逆
方向のクロックドインバータ列（４８Ａ、４８Ｂ、４９
Ａ、４９Ｂ）を備え、制御信号でクロック信号の進行方
向が切り換え可能な遅延回路よりなり、さらに入力クロ
ック４１を入力とする入力バッファ４７、入力バッファ
４７の出力を入力として遅延させ第１、第２の遅延回路
４８、４９の順方向のクロックドインバータ列４８Ａ、
４９Ａの入力端に供給する遅延回路４３と、入力バッフ
ァ４７の出力を入力して分周する分周器４５と、第１、
第２の遅延回路４８、４９の逆方向のクロックドインバ
ータ列４８Ｂ、４９Ｂの出力を入力とするＮＡＮＤゲー
ト４６と、ＮＡＮＤゲート４６の出力を入力とするクロ
ックバッファ４４とを備えて構成されている。
た同期式遅延回路の構成を示す図である。この同期式遅
延回路において、第１、第２の遅延回路４８、４９は、
図３に示した遅延回路よりなり、それぞれ、順方向、逆
方向のクロックドインバータ列（４８Ａ、４８Ｂ、４９
Ａ、４９Ｂ）を備え、制御信号でクロック信号の進行方
向が切り換え可能な遅延回路よりなり、さらに入力クロ
ック４１を入力とする入力バッファ４７、入力バッファ
４７の出力を入力として遅延させ第１、第２の遅延回路
４８、４９の順方向のクロックドインバータ列４８Ａ、
４９Ａの入力端に供給する遅延回路４３と、入力バッフ
ァ４７の出力を入力して分周する分周器４５と、第１、
第２の遅延回路４８、４９の逆方向のクロックドインバ
ータ列４８Ｂ、４９Ｂの出力を入力とするＮＡＮＤゲー
ト４６と、ＮＡＮＤゲート４６の出力を入力とするクロ
ックバッファ４４とを備えて構成されている。
【０００６】分周器４５で入力クロックを２分周した信
号、及び該信号をインバータ４０で反転した信号が、第
１の遅延回路４８の順方向、逆方向のクロックドインバ
ータ列４８Ａ、４８Ｂのオン・オフを制御する制御信号
Ｄ、ＤＢとして供給され、分周器４５で入力クロックを
２分周した信号をインバータ４０で反転した信号、及び
分周器４５で２分周した信号が、第２の遅延回路４９の
順方向、逆方向のクロックドインバータ列４９Ａ、４９
Ｂのオン・オフを制御する制御信号ＤＢ、Ｄとして供給
され、制御信号ＤがＨｉｇｈレベルのとき、第１の遅延
回路４８の順方向のクロックドインバータ列４８Ａと、
第２の遅延回路４９の逆方向のクロックドインバータ列
４９Ｂがオンとなり、制御信号ＤがＬｏｗレベルのと
き、第１の遅延回路４８の逆方向のクロックドインバー
タ列４８Ｂと第２の遅延回路４９の順方向のクロックド
インバータ列４９Ａがオンとなり、入力クロック信号の
１周期ごとに、クロック信号が第１、第２の遅延回路４
８、４９内の順方向と逆方向の進行を交互に繰り返す。
号、及び該信号をインバータ４０で反転した信号が、第
１の遅延回路４８の順方向、逆方向のクロックドインバ
ータ列４８Ａ、４８Ｂのオン・オフを制御する制御信号
Ｄ、ＤＢとして供給され、分周器４５で入力クロックを
２分周した信号をインバータ４０で反転した信号、及び
分周器４５で２分周した信号が、第２の遅延回路４９の
順方向、逆方向のクロックドインバータ列４９Ａ、４９
Ｂのオン・オフを制御する制御信号ＤＢ、Ｄとして供給
され、制御信号ＤがＨｉｇｈレベルのとき、第１の遅延
回路４８の順方向のクロックドインバータ列４８Ａと、
第２の遅延回路４９の逆方向のクロックドインバータ列
４９Ｂがオンとなり、制御信号ＤがＬｏｗレベルのと
き、第１の遅延回路４８の逆方向のクロックドインバー
タ列４８Ｂと第２の遅延回路４９の順方向のクロックド
インバータ列４９Ａがオンとなり、入力クロック信号の
１周期ごとに、クロック信号が第１、第２の遅延回路４
８、４９内の順方向と逆方向の進行を交互に繰り返す。
【０００７】この時、クロック信号が遅延回路４８、４
９内を進行する前に、遅延回路４３で一定の遅延時間Ｔ
分遅延させる。
９内を進行する前に、遅延回路４３で一定の遅延時間Ｔ
分遅延させる。
【０００８】図５は、図４に示した同期式遅延回路の動
作を示すタイミングチャートである。図５に示すよう
に、第１、第２の遅延回路４８、４９内をそれぞれ逆行
するクロック信号の遅延時間が、入力バッファ４７の遅
延時間ｄ１と、クロックバッファ４４の遅延時間ｄ２の
和ｄ１＋ｄ２に対して、遅延回路４３の遅延時間Ｔだけ
早い遅延時間が得られる。
作を示すタイミングチャートである。図５に示すよう
に、第１、第２の遅延回路４８、４９内をそれぞれ逆行
するクロック信号の遅延時間が、入力バッファ４７の遅
延時間ｄ１と、クロックバッファ４４の遅延時間ｄ２の
和ｄ１＋ｄ２に対して、遅延回路４３の遅延時間Ｔだけ
早い遅延時間が得られる。
【０００９】すなわち、入力クロックは入力バッファ４
７で遅延時間ｄ１分遅延され（図５（ｂ）参照）、さら
に遅延回路４３で時間Ｔ分遅延され（図５（ｃ））、制
御信号ＤがＨｉｇｈレベルのとき第１の遅延回路４８の
順方向のクロックドインバータ列４８Ａ中を、制御信号
ＤがＬｏｗレベルに変化する時点まで（時間はｔＣＫ−
Ｔ）進んだ位置で、第１の遅延回路４８の逆方向のクロ
ックドインバータ列４９Ａに転送され、第１の遅延回路
４８の逆方向のクロックドインバータ列中をｔＣＫ−Ｔ
だけ進んで出力端（図３のＢＯＵＴ参照）から出力さ
れ、第１の遅延回路４８の出力は、制御信号Ｄの立ち下
がりエッジに対して遅延時間（ｔＣＫ−Ｔ）分遅延する
（図５（ｆ）参照、但しＴＮ＝Ｔ）。第２の遅延回路４
９の出力は制御信号ＤＢの立ち下がりエッジに対して遅
延時間（ｔＣＫ−Ｔ）分遅延する（図５（ｇ）参照）。
７で遅延時間ｄ１分遅延され（図５（ｂ）参照）、さら
に遅延回路４３で時間Ｔ分遅延され（図５（ｃ））、制
御信号ＤがＨｉｇｈレベルのとき第１の遅延回路４８の
順方向のクロックドインバータ列４８Ａ中を、制御信号
ＤがＬｏｗレベルに変化する時点まで（時間はｔＣＫ−
Ｔ）進んだ位置で、第１の遅延回路４８の逆方向のクロ
ックドインバータ列４９Ａに転送され、第１の遅延回路
４８の逆方向のクロックドインバータ列中をｔＣＫ−Ｔ
だけ進んで出力端（図３のＢＯＵＴ参照）から出力さ
れ、第１の遅延回路４８の出力は、制御信号Ｄの立ち下
がりエッジに対して遅延時間（ｔＣＫ−Ｔ）分遅延する
（図５（ｆ）参照、但しＴＮ＝Ｔ）。第２の遅延回路４
９の出力は制御信号ＤＢの立ち下がりエッジに対して遅
延時間（ｔＣＫ−Ｔ）分遅延する（図５（ｇ）参照）。
【００１０】ＮＡＮＤゲート４６は、第１、第２の遅延
回路４８、４９の出力がＨｉｇｈレベルのときＬｏｗレ
ベルを出力し、ＮＡＮＤゲート４６の出力は遅延時間ｄ
２のクロックバッファ４４を介して出力クロック４２と
して出力される。すなわち、遅延回路４３の遅延時間Ｔ
を入力バッファ４７の遅延時間ｄ１と、クロックバッフ
ァ４４の遅延時間ｄ２の和に等しく設定しておくこと
で、出力クロック４２として、その位相が入力クロック
４１の立ち上がりエッジと同期した信号を得ることがで
きる。
回路４８、４９の出力がＨｉｇｈレベルのときＬｏｗレ
ベルを出力し、ＮＡＮＤゲート４６の出力は遅延時間ｄ
２のクロックバッファ４４を介して出力クロック４２と
して出力される。すなわち、遅延回路４３の遅延時間Ｔ
を入力バッファ４７の遅延時間ｄ１と、クロックバッフ
ァ４４の遅延時間ｄ２の和に等しく設定しておくこと
で、出力クロック４２として、その位相が入力クロック
４１の立ち上がりエッジと同期した信号を得ることがで
きる。
【００１１】
【発明が解決しようとする課題】しかしながら、この従
来の同期遅延回路において、第１、第２の遅延回路を構
成するクロックドインバータとしては、遅延素子の繰り
返しの最小構成が往路復路でクロックドインバータが２
個、計８個のトランジスタを要している。すなわち、ク
ロックドインバータは、図３に示すように、インバータ
としてＣＭＯＳインバータ（トランジスタ２個）と、イ
ンバータと電源パス間に接続されるＰチャネルＭＯＳト
ランジスタ、ＮチャネルＭＯＳトランジスタの計４個の
トランジスタからなる。
来の同期遅延回路において、第１、第２の遅延回路を構
成するクロックドインバータとしては、遅延素子の繰り
返しの最小構成が往路復路でクロックドインバータが２
個、計８個のトランジスタを要している。すなわち、ク
ロックドインバータは、図３に示すように、インバータ
としてＣＭＯＳインバータ（トランジスタ２個）と、イ
ンバータと電源パス間に接続されるＰチャネルＭＯＳト
ランジスタ、ＮチャネルＭＯＳトランジスタの計４個の
トランジスタからなる。
【００１２】図４に示した同期式遅延回路の第１、第２
の遅延回路において、クロック信号が順方向、逆方向を
中を伝播する時間が長くなると、クロックインバータ等
の遅延素子の段数が増大し、クロック周期に比例して、
トランジスタ素子数が増大し、回路規模が増大すること
になる。
の遅延回路において、クロック信号が順方向、逆方向を
中を伝播する時間が長くなると、クロックインバータ等
の遅延素子の段数が増大し、クロック周期に比例して、
トランジスタ素子数が増大し、回路規模が増大すること
になる。
【００１３】そこで、例えば文献２（ISSCC Digest o
f Technical Papers 24.5, Feb.,1999.）には、図６
乃至図８にそれぞれ示すように、進行するクロック信号
をエッジのみとし、クロックドインバータをＰチャネル
ＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタを
分離した構成にすることで、構成する素子数を半減する
試みがなされている。図６乃至図８において、破線をも
って示した配線に接続されたトランジスタ素子（ＰＭ、
ＮＭ等の参照符号が付されていない素子）は削減された
素子を表わしている。
f Technical Papers 24.5, Feb.,1999.）には、図６
乃至図８にそれぞれ示すように、進行するクロック信号
をエッジのみとし、クロックドインバータをＰチャネル
ＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタを
分離した構成にすることで、構成する素子数を半減する
試みがなされている。図６乃至図８において、破線をも
って示した配線に接続されたトランジスタ素子（ＰＭ、
ＮＭ等の参照符号が付されていない素子）は削減された
素子を表わしている。
【００１４】図６を参照すると、順方向、及び逆方向の
各遅延回路列を構成するクロックドインバータ列は、Ｎ
チャネルＭＯＳトランジスタとＰチャネルＭＯＳトラン
ジスタのクロックドインバータを交互に分離して備えた
構成とされている。すなわち、順方向のクロックドイン
バータ列については、ソースが接地され制御信号Ｄをゲ
ート入力とするＮチャネルＭＯＳトランジスタＮＭ５２
と、クロック信号をゲート入力としソースをＮチャネル
ＭＯＳトランジスタＮＭ５２のドレインに接続したＮチ
ャネルＭＯＳトランジスタＮＭ５１とからなるクロック
ドインバータと、前段のクロックドインバータをなすＮ
チャネルＭＯＳトランジスタＮＭ５１のドレインをゲー
トに接続し、ドレインを次段の入力端（又は出力端子）
に接続するＰチャネルＭＯＳトランジスタＰＭ５１と、
ソースを電源に接続し制御信号Ｄの反転信号をゲート入
力としドレインをＰチャネルＭＯＳトランジスタＭ５１
のソースに接続したＰチャネルＭＯＳトランジスタＰＭ
５２からなるクロックドインバータのように、交互にＮ
チャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトラン
ジスタからなるクロックドインバータに分離した構成と
されている。逆方向のクロックインバータ列も同様の構
成とされる。
各遅延回路列を構成するクロックドインバータ列は、Ｎ
チャネルＭＯＳトランジスタとＰチャネルＭＯＳトラン
ジスタのクロックドインバータを交互に分離して備えた
構成とされている。すなわち、順方向のクロックドイン
バータ列については、ソースが接地され制御信号Ｄをゲ
ート入力とするＮチャネルＭＯＳトランジスタＮＭ５２
と、クロック信号をゲート入力としソースをＮチャネル
ＭＯＳトランジスタＮＭ５２のドレインに接続したＮチ
ャネルＭＯＳトランジスタＮＭ５１とからなるクロック
ドインバータと、前段のクロックドインバータをなすＮ
チャネルＭＯＳトランジスタＮＭ５１のドレインをゲー
トに接続し、ドレインを次段の入力端（又は出力端子）
に接続するＰチャネルＭＯＳトランジスタＰＭ５１と、
ソースを電源に接続し制御信号Ｄの反転信号をゲート入
力としドレインをＰチャネルＭＯＳトランジスタＭ５１
のソースに接続したＰチャネルＭＯＳトランジスタＰＭ
５２からなるクロックドインバータのように、交互にＮ
チャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトラン
ジスタからなるクロックドインバータに分離した構成と
されている。逆方向のクロックインバータ列も同様の構
成とされる。
【００１５】また図７を参照すると、この構成は、順方
向と逆方向を構成するＰチャネルＭＯＳトランジスタよ
りなるクロックドインバータと、ＮチャネルＭＯＳトラ
ンジスタよりなるクロックドインバータとを互いに重ね
合わせたものであり、例えばクロック信号をゲート入力
とするＮチャネルＭＯＳトランジスタＮＭ６１と、ソー
スが接地されドレインがＮチャネルＭＯＳトランジスタ
ＮＭ６１のソースに接続し制御信号Ｄをゲート入力とす
るＮチャネルＭＯＳトランジスタＮＭ６２は、順方向の
クロックドインバータをなし、制御信号Ｄの反転信号を
ゲート入力としソースを電源に接続したＰチャネルＭＯ
ＳトランジスタＰＭ６１と、前段からのクロック信号を
ゲート入力としソースをＰチャネルＭＯＳトランジスタ
ＰＭ６１のドレインに接続したＰチャネルＭＯＳトラン
ジスタＰＭ６２は逆方向のクロックドインバータであ
り、ＮチャネルＭＯＳトランジスタＮＭ６１とドレイン
とＰチャネルＭＯＳトランジタＰＭ６２のドレインは互
いに接続されている。
向と逆方向を構成するＰチャネルＭＯＳトランジスタよ
りなるクロックドインバータと、ＮチャネルＭＯＳトラ
ンジスタよりなるクロックドインバータとを互いに重ね
合わせたものであり、例えばクロック信号をゲート入力
とするＮチャネルＭＯＳトランジスタＮＭ６１と、ソー
スが接地されドレインがＮチャネルＭＯＳトランジスタ
ＮＭ６１のソースに接続し制御信号Ｄをゲート入力とす
るＮチャネルＭＯＳトランジスタＮＭ６２は、順方向の
クロックドインバータをなし、制御信号Ｄの反転信号を
ゲート入力としソースを電源に接続したＰチャネルＭＯ
ＳトランジスタＰＭ６１と、前段からのクロック信号を
ゲート入力としソースをＰチャネルＭＯＳトランジスタ
ＰＭ６１のドレインに接続したＰチャネルＭＯＳトラン
ジスタＰＭ６２は逆方向のクロックドインバータであ
り、ＮチャネルＭＯＳトランジスタＮＭ６１とドレイン
とＰチャネルＭＯＳトランジタＰＭ６２のドレインは互
いに接続されている。
【００１６】さらに図８を参照すると、順方向と逆方向
を構成するＰチャネルＭＯＳトランジスタよりなるクロ
ックドインバータと、ＮチャネルＭＯＳトランジスタよ
りなるクロックドインバータとを互いに重ね合わせ、ラ
ッチ回路構成としたものであり、例えばクロック信号を
ゲート入力とするＮチャネルＭＯＳトランジスタＮＭ７
１と、ソースが接地されドレインがＮチャネルＭＯＳト
ランジスタＮＭ７１のソースに接続し制御信号Ｄをゲー
ト入力とするＮチャネルＭＯＳトランジスタＮＭ７２
は、順方向のクロックドインバータをなし、制御信号Ｄ
の反転信号をゲート入力としソースを電源に接続したＰ
チャネルＭＯＳトランジスタＰＭ７１と、前段からのク
ロック信号をゲート入力としソースをＰチャネルＭＯＳ
トランジスタＰＭ７１のドレインに接続したＰチャネル
ＭＯＳトランジスタＰＭ７２は逆方向のクロックドイン
バータであり、ＮチャネルＭＯＳトランジスタＮＭ７１
とドレインとＰチャネルＭＯＳトランジタＰＭ７２のド
レインは互いに接続され、次段の順方向クロックドイン
バータをなすＰチャネルＭＯＳトランジタＰＭ７４のゲ
ートに接続され、ＮチャネルＭＯＳトランジスタＮＭ７
３とドレインとＰチャネルＭＯＳトランジタＰＭ７４の
ドレインは互いに接続され、次段の順方向クロックドイ
ンバータをなすＰチャネルＭＯＳトランジタＰＭ７２の
ゲートに接続されている。
を構成するＰチャネルＭＯＳトランジスタよりなるクロ
ックドインバータと、ＮチャネルＭＯＳトランジスタよ
りなるクロックドインバータとを互いに重ね合わせ、ラ
ッチ回路構成としたものであり、例えばクロック信号を
ゲート入力とするＮチャネルＭＯＳトランジスタＮＭ７
１と、ソースが接地されドレインがＮチャネルＭＯＳト
ランジスタＮＭ７１のソースに接続し制御信号Ｄをゲー
ト入力とするＮチャネルＭＯＳトランジスタＮＭ７２
は、順方向のクロックドインバータをなし、制御信号Ｄ
の反転信号をゲート入力としソースを電源に接続したＰ
チャネルＭＯＳトランジスタＰＭ７１と、前段からのク
ロック信号をゲート入力としソースをＰチャネルＭＯＳ
トランジスタＰＭ７１のドレインに接続したＰチャネル
ＭＯＳトランジスタＰＭ７２は逆方向のクロックドイン
バータであり、ＮチャネルＭＯＳトランジスタＮＭ７１
とドレインとＰチャネルＭＯＳトランジタＰＭ７２のド
レインは互いに接続され、次段の順方向クロックドイン
バータをなすＰチャネルＭＯＳトランジタＰＭ７４のゲ
ートに接続され、ＮチャネルＭＯＳトランジスタＮＭ７
３とドレインとＰチャネルＭＯＳトランジタＰＭ７４の
ドレインは互いに接続され、次段の順方向クロックドイ
ンバータをなすＰチャネルＭＯＳトランジタＰＭ７２の
ゲートに接続されている。
【００１７】しかしながら、図６乃至図８に示すよう
に、クロックインバータ列を構成するトランジスタ数を
半減するいずれの構成においても、クロック信号のパス
に、フローティングノードが生じる。
に、クロックインバータ列を構成するトランジスタ数を
半減するいずれの構成においても、クロック信号のパス
に、フローティングノードが生じる。
【００１８】そこで、図９に示すように、トランジスタ
の追加した回路構成が用いられるが、この場合、素子削
減は、図３に示した構成の３／４にとどまっている。
の追加した回路構成が用いられるが、この場合、素子削
減は、図３に示した構成の３／４にとどまっている。
【００１９】図９を参照すると、順方向のクロックドイ
ンバータ列８０Ａのうち、ソースを電源に接続し制御信
号Ｄの反転信号をゲート入力とするＰチャネルＭＯＳト
ランジスタＰＭ８１とクロック信号をゲート入力としソ
ースをＰチャネルＭＯＳトランジスタＰＭ８１のドレイ
ンに接続し、ドレインから、次段のＮチャネルＭＯＳト
ランジスタよりなるクロックインバータに信号を伝達す
るＰチャネルＭＯＳトランジスタＰＭ８３の構成に、Ｐ
チャネルＭＯＳトランジスタＰＭ８１と並列に電源ＶＣ
ＣとＰチャネルＭＯＳトランジスタＰＭ８３のソース間
に接続され、ゲートが２段先のクロックインバータのＰ
チャネルＭＯＳトランジスタＰＭ８６のソースに接続さ
れたＰチャネルＭＯＳトランジスタＰＭ８２が追加され
ている。同様に、ＮチャネルＭＯＳトランジスタよりな
るクロックドインバータにも、ゲートにクロック信号を
入力とするＮチャネルＭＯＳトランジスタＮＭ８１、ゲ
ートに制御信号Ｄを入力としドレインをＮチャネルＭＯ
ＳトランジスタＮＭ８１のソースに接続し、ソースがグ
ランドに接続されてＮチャネルＭＯＳトランジスタＮＭ
８２と並列にＮチャネルＭＯＳトランジスタＮＭ８３を
備え、ＮチャネルＭＯＳトランジスタＮＭ８３のゲート
は２段先のクロックドインバータのＮチャネルＭＯＳト
ランジスタＮＭ８４のソースに接続されている。
ンバータ列８０Ａのうち、ソースを電源に接続し制御信
号Ｄの反転信号をゲート入力とするＰチャネルＭＯＳト
ランジスタＰＭ８１とクロック信号をゲート入力としソ
ースをＰチャネルＭＯＳトランジスタＰＭ８１のドレイ
ンに接続し、ドレインから、次段のＮチャネルＭＯＳト
ランジスタよりなるクロックインバータに信号を伝達す
るＰチャネルＭＯＳトランジスタＰＭ８３の構成に、Ｐ
チャネルＭＯＳトランジスタＰＭ８１と並列に電源ＶＣ
ＣとＰチャネルＭＯＳトランジスタＰＭ８３のソース間
に接続され、ゲートが２段先のクロックインバータのＰ
チャネルＭＯＳトランジスタＰＭ８６のソースに接続さ
れたＰチャネルＭＯＳトランジスタＰＭ８２が追加され
ている。同様に、ＮチャネルＭＯＳトランジスタよりな
るクロックドインバータにも、ゲートにクロック信号を
入力とするＮチャネルＭＯＳトランジスタＮＭ８１、ゲ
ートに制御信号Ｄを入力としドレインをＮチャネルＭＯ
ＳトランジスタＮＭ８１のソースに接続し、ソースがグ
ランドに接続されてＮチャネルＭＯＳトランジスタＮＭ
８２と並列にＮチャネルＭＯＳトランジスタＮＭ８３を
備え、ＮチャネルＭＯＳトランジスタＮＭ８３のゲート
は２段先のクロックドインバータのＮチャネルＭＯＳト
ランジスタＮＭ８４のソースに接続されている。
【００２０】すなわち、図９に示した遅延回路において
も、順逆方向のクロックインバータ列の段数が増大する
と、トランジスタ素子数の増大は図３に示した回路の３
／４にとどまっている。
も、順逆方向のクロックインバータ列の段数が増大する
と、トランジスタ素子数の増大は図３に示した回路の３
／４にとどまっている。
【００２１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、回路規模を削減
するクロック信号制御回路及び方法並びに遅延回路を提
供することにある。
てなされたものであって、その目的は、回路規模を削減
するクロック信号制御回路及び方法並びに遅延回路を提
供することにある。
【００２２】
【課題を解決するための手段】前記目的を達成する本発
明は、クロック信号を増幅する機能を有する複数の増幅
回路素子と、クロック信号の通過をオン・オフする複数
のスイッチ素子と、を備え、前記複数の増幅回路素子
は、動作時に、オン状態とされた前記スイッチ素子を介
して直列形態に接続され、オン状態とする前記スイッチ
素子を選択することで、直列形態に接続された前記複数
の増幅回路素子の信号伝播方向が順方向及び逆方向に切
換えられる。
明は、クロック信号を増幅する機能を有する複数の増幅
回路素子と、クロック信号の通過をオン・オフする複数
のスイッチ素子と、を備え、前記複数の増幅回路素子
は、動作時に、オン状態とされた前記スイッチ素子を介
して直列形態に接続され、オン状態とする前記スイッチ
素子を選択することで、直列形態に接続された前記複数
の増幅回路素子の信号伝播方向が順方向及び逆方向に切
換えられる。
【００２３】本発明に係るクロック制御方法は、クロッ
ク信号を増幅する機能を有する複数の増幅回路素子と、
クロック信号の通過をオン・オフする複数のスイッチ素
子と、を備えた遅延回路のクロック制御方法であって、
前記複数の増幅回路素子を前記スイッチ素子をオン状態
として直列形態に接続し、その際、オン状態とする前記
スイッチ素子を選択することで、直列形態に接続された
前記複数の増幅回路素子の信号伝播方向を順方向と逆方
向のうちいずれかに切換える。
ク信号を増幅する機能を有する複数の増幅回路素子と、
クロック信号の通過をオン・オフする複数のスイッチ素
子と、を備えた遅延回路のクロック制御方法であって、
前記複数の増幅回路素子を前記スイッチ素子をオン状態
として直列形態に接続し、その際、オン状態とする前記
スイッチ素子を選択することで、直列形態に接続された
前記複数の増幅回路素子の信号伝播方向を順方向と逆方
向のうちいずれかに切換える。
【００２４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の一実施の形態は、図１を参照する
と、クロック信号を増幅する機能を有する複数の増幅回
路素子（１）と、クロック信号の通過をオン・オフさせ
る複数のスイッチ素子（２Ａ１〜２Ａ５、２Ｂ１〜２Ｂ
５）とを備えている。複数の増幅回路素子（１１〜１
４）と複数のスイッチ素子（２）は、動作時に、増幅回
路素子１が直列接続されるよう接続され、制御信号
（Ｄ）とその相補信号（ＤＢ）により、オンするスイッ
チ素子（２Ａ１〜２Ａ５又は２Ｂ１〜２Ｂ５）を選択す
ることで、増幅回路素子（１１〜１４）の直列接続され
る方向が、順方向（入力端子ＦＩＮから出力端子ＦＯＵ
Ｔ方向）から逆方向（入力端子ＢＩＮから出力端子ＢＯ
ＵＴ方向）に切り換えられる。
に説明する。本発明の一実施の形態は、図１を参照する
と、クロック信号を増幅する機能を有する複数の増幅回
路素子（１）と、クロック信号の通過をオン・オフさせ
る複数のスイッチ素子（２Ａ１〜２Ａ５、２Ｂ１〜２Ｂ
５）とを備えている。複数の増幅回路素子（１１〜１
４）と複数のスイッチ素子（２）は、動作時に、増幅回
路素子１が直列接続されるよう接続され、制御信号
（Ｄ）とその相補信号（ＤＢ）により、オンするスイッ
チ素子（２Ａ１〜２Ａ５又は２Ｂ１〜２Ｂ５）を選択す
ることで、増幅回路素子（１１〜１４）の直列接続され
る方向が、順方向（入力端子ＦＩＮから出力端子ＦＯＵ
Ｔ方向）から逆方向（入力端子ＢＩＮから出力端子ＢＯ
ＵＴ方向）に切り換えられる。
【００２５】より詳細には、第１の入力端子（ＦＩＮ）
と第１の出力端子（ＦＯＵＴ）間に接続され、制御信号
（Ｄ）とその相補信号（ＤＢ）により交互にオン・オフ
制御されクロック信号の通過をオン・オフする第１のス
イッチ素子群（２Ａ１、２Ｂ２、２Ａ３、２Ｂ４、２Ａ
５）と、第２の入力端子（ＢＩＮ）と第２の出力端子
（ＢＯＵＴ）間に接続され前記制御信号とその相補信号
により交互にオン・オフ制御されクロック信号の通過を
オン・オフする第２のスイッチ素子群（２Ｂ５、２Ａ
４、２Ｂ３、２Ａ２、２Ｂ１）と、前記第１、第２のス
イッチ素子群の接続ノード間に、順及び逆と交互に接続
される複数の増幅回路素子（１１〜１４）と、を備え、
複数の増幅回路素子は、オン状態とされた前記スイッチ
素子を介して直列形態に接続されるとともに、第１の入
力端子と第１の出力端子間、及び第２の入力端子と第２
の出力端子間の信号経路で共有されており、且つ、オン
状態とする前記スイッチ素子を選択することで、信号伝
播方向が、第１の入力端子（ＦＩＮ）から第１の出力端
子（ＦＯＵＴ）方向、又は第２の入力端子（ＢＩＮ）か
ら第２の出力端子（ＢＯＵＴ）方向に切換え自在とされ
ている。
と第１の出力端子（ＦＯＵＴ）間に接続され、制御信号
（Ｄ）とその相補信号（ＤＢ）により交互にオン・オフ
制御されクロック信号の通過をオン・オフする第１のス
イッチ素子群（２Ａ１、２Ｂ２、２Ａ３、２Ｂ４、２Ａ
５）と、第２の入力端子（ＢＩＮ）と第２の出力端子
（ＢＯＵＴ）間に接続され前記制御信号とその相補信号
により交互にオン・オフ制御されクロック信号の通過を
オン・オフする第２のスイッチ素子群（２Ｂ５、２Ａ
４、２Ｂ３、２Ａ２、２Ｂ１）と、前記第１、第２のス
イッチ素子群の接続ノード間に、順及び逆と交互に接続
される複数の増幅回路素子（１１〜１４）と、を備え、
複数の増幅回路素子は、オン状態とされた前記スイッチ
素子を介して直列形態に接続されるとともに、第１の入
力端子と第１の出力端子間、及び第２の入力端子と第２
の出力端子間の信号経路で共有されており、且つ、オン
状態とする前記スイッチ素子を選択することで、信号伝
播方向が、第１の入力端子（ＦＩＮ）から第１の出力端
子（ＦＯＵＴ）方向、又は第２の入力端子（ＢＩＮ）か
ら第２の出力端子（ＢＯＵＴ）方向に切換え自在とされ
ている。
【００２６】本発明は、その好ましい実施の形態におい
て、増幅回路素子（１１〜１４）はインバータ回路より
なる。またスイッチ素子は、ＭＯＳ半導体スイッチより
なる。スイッチ素子は、オン及びオフが制御されるＮチ
ャネルＭＯＳトランジスタよりなるトランスファゲート
（「ＮチャネルＭＯＳトランスファゲート」という）、
ＰチャネルＭＯＳトランジスタよりなるトランスファゲ
ート（「ＰチャネルＭＯＳトランスファゲート」とい
う）とから構成される。
て、増幅回路素子（１１〜１４）はインバータ回路より
なる。またスイッチ素子は、ＭＯＳ半導体スイッチより
なる。スイッチ素子は、オン及びオフが制御されるＮチ
ャネルＭＯＳトランジスタよりなるトランスファゲート
（「ＮチャネルＭＯＳトランスファゲート」という）、
ＰチャネルＭＯＳトランジスタよりなるトランスファゲ
ート（「ＰチャネルＭＯＳトランスファゲート」とい
う）とから構成される。
【００２７】また本発明は、その好ましい実施の形態に
おいて、図２を参照すると、第１の入力端子（ＦＩＮ）
から第１の出力端子（ＦＯＵＴ）に向けて、制御信号
（Ｄ）がアクティブのときそれぞれオン状態とオフ状態
に制御される第１種のスイッチ素子（ＰＭ２１Ａ、ＰＭ
２３Ａ、ＰＭ２５Ａ）と第２種のスイッチ素子（ＮＭ２
２Ｂ、ＮＭ２４Ｂ）とが交互に直列に接続されてなる第
１のスイッチ素子群と、前記第１の出力端子（ＦＩＮ）
側に配された第２の入力端子（ＢＩＮ）から前記第１の
入力端子（ＦＩＮ）側に配された第２の出力端子（ＢＯ
ＵＴ）に向けて、前記制御信号（Ｄ）がインアクティブ
のときそれぞれオン状態とオフ状態に制御される第２種
のスイッチ素子（ＰＭ２５Ｂ、ＰＭ２３Ｂ、ＰＭ２１
Ｂ）と第１種のスイッチ素子（ＮＭ２２Ａ、ＮＭ２４
Ａ）とが交互に直列に接続されてなる第２のスイッチ素
子群と、前記第１のスイッチ素子群の隣合うスイッチ素
子の各接続点と、前記接続点の位置に対応している前記
第２のスイッチ素子群の隣り合うスイッチ素子の各接続
点との間において、入力端と出力端とを、それぞれ、前
記第１のスイッチ素子群の隣合うスイッチ素子の接続点
と前記第２のスイッチ素子群の隣合うスイッチ素子の接
続点と、前記第２のスイッチ素子群の隣合うスイッチ素
子の接続点と前記第１のスイッチ素子群の隣合うスイッ
チ素子の接続点とに、交互に接続してなる複数の増幅回
路素子（ＩＮＶ２１〜ＩＮＶ２４）とを備える。
おいて、図２を参照すると、第１の入力端子（ＦＩＮ）
から第１の出力端子（ＦＯＵＴ）に向けて、制御信号
（Ｄ）がアクティブのときそれぞれオン状態とオフ状態
に制御される第１種のスイッチ素子（ＰＭ２１Ａ、ＰＭ
２３Ａ、ＰＭ２５Ａ）と第２種のスイッチ素子（ＮＭ２
２Ｂ、ＮＭ２４Ｂ）とが交互に直列に接続されてなる第
１のスイッチ素子群と、前記第１の出力端子（ＦＩＮ）
側に配された第２の入力端子（ＢＩＮ）から前記第１の
入力端子（ＦＩＮ）側に配された第２の出力端子（ＢＯ
ＵＴ）に向けて、前記制御信号（Ｄ）がインアクティブ
のときそれぞれオン状態とオフ状態に制御される第２種
のスイッチ素子（ＰＭ２５Ｂ、ＰＭ２３Ｂ、ＰＭ２１
Ｂ）と第１種のスイッチ素子（ＮＭ２２Ａ、ＮＭ２４
Ａ）とが交互に直列に接続されてなる第２のスイッチ素
子群と、前記第１のスイッチ素子群の隣合うスイッチ素
子の各接続点と、前記接続点の位置に対応している前記
第２のスイッチ素子群の隣り合うスイッチ素子の各接続
点との間において、入力端と出力端とを、それぞれ、前
記第１のスイッチ素子群の隣合うスイッチ素子の接続点
と前記第２のスイッチ素子群の隣合うスイッチ素子の接
続点と、前記第２のスイッチ素子群の隣合うスイッチ素
子の接続点と前記第１のスイッチ素子群の隣合うスイッ
チ素子の接続点とに、交互に接続してなる複数の増幅回
路素子（ＩＮＶ２１〜ＩＮＶ２４）とを備える。
【００２８】
【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の一実施例の構成を示す図であ
る。図１を参照すると、第１の入力端子ＦＩＮから第１
の出力端子ＦＯＵＴに向けて制御信号Ｄと該制御信号の
相補信号ＤＢでそれぞれオン・オフ制御される第１種、
第２種のスイッチ素子（２Ａ１、２Ｂ２…）が交互に直
列に接続されてなる第１のスイッチ素子群（２Ａ１、２
Ｂ２、２Ａ３、２Ｂ４、２Ａ５）と、第２の入力端子側
ＢＩＮから第２の出力端子ＢＯＵＴに向けて該制御信号
の相補信号ＤＢ、及び制御信号Ｄでそれぞれオン・オフ
制御される第２種、第１種のスイッチ素子（２Ｂ５、２
Ａ４…）が交互に直列に接続されてなる第２のスイッチ
素子群（２Ｂ５、２Ａ４、２Ｂ３、２Ａ２、２Ｂ１）
と、前記第１のスイッチ素子群の隣合うスイッチ素子の
各接続点と、前記接続点の位置に対応している前記第２
のスイッチ素子群の隣り合うスイッチ素子の各接続点と
の間に、入力端と出力端を、前記第１のスイッチ素子群
の隣合うスイッチ素子の接続点と前記第２のスイッチ素
子群の隣合うスイッチ素子の接続点、前記第２のスイッ
チ素子群の隣合うスイッチ素子の接続点と前記第１のス
イッチ素子群の隣合うスイッチ素子の接続点と交互に接
続してなる複数の増幅回路素子（１１、１２、…）を備
える。
する。図１は、本発明の一実施例の構成を示す図であ
る。図１を参照すると、第１の入力端子ＦＩＮから第１
の出力端子ＦＯＵＴに向けて制御信号Ｄと該制御信号の
相補信号ＤＢでそれぞれオン・オフ制御される第１種、
第２種のスイッチ素子（２Ａ１、２Ｂ２…）が交互に直
列に接続されてなる第１のスイッチ素子群（２Ａ１、２
Ｂ２、２Ａ３、２Ｂ４、２Ａ５）と、第２の入力端子側
ＢＩＮから第２の出力端子ＢＯＵＴに向けて該制御信号
の相補信号ＤＢ、及び制御信号Ｄでそれぞれオン・オフ
制御される第２種、第１種のスイッチ素子（２Ｂ５、２
Ａ４…）が交互に直列に接続されてなる第２のスイッチ
素子群（２Ｂ５、２Ａ４、２Ｂ３、２Ａ２、２Ｂ１）
と、前記第１のスイッチ素子群の隣合うスイッチ素子の
各接続点と、前記接続点の位置に対応している前記第２
のスイッチ素子群の隣り合うスイッチ素子の各接続点と
の間に、入力端と出力端を、前記第１のスイッチ素子群
の隣合うスイッチ素子の接続点と前記第２のスイッチ素
子群の隣合うスイッチ素子の接続点、前記第２のスイッ
チ素子群の隣合うスイッチ素子の接続点と前記第１のス
イッチ素子群の隣合うスイッチ素子の接続点と交互に接
続してなる複数の増幅回路素子（１１、１２、…）を備
える。
【００２９】制御信号Ｄがアクティブのとき、第１、第
２のスイッチ群のうちの第１種のスイッチ素子（２Ａ
１、２Ａ２、…２Ａ５）がオン状態とされ、第１の入力
端子ＦＩＮに入力された信号が、アクティブ状態の第
１、第２のスイッチ群の第１種のスイッチ素子と増幅回
路素子を介して第１の出力端子ＦＯＵＴから出力され、
制御信号の相補信号ＤＢがアクティブ（制御信号Ｄがイ
ンアクティブ）のとき、第２種のスイッチ素子（２Ｂ
１、２Ｂ２、…２Ｂ５）がオン状態とされ、第２の入力
端子ＢＩＮに入力された信号がアクティブ状態の第１、
第２のスイッチ群の第２種のスイッチ素子と増幅回路素
子を介して第２の出力端子ＢＯＵＴから出力される。す
なわち、制御信号Ｄにより第１種スイッチ素子をオン状
態にすると、信号は進行方向（順方向）に進み、制御信
号ＤＢにより第２種スイッチをオン状態にすると信号
は、逆行方向（逆方向）に進む。
２のスイッチ群のうちの第１種のスイッチ素子（２Ａ
１、２Ａ２、…２Ａ５）がオン状態とされ、第１の入力
端子ＦＩＮに入力された信号が、アクティブ状態の第
１、第２のスイッチ群の第１種のスイッチ素子と増幅回
路素子を介して第１の出力端子ＦＯＵＴから出力され、
制御信号の相補信号ＤＢがアクティブ（制御信号Ｄがイ
ンアクティブ）のとき、第２種のスイッチ素子（２Ｂ
１、２Ｂ２、…２Ｂ５）がオン状態とされ、第２の入力
端子ＢＩＮに入力された信号がアクティブ状態の第１、
第２のスイッチ群の第２種のスイッチ素子と増幅回路素
子を介して第２の出力端子ＢＯＵＴから出力される。す
なわち、制御信号Ｄにより第１種スイッチ素子をオン状
態にすると、信号は進行方向（順方向）に進み、制御信
号ＤＢにより第２種スイッチをオン状態にすると信号
は、逆行方向（逆方向）に進む。
【００３０】図１において、制御信号Ｄでオン・オフ制
御される第１種のスイッチ素子（２Ａ１、２Ａ２、…２
Ａ５）と、制御信号Ｄの相補信号でオン・オフ制御され
る第２種のスイッチ素子（２Ｂ１、２Ｂ２、…２Ｂ５）
をＮチャネルＭＯＳトランスファゲートで構成し、増幅
回路素子はＣＭＯＳインバータ回路で構成される。ある
いは、制御信号Ｄでオン・オフ制御される第１種のスイ
ッチ素子（２Ａ１、２Ａ２、…２Ａ５）と、制御信号Ｄ
の相補信号でオン・オフ制御される第２種のスイッチ素
子（２Ｂ１、２Ｂ２、…２Ｂ５）をＰチャネルＭＯＳト
ランスファゲートで構成してもよい。なお、図１におい
て、スイッチ群の各スイッチの段数が５段とされ、増幅
回路素子が４つ直列に接続される構成が示されている
が、本発明はかかる構成に限定されるものでない。
御される第１種のスイッチ素子（２Ａ１、２Ａ２、…２
Ａ５）と、制御信号Ｄの相補信号でオン・オフ制御され
る第２種のスイッチ素子（２Ｂ１、２Ｂ２、…２Ｂ５）
をＮチャネルＭＯＳトランスファゲートで構成し、増幅
回路素子はＣＭＯＳインバータ回路で構成される。ある
いは、制御信号Ｄでオン・オフ制御される第１種のスイ
ッチ素子（２Ａ１、２Ａ２、…２Ａ５）と、制御信号Ｄ
の相補信号でオン・オフ制御される第２種のスイッチ素
子（２Ｂ１、２Ｂ２、…２Ｂ５）をＰチャネルＭＯＳト
ランスファゲートで構成してもよい。なお、図１におい
て、スイッチ群の各スイッチの段数が５段とされ、増幅
回路素子が４つ直列に接続される構成が示されている
が、本発明はかかる構成に限定されるものでない。
【００３１】図２は、本発明の第２の実施例の構成を示
す図である。図２を参照すると、この実施例の回路は、
第１の入力端子ＦＩＮから第１の出力端子ＦＯＵＴに向
けて制御信号Ｄにより、一方がオンのときは他方がオフ
に制御されるＰチャネルＭＯＳトランスファゲートとＮ
チャネルＭＯＳトランスファゲートが交互に直列に接続
されてなる第１のスイッチ素子群（ＰＭ２１Ａ、ＮＭ２
２Ｂ、ＰＭ２３Ａ、ＮＭ２４Ｂ、ＰＭ２５Ａ）と、第２
の入力端子側ＢＩＮから第２の出力端子ＢＯＵＴに向け
て制御信号（Ｄ）をインバータＩＮＶ２５で反転した信
号によって、一方がオンのときは他方がオフに制御され
るＰチャネルＭＯＳトランスファゲート、ＮチャネルＭ
ＯＳトランスファゲートが交互に直列に接続されてなる
第２のスイッチ素子群（ＰＭ２５Ｂ、ＮＭ２４Ａ、ＰＭ
２３Ｂ、ＮＭ２２Ａ、ＰＭ２１Ｂ）と、前記第１のスイ
ッチ素子群の隣合うトランスファゲートの各接続点と、
前記接続点の位置に対応している前記第２のスイッチ素
子群の隣り合うトランスファゲートの各接続点との間
に、入力端と出力端とを、それぞれ、前記第１のスイッ
チ素子群の隣合うトランスファゲートの接続点と前記第
２のスイッチ素子群の隣合うトランスファゲートの接続
点、前記第２のスイッチ素子群の隣合うスイッチ素子の
接続点と前記第１のスイッチ素子群の隣合うスイッチ素
子の接続点とに、交互に接続してなる複数のインバータ
回路（ＩＮＶ２１、２２、…２４）とを備える。
す図である。図２を参照すると、この実施例の回路は、
第１の入力端子ＦＩＮから第１の出力端子ＦＯＵＴに向
けて制御信号Ｄにより、一方がオンのときは他方がオフ
に制御されるＰチャネルＭＯＳトランスファゲートとＮ
チャネルＭＯＳトランスファゲートが交互に直列に接続
されてなる第１のスイッチ素子群（ＰＭ２１Ａ、ＮＭ２
２Ｂ、ＰＭ２３Ａ、ＮＭ２４Ｂ、ＰＭ２５Ａ）と、第２
の入力端子側ＢＩＮから第２の出力端子ＢＯＵＴに向け
て制御信号（Ｄ）をインバータＩＮＶ２５で反転した信
号によって、一方がオンのときは他方がオフに制御され
るＰチャネルＭＯＳトランスファゲート、ＮチャネルＭ
ＯＳトランスファゲートが交互に直列に接続されてなる
第２のスイッチ素子群（ＰＭ２５Ｂ、ＮＭ２４Ａ、ＰＭ
２３Ｂ、ＮＭ２２Ａ、ＰＭ２１Ｂ）と、前記第１のスイ
ッチ素子群の隣合うトランスファゲートの各接続点と、
前記接続点の位置に対応している前記第２のスイッチ素
子群の隣り合うトランスファゲートの各接続点との間
に、入力端と出力端とを、それぞれ、前記第１のスイッ
チ素子群の隣合うトランスファゲートの接続点と前記第
２のスイッチ素子群の隣合うトランスファゲートの接続
点、前記第２のスイッチ素子群の隣合うスイッチ素子の
接続点と前記第１のスイッチ素子群の隣合うスイッチ素
子の接続点とに、交互に接続してなる複数のインバータ
回路（ＩＮＶ２１、２２、…２４）とを備える。
【００３２】制御信号ＤがＬｏｗレベルのとき、Ａ群の
ＰチャネルＭＯＳトランスファゲートとＮチャネルＭＯ
ＳトランスファゲートＰＭ２１Ａ、ＮＭ２２Ａ、ＰＭ２
３Ａ、ＮＭ２４Ａ、ＰＭ２５Ａがオン状態とされ、第１
の入力端子ＦＩＮに入力された信号が第１の出力端子Ｆ
ＯＵＴから出力され、制御信号ＤがＨｉｇｈレベルのと
き、Ｂ群のＰチャネルＭＯＳトランスファゲートとＮチ
ャネルＭＯＳトランスファゲートＰＭ２１Ｂ、ＮＭ２２
Ｂ、ＰＭ２３Ｂ、ＮＭ２４Ｂ、ＰＭ２５Ｂがオン状態と
され、第２の入力端子ＢＩＮに入力された信号が第２の
出力端子ＢＯＵＴから出力される。
ＰチャネルＭＯＳトランスファゲートとＮチャネルＭＯ
ＳトランスファゲートＰＭ２１Ａ、ＮＭ２２Ａ、ＰＭ２
３Ａ、ＮＭ２４Ａ、ＰＭ２５Ａがオン状態とされ、第１
の入力端子ＦＩＮに入力された信号が第１の出力端子Ｆ
ＯＵＴから出力され、制御信号ＤがＨｉｇｈレベルのと
き、Ｂ群のＰチャネルＭＯＳトランスファゲートとＮチ
ャネルＭＯＳトランスファゲートＰＭ２１Ｂ、ＮＭ２２
Ｂ、ＰＭ２３Ｂ、ＮＭ２４Ｂ、ＰＭ２５Ｂがオン状態と
され、第２の入力端子ＢＩＮに入力された信号が第２の
出力端子ＢＯＵＴから出力される。
【００３３】このように、本発明の一実施例では、順方
向と逆方向で、遅延単位素子をなすインバータを共有
し、図３に示した従来の回路構成と比べ、トランジスタ
素子数を半分に削減している。なお、図２において、ト
ランスファゲート列の段数が５段とされ、インバータ回
路が４つ直列に接続される構成が示されているが、本発
明はかかる構成に限定されるものでない。
向と逆方向で、遅延単位素子をなすインバータを共有
し、図３に示した従来の回路構成と比べ、トランジスタ
素子数を半分に削減している。なお、図２において、ト
ランスファゲート列の段数が５段とされ、インバータ回
路が４つ直列に接続される構成が示されているが、本発
明はかかる構成に限定されるものでない。
【００３４】図１及び図２に示した遅延回路において、
連続する２クロック周期のうち１周期でクロック周期中
に、負遅延相当をあらかじめ通した後、クロック信号を
遅延回路列を進行させて、残りの１周期で進行した分逆
行させることで、クロック周期から、負遅延分差し引い
た遅延時間を発生可能としている。
連続する２クロック周期のうち１周期でクロック周期中
に、負遅延相当をあらかじめ通した後、クロック信号を
遅延回路列を進行させて、残りの１周期で進行した分逆
行させることで、クロック周期から、負遅延分差し引い
た遅延時間を発生可能としている。
【００３５】図１に示した遅延回路を、図４に第１、第
２の遅延回路４８、４９として用いることができる。例
えば図１に示した前記遅延回路よりなる第１、第２の遅
延回路４８、４９を備え、入力クロック信号を入力とす
る入力バッファ回路４７と、入力バッファ回路の出力を
遅延させる第３の遅延回路４３と、入力バッファ回路４
７の出力を２分周させる分周器４５と、分周器４５の出
力とその反転信号を制御信号Ｄと該制御信号ＤＢの相補
信号として、第１、第２の遅延回路４８、４９に供給さ
れ、第１、第２の遅延回路４８、４９の第１の入力端子
ＦＩＮには、第３の遅延回路４３の出力が供給され、第
１、第２の遅延回路４８，４９の第２の出力端子（ＢＯ
ＵＴ）から出力される信号を入力とするＮＡＮＤゲート
４６と、ＮＡＮＤゲート４６出力を入力として出力クロ
ックとしてクロック供給先に供給するクロックバッファ
回路４４と、を備える。第３の遅延回路４３の遅延時間
が入力バッファ回路４７の遅延時間とクロックバッファ
回路４４の遅延時間の和に等しく設定されている。また
図２に示した回路を、図４に示した第１、第２の遅延回
路４８、４９として用いる場合、分周器４５の出力が第
１の遅延回路４８の制御信号、分周器４５の出力をイン
バータ４０で反転した信号が第２の遅延回路４９の制御
信号として供給される。
２の遅延回路４８、４９として用いることができる。例
えば図１に示した前記遅延回路よりなる第１、第２の遅
延回路４８、４９を備え、入力クロック信号を入力とす
る入力バッファ回路４７と、入力バッファ回路の出力を
遅延させる第３の遅延回路４３と、入力バッファ回路４
７の出力を２分周させる分周器４５と、分周器４５の出
力とその反転信号を制御信号Ｄと該制御信号ＤＢの相補
信号として、第１、第２の遅延回路４８、４９に供給さ
れ、第１、第２の遅延回路４８、４９の第１の入力端子
ＦＩＮには、第３の遅延回路４３の出力が供給され、第
１、第２の遅延回路４８，４９の第２の出力端子（ＢＯ
ＵＴ）から出力される信号を入力とするＮＡＮＤゲート
４６と、ＮＡＮＤゲート４６出力を入力として出力クロ
ックとしてクロック供給先に供給するクロックバッファ
回路４４と、を備える。第３の遅延回路４３の遅延時間
が入力バッファ回路４７の遅延時間とクロックバッファ
回路４４の遅延時間の和に等しく設定されている。また
図２に示した回路を、図４に示した第１、第２の遅延回
路４８、４９として用いる場合、分周器４５の出力が第
１の遅延回路４８の制御信号、分周器４５の出力をイン
バータ４０で反転した信号が第２の遅延回路４９の制御
信号として供給される。
【００３６】本発明の第２の実施例について説明する。
本発明の第２の実施例では、前記第１の実施例と同じ回
路構成において進行方向と逆方向の経路で電流経路とな
るトランジスタのサイズ（ＭＯＳトランジスタの場合チ
ャネル幅）を一定の比率で変更する。
本発明の第２の実施例では、前記第１の実施例と同じ回
路構成において進行方向と逆方向の経路で電流経路とな
るトランジスタのサイズ（ＭＯＳトランジスタの場合チ
ャネル幅）を一定の比率で変更する。
【００３７】これにより往路（順方向）と復路（逆方
向）の遅延時間がトランジスタのサイズに比例し、デュ
ーティーサイクル５０％等を実現することができる。
向）の遅延時間がトランジスタのサイズに比例し、デュ
ーティーサイクル５０％等を実現することができる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
信号伝播方法を順方向と逆方向に切り換え可能な遅延回
路の構成を簡易化し、単位遅延素子をなす増幅回路素子
を往路と復路で素子を共有する構成としたことにより、
チップ面積の縮減を可能とし、遅延特性を一致させやす
い、という効果を奏する。
信号伝播方法を順方向と逆方向に切り換え可能な遅延回
路の構成を簡易化し、単位遅延素子をなす増幅回路素子
を往路と復路で素子を共有する構成としたことにより、
チップ面積の縮減を可能とし、遅延特性を一致させやす
い、という効果を奏する。
【図１】本発明の一実施の形態の構成を示す図である。
【図２】本発明の一実施例の回路構成を示す図である。
【図３】従来の遅延回路の構成の一例を示す図である。
【図４】従来の同期式遅延回路の構成を示す図である。
【図５】従来の同期式遅延回路のタイミングチャートを
示す図である。
示す図である。
【図６】従来の遅延回路の一例を示す図（その１）であ
る。
る。
【図７】従来の遅延回路の一例を示す図（その２）であ
る。
る。
【図８】従来の遅延回路の一例を示す図（その３）であ
る。
る。
【図９】従来の遅延回路の一例を示す図である。
１１〜１４ 増幅回路素子 ２Ａ１〜２Ａ５、２Ｂ１〜２Ｂ５ スイッチ素子 ４０ 分周器 ４１ 入力クロック ４３ 遅延回路 ４４ クロックバッファ ４５ 分周器 ４６ ＮＡＮＤゲート ４７ 入力バッファ ４８ 第１の遅延回路 ４８Ａ 順方向遅延回路列 ４８Ｂ 逆方向遅延回路列 ４９ 第２の遅延回路 ４９Ａ 順方向遅延回路列 ４９Ｂ 逆方向遅延回路列 ＢＩＮ 第２入力端子 ＢＯＵＴ 第２出力端子 Ｄ、ＤＢ 制御信号 ＦＩＮ 第１入力端子 ＦＯＵＴ 第１出力端子 ＩＮＶ２１〜ＩＮＶ２４ インバータ回路 ＮＭ２２Ａ〜ＮＭ２２Ｂ、ＮＭ２４Ａ〜ＮＭ２４Ｂ Ｎ
チャネルＭＯＳトランスファゲート ＰＭ２１Ａ〜ＰＭ２１Ｂ、ＰＭ２３Ａ〜ＰＭ２３Ｂ，Ｐ
Ｍ２５Ａ〜ＰＭ２５ＢＰチャネルＭＯＳトランスファゲ
ート
チャネルＭＯＳトランスファゲート ＰＭ２１Ａ〜ＰＭ２１Ｂ、ＰＭ２３Ａ〜ＰＭ２３Ｂ，Ｐ
Ｍ２５Ａ〜ＰＭ２５ＢＰチャネルＭＯＳトランスファゲ
ート
Claims (12)
- 【請求項１】クロック信号を増幅する機能を有する複数
の増幅回路素子と、 クロック信号の通過をオン・オフする複数のスイッチ素
子と、 を備えた遅延回路のクロック制御方法であって、 前記複数の増幅回路素子を前記スイッチ素子をオン状態
として直列形態に接続し、その際、オン状態とする前記
スイッチ素子を選択することで、直列形態に接続された
前記複数の増幅回路素子の信号伝播方向を順方向と逆方
向のうちいずれかに切換える、ことを特徴とするクロッ
ク信号制御方法。 - 【請求項２】クロック信号を増幅する機能を有する複数
の増幅回路素子と、 クロック信号の通過をオン・オフする複数のスイッチ素
子と、 を備え、 前記複数の増幅回路素子は、オン状態とされた前記スイ
ッチ素子を介して直列形態に接続され、 オン状態とする前記スイッチ素子を選択することで、直
列形態に接続された前記複数の増幅回路素子の信号伝播
方向が順方向及び逆方向に切換え自在とされてなる、こ
とを特徴とするクロック信号制御回路。 - 【請求項３】前記増幅回路素子がインバータ回路よりな
り、 前記スイッチ素子が、ＭＯＳ半導体スイッチよりなる、
ことを特徴とする請求項２記載のクロック信号制御回
路。 - 【請求項４】前記スイッチ素子が、信号の伝播方向によ
って、オン及びオフが制御されるＮチャネルＭＯＳトラ
ンスファゲートと、ＰチャネルＭＯＳトランスファゲー
トとから構成されることを特徴とする請求項２又は３記
載のクロック信号制御回路。 - 【請求項５】第１の入力端子と第１の出力端子間に直列
に接続され制御信号又は前記制御信号とその相補信号に
より交互にオン・オフ制御されクロック信号の通過をオ
ン・オフするスイッチ素子群よりなる第１のスイッチ素
子群と、 第２の入力端子と第２の出力端子間に直列に接続され前
記制御信号又は前記制御信号とその相補信号により交互
にオン・オフ制御されクロック信号の通過をオン・オフ
するスイッチ素子群よりなる第２のスイッチ素子群と、 前記第１、第２のスイッチ素子群の接続ノード間に、順
及び逆と交互に接続される複数の増幅回路素子と、を備
え、 前記複数の増幅回路素子は、オン状態とされた前記スイ
ッチ素子を介して直列形態に接続されるとともに、前記
第１の入力端子と前記第１の出力端子間、及び前記第２
の入力端子と前記第２の出力端子間の信号経路で共有さ
れており、且つ、オン状態とする前記スイッチ素子を選
択することで、信号伝播方向が、前記第１の入力端子か
ら前記第１の出力端子方向、又は前記第２の入力端子か
ら前記第２の出力端子方向に切換え自在とされてなる、
ことを特徴とする遅延回路。 - 【請求項６】第１の入力端子側から第１の出力端子に向
けて制御信号と該制御信号の相補信号でそれぞれオン・
オフ制御される第１種のスイッチ素子と第２種のスイッ
チ素子とが交互に直列に接続されてなる第１のスイッチ
素子群と、 前記第１の出力端子側に配された第２の入力端子側から
前記第１の入力端子側に配された第２の出力端子に向け
て前記制御信号の相補信号と前記制御信号でそれぞれオ
ン・オフ制御される第２種のスイッチ素子と第１種のス
イッチ素子が交互に直列に接続されてなる第２のスイッ
チ素子群と、 前記第１のスイッチ素子群の隣合うスイッチ素子の各接
続点と、前記接続点の位置に対応している前記第２のス
イッチ素子群の隣り合うスイッチ素子の各接続点との間
において、入力端と出力端とを、それぞれ、前記第１の
スイッチ素子群の隣合うスイッチ素子の接続点と前記第
２のスイッチ素子群の隣合うスイッチ素子の接続点と、
前記第２のスイッチ素子群の隣合うスイッチ素子の接続
点と前記第１のスイッチ素子群の隣合うスイッチ素子の
接続点とに、交互に接続してなる複数の増幅回路素子
と、 を備えたことを特徴とする遅延回路。 - 【請求項７】前記制御信号がアクティブのとき、前記第
１種のスイッチ素子がオン状態とされ、前記第１の入力
端子に入力された信号が、オン状態とされた前記第１種
のスイッチ素子と前記増幅回路素子を介して前記第１の
出力端子方向に進行し、前記制御信号の相補信号がアク
ティブのとき、前記第２種のスイッチ素子がオン状態と
され、前記第２の入力端子に入力された信号が、オン状
態とされた前記第２種のスイッチ素子と前記増幅回路素
子を介して前記第２の出力端子方向に進行する、ことを
特徴とする請求項６記載の遅延回路。 - 【請求項８】前記第１のスイッチ素子群が、前記第１の
入力端子側から初段の前記第１種のスイッチ素子、２段
目の前記第２種のスイッチ素子と交互に直列に接続され
最終段の前記第１種のスイッチ素子を介して前記第１の
出力端子に接続され、 前記第２のスイッチ素子群が、前記第２の入力端子側か
ら初段の前記第２種のスイッチ素子、２段目の前記第１
種のスイッチ素子と交互に直列に接続され最終段の前記
第２種のスイッチ素子を介して前記第２の出力端子に接
続され、 前記制御信号がアクティブのとき、前記第１種のスイッ
チ素子がオン状態とされ、前記第１の入力端子に入力さ
れた信号が前記第１、及び第２のスイッチ素子群のオン
状態の第１種のスイッチ素子と前記増幅回路素子を介し
て前記第１の出力端子から出力され、前記制御信号の相
補信号がアクティブのとき、前記第２種のスイッチ素子
がオン状態とされ、前記第２の入力端子に入力された信
号が前記第１、及び第２のスイッチ素子群のオン状態の
第２種のスイッチ素子と前記増幅回路素子を介して前記
第２の出力端子から出力される、ことを特徴とする請求
項６記載の遅延回路。 - 【請求項９】第１の入力端子から第１の出力端子に向け
て、制御信号がアクティブのときそれぞれオン状態とオ
フ状態に制御される第１種のスイッチ素子と第２種のス
イッチ素子とが交互に直列に接続されてなる第１のスイ
ッチ素子群と、 前記第１の出力端子側に配された第２の入力端子から前
記第１の入力端子側に配された第２の出力端子に向け
て、前記制御信号がインアクティブのときそれぞれオン
状態とオフ状態に制御される第２種のスイッチ素子と第
１種のスイッチ素子とが交互に直列に接続されてなる第
２のスイッチ素子群と、 前記第１のスイッチ素子群の隣合うスイッチ素子の各接
続点と、前記接続点の位置に対応している前記第２のス
イッチ素子群の隣り合うスイッチ素子の各接続点との間
において、入力端と出力端とを、それぞれ、前記第１の
スイッチ素子群の隣合うスイッチ素子の接続点と前記第
２のスイッチ素子群の隣合うスイッチ素子の接続点と、
前記第２のスイッチ素子群の隣合うスイッチ素子の接続
点と前記第１のスイッチ素子群の隣合うスイッチ素子の
接続点とに、交互に接続してなる複数の増幅回路素子
と、 を備えたことを特徴とする遅延回路。 - 【請求項１０】第１の入力端子から第１の出力端子に向
けて、制御信号の値により一方がオンのとき他方がオフ
に制御されるＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとが交互に直列に接続されてなる
第１のスイッチ素子群と、 前記第１の出力端子側に配された第２の入力端子から前
記第１の入力端子側に配された第２の出力端子に向け
て、前記制御信号をインバータで反転した相補信号によ
り一方がオンのとき他方がオフに制御されるＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタと
が交互に直列に接続されてなる第２のスイッチ素子群
と、 前記第１のスイッチ素子群の隣合うトランジスタの各接
続点と、前記接続点の位置に対応している前記第２のス
イッチ素子群の隣り合うトランジスタの各接続点との間
において、入力端と出力端とを、それぞれ、前記第１の
スイッチ素子群の隣合うトランジスタの接続点と前記第
２のスイッチ素子群の隣合うトランジスタの接続点と、
前記第２のスイッチ素子群の隣合うトランジスタの接続
点と前記第１のスイッチ素子群の隣合うトランジスタの
接続点とに、交互に接続してなる複数のインバータ回路
を備えたことを特徴とする遅延回路。 - 【請求項１１】前記第１の入力端子から前記第１の出力
端子側への進行方向経路に配設されるトランジスタと、
前記第２の入力端子から前記第２の出力端子側への進行
方向経路に配設されるトランジスタとの電流駆動能力と
を異ならせたことを特徴とする請求項１０記載の遅延回
路。 - 【請求項１２】請求項５乃至１０のいずれか一に記載の
前記遅延回路よりなり信号の信号方向が制御信号により
順及び逆方向に切換えられる第１、第２の遅延回路を備
え、 入力クロック信号を入力とする入力バッファ回路と、 前記入力バッファ回路の出力を遅延させる第３の遅延回
路と、 前記入力バッファ回路の出力を２分周させる分周器と、 前記分周器の出力とその反転信号が、前記第１、第２の
遅延回路に、前記制御信号及び前記制御信号の相補信号
として供給され、 前記第１、第２の遅延回路の前記第１の入力端子には、
前記第３の遅延回路の出力が供給され、 前記第１、第２の遅延回路の前記第２の出力端子から出
力される信号を入力とする論理ゲート回路と、 前記論理ゲート回路の出力を入力として出力クロックと
してクロック供給先に供給する出力バッファ回路と、 を備えたことを特徴とする同期式遅延回路。
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