TW453038B

TW453038B - Clock signal control circuit and method, and synchronous delay circuit

Info

Publication number: TW453038B
Application number: TW089114632A
Authority: TW
Inventors: Takanori Saeki
Original assignee: Nippon Electric Co
Priority date: 1999-07-23
Filing date: 2000-07-21
Publication date: 2001-09-01
Also published as: EP1071209A2; DE60031742T2; US6275091B1; EP1071209B1; EP1071209A3; DE60031742D1; JP3365358B2; CN1282147A; CN1175572C; JP2001034359A; KR100361599B1; KR20010039745A

Description

A7 453 03 8 B7_______ 五、發明說明（1 ) (發明所屬技術領域）本發明偽關於時脈信號之控制電路及方法，特別是有關適用於同步式延遲電路之合適於時脈信號控制電路。 (以往技術）第3圖所示，例如文獻（1HIEICE Trans Electron V ο 1 . E 7 9 - C fi ο · 6 J u n e 1 9 9 6，p p 7 9 8 - 8 0 3 )掲示有作為改變時脈信號傳播方向之朝向的電路構成。參照第3圔其係以順逆方向配置兩列時脈控制式反相器31，並連接各値波節（node)從端子FIN朝端子F0UT方向傳輸時脈時，控制信號D以高位準（High level),控制信號之相輔complementary (翻轉）信號DB為低位準（Lou 1 e v e 1 )，動作順向之時脈控制式反相器列3 D A，逆向之時脈控制式反相器列30B之各畤脈控制式反相器被成Hi-Z狀態（浮動（floating)狀態），一方面從端子BIN朝端子B 0 U T以逆向傳输時腯時，控制信號D以低位準相輔信號DB為高位準，使逆向之時脈控制式反相器列3GB成動作狀態，順向之時脈控制式反相器列30A設定為Hi-Z狀態。 g外，順向之時脈控制反相器，具備串接於電源VCC 和接地GND間之P通道M0S電晶體（PM31〜PM34),與反相器（INV31〜INV34)及N通道M0S電晶體（NM31〜NH34)，

控制信號D傺於輸入N通道電晶體電晶體（N Μ 3 1〜N Μ 3 4 ) 之閘極，於控制信號D，在Ρ通道M0S電晶體（ΡΜ31〜ΡΜ34) 之閘極，輸入以反相器I Ν V 3 9翻轉的信號，反方向之時脈控制式反相器，以電源v C C和接地G N D間串聯建接的Ρ通道電晶體（ΡΜ35〜ΡΜ38),與反相器（INV35〜INV38)及Ν 通道M0S電晶體（ΝΜ35〜ΝΜ38)，控制信號DB於Ν通道M0S 本紙張尺度適用中國國家標準（CNS)A4規格（2]0 X 297公釐） (锖先閱讀背面之注意事項再填寫本頁)

_ ---I l· ! I 訂· —— I —I I 經濟部智慧財產局員工消費合作社印製 A7 4 53 03 8 B7_ 五、發明說明（2 ) 電晶體（N Μ 3 5〜N Μ 3 8 )之閘極，控制倍號D B於P通道Μ 0 S 電晶體（ΡΜ35〜ΡΜ38)之閘極，輸入由反相器INV 39翻轉的信號，順向之各時脈控制式反相器之輸入波節，和輸出波節傜連接至逆向所對應位置之各時脈控制式反相器之輸出波節和輸入波節。第4圖表示使用兩組第3圖所示之延遅電路之同步式延遲電路之構成。於該同步式延遲電路。第1,第2延遲電路48, 43傺由第3圔所示之延遲電路所成，分別具備順向，逆向之時脈控制式反相器列（48Α, 48Β, 49Α, 49Β) ，傜以控制信號能切換時時脈信號之行進方向之延遲電路所成，更具備以輸入時脈4 1作輸入的輸入缓衝器4 7 , 以緩衝器47之輸出作輸入來延遲，供給第1,第2延ρ 電路4 8，4 9之順向時脈控制式反相器列4 8 A , 4 9 Α之輸入端的延遲電路43,與輸入輸人緩衝器47之輸出將予分頻之分頻器45,與輸入第1,第2延遲電路48， 49之逆向時脈

控制式反相器列4 8 B， 4 9 B之輸出的N A N D閘4 6，及輸入H A N D 閘4 6之输出的時脈緩衝器4 4。在分頻器45將輸入時脈予2分頻的信號，以作為第1 延遲電路4 8之順方向，逆方向之時脈信號式反相器列4 8 A ,4 8 B之0 Μ、0 F F的控制信號D . D B供給以分頻器4 5 2分頻輸入時脈的信號由反相器4 0翻轉的信號，及以分頻器4 5 2 分頻的倍號，作為控制第2延遲電踣4 3之順方向、逆方向之時脈控制式反相器列4 9 A、4 9 Β之0 Ν、0 F F的控制信號D β . D供給，當控制信號D在高位準時，第1延遲電路4 8之順向時脈控制式反相器列4 8 A ,和第二延遲電路4 9 一 4 - 本紙張尺度遜用中國國家標準（CNS)A4規格（2〗0 X 297公釐） ----------- ilri — ^---------^ - · (請先閱讀背面之;i意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 453 〇38 五、發明說明（）之逆向時脈控制式反相器49B變成ON ,控制信號D在低位準時，第1延遲電路48之逆向時脈控制式反相器列48B 和第2延羥電路4 9之順向時脈控制式反相器4 9 A變成0 N , 於輸入時脈信號之每一週期，時脈信號在第1,第2延遲電路48, 49内，交替地反覆順方向與逆方向之行進。這時，時脈信號在延遲電路48，49内行進之前，先在延遲電路4 3延遲一定之延遲時間T分。第5圖條第4圖所示之同步式延遲電路之動作之時序表。如第5圖所示，分別在第1，第2延遲電路48, 49 内逆向行進之時脈信號之延遲時間，對輸入緩衝器47之延遲時間dl及時脈緩衝器44之延遲時間d2之和dl + d2, 可獲得僅快於延遲電路4 3之延遲時間T之延遲時間。亦即，輸入時脈在輸入緩衝器47被延遲延遲時間dl分 (參照第5(b)圖），再於延遲電路43被延遲時間T (參照第5(c)圖，當控制式信號D為高位準時第1延遅電路 4 8之順向時脈控制式反相器列4 8 A中，行進至控制信號改變為低位準時期止2位置（時間為t C K - T )對轉移為第1 延遲電路48之逆向時脈控制式反相器列48B在第1延遲電路48之逆向時脈控制式反相器列中僅行進tCK-T就從輸出端（參照第3圖之BOUT)輸出。第1延遲電路48之輸出，對控制信號D立起線延遲^延遲時間（tCK-T)分（參照第 5(f)圖，其中tN=T)。第2延遲電路49之輸出對控制信號DB之立起緣延遲。延遲時間（tCK-T)分{參照第5(g)圔）。 N A N D閘4 6 ,僳第1，第2延遲電路4 8 , 4 9之輸出高位準時輸出低位準，N A N D閘4 6之輸出藉由延遲時間d 2時脈 -5 - 本紙張尺度適用中國國家標準（CNS)A4規格（2]〇x 297公釐） ------------ — ^---- 訂---- I ! I _^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 453 〇3 8 _B7__ 五、發明說明（4 ) 緩衝器4 4作為輸出時脈4 2输出。亦即，將延遲電路4 3之延遲時間T設定為等於输入緩衝器4 7之延遅時間d 1，與時脈缓衝器4 4之延遲時間d 2之和，則以作為輸出時眤4 2 ，能獲得其相位與输入時脈4 1之立起緣同步之信號。 (發明欲解之課題）然而，於此以往之同步延遲電路，構成第1,第2延遲電路的時脈控制式反相器，延遲元件之反覆最小構成在往返路徑上需要兩個時脈控制式反相器，合計需要8舾電晶體。亦即，時脈控制式反相器如第3圖所示，傺作為反相器由一個C Μ 0 S反相器（電晶體兩値），與連接於反相器和電源通路間的Ρ通道Μ 0 S電晶體、Ν通道Μ 0 S電晶體計4個電晶體所成。於第4圖所示之同步式延遲電路之第1,第2延遲電路 ,若欲增長時脈信號在電路内以順向、逆向中傳播的時間時，則時脈反相器等之電路元件之段數增多，與時脈週期成比例增加電晶體元件數，因而增大電路規模。於是，例如在文獻（2)(ISSCC Digest of Technical P a p e r 2 4 . 5 , F e b , 1 9 9 9 ),如第6至第8圖分別所示，

掲示嘗試將行進之時脈信號僅作為邊緣，由將時脈控制式反相器分離為P通道Μ 0 S通道電晶體。N通道Μ 0 S電晶體的構成，藉以減少一半之構成元件之數量。於第6至第8画以虛線表示連接於配線之電晶體元件（未註明P H ，ΝΜ等參考符號之元件）像表示被削減之元件。 1.

參照第6圖，構成順向，及逆向之各値延遲電路列之時脈控制式反相器列，傜作成具備交替地分離Κ通道Μ 0 S -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（2]0 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝----l·---訂---------i 經濟部智慧財產局員工消費合作社印製經濟部智慧財產局員工消費合作社印製 453 Q3q a7 _B7___ 五、發明說明（5 ) 電晶體和P通道MO S電晶體之時脈控制式反相器之構成。亦即，關於順向之時脈控制式反相器列，傺由潁極接地將控制信號D作為閘極输入的N通道Μ 0 S電晶體H Μ 5 2，和時脈信號作閘極輸入，源極連接至Ν通道Μ 0 S電晶體 Ν Μ 5 2之洩極之Ν通道Μ 0 S電晶體Ν Μ 5 1所成之時脈控制式反相器，及成為時脈控制式反相器前段之Ν通道H 0S電晶體Ν Μ 5 1之洩極將洩極連接於下一段之輸入端（或輸出端子）之Ρ通道M0S電晶體ΡΜ 5 2,及源極連接於電源以控制佶號D之翻轉信號作閘極輸入，將洩極連接於Ρ通道 M0S電晶體ΡΜ52源極之Ρ通道M0S電晶體ΡΜ51所成之時脈控制式反相器般以交替地分離Ν通道Μ 0 S電晶體，Ρ通道M0S電晶體所構成之時脈控制式反相器。逆向之時脈控制式反柑器列也作成同樣之構成。又，參照第7圔，本構成傜由構成順向及逆向之Ρ通道Μ 0 S電晶體所成時脈反相器，及！ί通道M ¢) S電晶體所成之時脈控制式反相器以相互驀合者，例如，以畤脈信號作閘極輸入的Ν通道Μ ϋ S電晶體Ν Μ 6 1 ,和源極被接地洩極連接於Ν通道Μ 0 S電晶體Ν Μ 6 1之源極，以控制倍號D 作閘極輸入的Ν通道Μ 0 S電晶體Ν Μ 6 2 ,偽形成順向時脈控制式反相器，而控制信號D作閘極輸入，將源極連接於電源之Ρ通道MGS電晶體ΡΜ61,和自下一段之時脈信號作閘極輸入，以源極連接於Ρ通道Μ 0 S電晶體Ρ Μ 6 1之洩極的Ρ通道Μ 0 S電晶體Ρ Μ 6 2，僳成為逆向之時脈控制式反相器，Ν通道Η 0 S電晶體Ν Μ 6 1之洩極和Ρ通道Μ 0 S電晶體Ρ Μ 6 2之洩極傜相互連接。 Ρ Μ 6 2之洩極偽連接於第2段（下一段）反相器單元Ρ Μ 6 4 - 7 - ____ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------'^-----=----訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製構構路示電所之圖體 3 晶第電於加止追仍用數採減然削雖之，件示元所 * 圖形 9 情第種如這 ,是是但於，成 4 53 〇3 g A7 ___B7_ 五、發明說明（S ) 之閘極。第2段反相器單元之輸出時脈信號F OUT,傜與 NM63之洩極共同連接的PM64之洩極取出。第2段反相器單元（NM63，NH64; PM63, PM64)係與第1段反相器單元 (Ν Μ 6 1 , N Μ 6 2 ; N Η 6 2 , P Μ 6 3 , P Μ 6 4 )成同樣構成，B I N 及 F0UT#分別對應於FI Ν及BOUT。再參照第8圔，互相重疊由構成順向和逆向之Ρ通道 M0S電晶體所成之時脈控制式反相器，和Ν通道M0S電晶體所成時脈控制式反相器，作成栓鎖電路構成者，例如以時脈倍號作為閘極輸入的Ν通道Μ 0 S電晶體Ν Μ 7 1 ,和源極接地，洩極連接Ν通道M0S電晶體ΝΜ71之源極，以控制信號D作為閘極輸入的f)通道Μ 0 S電晶體Ν Μ 7 2，俗成為順向時脈控制式反相器，控制信號D之翻轉信號作為閘極輸入，將源極連接於電源的Ρ通道M0S電晶體ΡΜ71, 和自前段之時脈信號作為閘極輸入，將源極連接於Ρ通道 Μ 0 S電晶體Ρ Μ 7 1之洩極Ρ通道Μ 0 S電晶體Ρ Η 7 2，傺為逆向之時脈控制式反相器，Ν 通道Η 0 S電晶體Ν Μ 7 1與洩極僳與Ρ通道M0S電晶體ΡΜ72之洩極互相連接，及連接於成為下一段順向時脈控制式反相器的Ρ通道Μ 0 S電晶體Ρ Μ 7 4之闊極，Ν通道Μ 0 S電晶體Ν Μ 7 3之洩棰與Ρ通道Μ 0 S電晶體Ρ Μ 7 4之洩極互相連接，連接形成前段（第1段）之順向時脈控制式反相器的Ρ通道M0S電晶體ΡΗ72之閘極。然而，如第6至第8圖所示那樣，於削減一半構成時脈度相器列之電晶體數之任何構成，在時脈信號之通路上産生浮動波節。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ------------ ---I l· I I _ 訂.------線 (請先閱讀背面之注意事項再填寫本頁) 453 〇3 8 A7 B7 經濟部智慧財產局員工消費合作社印製 7 五、發明說明（) 成之3/ 4。參照第9圖，願向之時脈控制反相器列8 Ο A中追加有將源極連接於電源，以控制倍號D之翻轉倍號作為閛極輸入的P通道Μ 0 S電晶體P Μ 8 1及以時脈信號作閘極輸人，將源極連接於Ρ通道MOS電晶體ΡΜ81之洩極，從洩極傳輸由次段之Ν通道HOS罨晶髏所成的時脈反相器的Ρ通道MOS電晶體ΡΜ83之構成，與Ρ通道MOS電晶體ΡΜ81以並聯連接於電源VCC和Ρ通道MOS電晶體ΡΜ83之源棰間，以閘極連接於兩段前之（下游）時脈反相器之Ρ通道MOS電晶體ΡΜ86之源極的Ρ通道HOS電晶體ΡΗ82。同樣由Ν通道 M 0S電晶鼸所成之時脈控制式反相器，亦在閘極以輸入時脈信號（ΡΜ83之ί曳極輸出）的Ν通道MOS電晶體ΝΜ81, 對閘極輸入時脈信號（ΡΜ83之洩極輪出）的Ν通道MOS電晶體Ν Μ 8 1，對閘極以控制信號D為输入將洩極連接於Ν 通道MOS電晶體ΝΜ8ί之源極，源極接地並與Ν通道MOS電晶體Ν Μ 8 2並聯具備Ν通道Μ 0 S電晶體Ν Μ 8 3 , Ν通道Μ 0 S電晶體ΝΜ83之閘極傲連接於兩段前之（下游之）時脈控制式反相器之Ν通道Μ 0 S電晶體Ν Μ 8 4之源極。亦卽，於第9圖所示之延遲電路，亦順逆向之時脈反相器列之段數增加時，電晶體元件數之增加仍止於第3 圖所示電路之3/ 4。因而，本發明俗有鑑於上述問題所實施者，其目的在於提供削減電路規模之時脈信號控制電路及方法以及遲延電路。 (解決課題之手段）逹成前述目的之本發明之時脈信號控制電路，具有放一 Q - 本紙張尺度適用中國國家標準（CNS)A4規格（2]0 X 297公釐） ------ ------^裝-----r---訂---------線--Γ (請先閱讀背面之注意事項再填寫本頁) 453 〇3 8 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（8 ) 大時脈信號功能之多數放大電路元件；以及ON、 OFF時脈信號通過的多數開關元件。前述多數之放大電路元件，係在動作時藉由被成0(!狀態之前Μ開關元件以串聯形態連接，由選擇成GN狀態之前述開關元件，使連接串聯形態之前述多數之放大電路元件之信號傳播方向，可切換為順向及逆向。此選擇性的串聯形連接偽將多數之開關元件由每次之適當選擇來 ON實現了典型上為Ζ字形狀之路徑。有關本發明之時脈控制方法，彳条具備具有放大時脈信號功能之多數放大電路元件，及〇N， OFF時脈信號。通過之多數開關元件之延遲電路的時脈控制方法，將前逑多數放大電路元件，傜以前述閉關元件作ON狀態連接為串聯形態，此際，由於選擇使"狀態的前述開關元件，將連接為串聯形態之前逑多數放大電路元件之信號傳播方向切換為順向和逆向中之任一方》 (發明之實施形態）以下說明本發明之實施形態。本發明之一實施形態參照第1圖，具備有放大時脈倍號功能之多數放大電路元件U);及ON、OFF時脈倍號通過之多數開關元件（2A1~ 2A5, 2B1〜2B5)。多數之放大電路元件（Η〜14)和多數之開關元件（2),在動作時，放大電路元件1以建接成串聯，並由控制信號（〇)及其相輔信號（DB)來選擇0^的開關元件（2A1〜2A5或2B1〜2B5),能切換放大電路元件 (11〜14)被串聯連接的方向，從順向（從輸入端子FIN往輪出端子F0DT之方向）為逆向（從輸人端子BIN往输出端子BOUT方向）。 -10- . - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------ -----„----訂·--------線 (請先閱讀背面之注意事項再填寫本頁) 4 53 Ο A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（）更詳言之，具備連接在第1輸入端子（FIN)和第1輸出端子（F 0 U T )間，由控制倍號（D )和其相輔信號（D B )被交替地作Ο N、0 F F控制俥〇 N、0 F F時脈信號通過的第1開關元件群（2 A 1 , 2 B 2 , 2 A 3 , 2 B 4，2 A 5 )連接於第二輸入端子 (B m和第2輸出端子（B 0 U T )間，由前述控制信號和其相輔信號被交替地作ON、OFF俥使時眤倍號之通過ON、 OFF的第 2 開闋元件群（2Βδ, 2A4, 2B3, 2A2, 2B1),及在前述第1,第2開顔元件群之連接波節間，以交替地連接為順向及逆向的多數之放大電路元件U1〜14)，多數之放大電路元件，藉由被作狀態之前述開關元件連接為串聪形態，同時由共有第i輸入端子和第1输出端子間，及第2輸入端子和第2輸出端子間之信號路徑，且，由於選擇為ON狀態之前述開關元件，信號傳播方向從第1輸入端子（FIN)以自如地切換從第1输出端子 (F0UT)方向，或從第2輸入端子（BIN)為第2輸出端子 (BOUT )方向。本發明，於理想的實施形態，放大電路元件（11〜1 〇偽由反相器電路所成。又開關元件由M0S半導體開闢所成。開關元件由控制t)N及OFF的N通道M0S電晶體所成傳輸閘稱為「N通道M0S傳輸閜」），P通道M0S電晶體所成傳輸閘（稱為「P通道Μ 0 S傳輸閘」）構成。又本發明，於其之理想的實施形態參照第2圖，具備有從第1輸入端子（F I Ν )朝第i輸出端子（F 0 U Ϊ )於控制信號（D )作動（a c U v e )時分別被控制為0 N、0 F F狀態的第 1種開闋元件（PM21A、PM23A、PM25A),和第2種開關

元件（NM22B, NM24B)以交替地串聯連接所成P通道M0S -11^ . 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） --------- -----：----訂---------線 (請先閱讀背面之注意事項再填寫本頁) A7 453 03 8 ___B7______ 五、發明說明（Μ ) 電晶體傳輸閘之第1開闢元件群，從配設在前述第1輸出端子（F0UT)側之第2輸入端子（BIN)朝配設在前逑第1 輸入端子（F I N )倒之第2輸出端子（B 0 U T )，前逑控制信號 (D>不作動（inactive)時分別被控制為0N狀態和OFF狀態之第2種開關元件（P Η 2 5 B，P Μ 2 3 B , P Μ 2 1 B )，和第1種開關元件（ΝΜ22Α，ΝΜ24Α)交替地串聯連接所成的第2開關元件群，在前述第1開關元件群之相鄰開關元件之各連接點，及前逑第2開關元件群對應前逑連接點位置之柑鄰開關元件之各連接點之間，將輸入端子及輸出端分別以前述第1開關元件群相鄰的開關元件之連接點和前逑第2開關元件群相鄰的開關元件連接黏，及前述第2 開關元件群相鄰開關元件之連接點，和前述第1開關元件群相鄰開關元件之連接點以交替連接所成多數之放大電路元件（INV21〜INV24) β (實施例）參照圖面説明本發明之實施例。第1面示出本發明一實施例之構成圖。參照第1圖，具備從第1輸入端子FIN 朝第1輸出端F 0 U T ,藉由控制信號D和該控制信號之相輔信號D 8 ,分別被0 N、0 F F之第1種、第2種開關元件 (2 A 1 , 2 B 2.....)交替地串聯連接所成第1開關元件群（2 A 1 ,2 B 2 , 2 A 3 , 2 B 4 , 2 A 5 ),從第2輸人端子側B I N朝第2 輸出端子B 0 U T ,藉該控制信號之相輔信號D B ,及控制信號D分別被G N、0 F F的第2種，第1種開鼷元件（2 B 5 , 2A4...)以交替地串聯連接所成之第2開關元件群（2B5, 2 A 4，2 B 3，2 A 2 , 2 B 1),及在前述第1開關元件群相鄰開關元件之各連接點，和對應前述連接點位置的前述第2 ~ 1 2 ~ ——-……—— ——^ 紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11 ---------1^----------訂---------M (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製經濟部智慧財產局員工消費合作社印製 453〇38 υ Α7 Β7 11 五、發明說明（）開關元件群相鄰的開闊元件之各連接點間，將輸入端及輸出端以交替地連接於前逑第1開關元件群相鄰的開闋元件之連接點，和前述第2開關元件群相鄰的開關元件之連接點，及前逑第2開關元件群相鄰開關元件之連接點和前逑第I開關元件群相鄰開關元件之連接點之以交替地連接所成多數之放大電路元件（11， 12，...）。控制信號D作動時第1 ,第2開關群中之第1種開關元件（2A1，2A2____2A5)成為ON狀態，輸入於第1輸入端子FIN之信號藉由作動狀態之第1,第2開關群之第1 種開關元件和放大電路元件自第1輸出端子F0UT輸出，當控制信號之相輔倍號D B為作動（控制信號D不作動）時，第2,種開關元件（2B1, 2B2, ...2B5)成ON狀態，輸入第2輸入端子BIN之信號藉由在作動狀態之第1，第2開關群之第2種開關元件和放大電路元件自第2輸出端子 B 0 U T輸出。亦卽，由控制信號D使第1種開關元件0 N狀態時，信號往行進方向（順向）前進，藉控制信號D B使第 2種開關元件成0 N狀態時，倍號刖往逆行方向（逆向）前進。於第1圖，被控制倍號D控制ON, OFF之第1種開關元件（2 A 1 , 2 A 2 , · . . 2 A 5 ),及被控制信號D之相輔信號控制0 N、0 F F之第2種開關元件（2 B 1 , 2 B 2，，.，2 B 5 )以 N通道Μ 0 S傳輸閘構成，放大電路元件傷以C M G S反柑器電路構成。或者，以控制倍號D控制0 Ν、(] F F之第1種開關元件（2 A 1， 2 A 2 , 2 A 5 ),及被控制信號D之相輔信號0 N、0 F F控制之第2種開關元件（2 B 1 , 2 B 2， . . . 2 B 5 ) -1 3 - ------- -----^i —--：----訂--------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 297公釐） A7 453 03 8 _____B7 〆—- Π >、發明説明（）也可用P通道MOS傳輸閘來構成，尚，於第1圖表示，開關群之各開關段數作成5段，放大電路元件構成為連接4 個串聯但本發明並不限定於這樣的構成。第2圖表示本發明第2實施例之構成圖。參照第2圖，本實施例之電路具備從第1輸入端子FIN朝第1輸出端子F0UT藉控制信號D,於一方為ON時另一方被控制為OFF 的P通道Μ 0 S傳輸閘，和N通道M G S傳輸閘以交替地連接為串聯所成第1開關元件群（ΡΜ21Α, ΝΜ22Β，ΡΜ23Α, ΝΜ24Β, ΡΜ25Α),從第2輸人端子BIN朝第2輪出端子BOUT ，將控制信號U)由在反相器INV25翻轉之信號，一方為 ON時另一方被控制為0FF之P通道M〇S傳輸閘、K通道M0S 傳輸閘以交替地連接為串聯所成之第2開關元件群（PM25B ,NM24A, PM23B， NM22A， PM21B),及在前述第 1 開關元件群之相鄰傳輸閘之各連接點，和對應於前逑連接點之位置的前述第2開關元件群相鄰的傳輸崎各連接點之間 ,將輸入端子及輸出端子分別，以前逑第1開關元件群相鄰的傳輸閘之連接點和前逑第2開關元件群相鄰的傳輸閘之連接點，前述第2開闢元件群相鄰的傳輸閘之連接點和前述第1開關元件群相鄰的傳输閘之連接點，以交替地連接所成多數反相器電路（INV21, 22,——24)。

當控制倍號D在低位準時，A群之P通道Μ 0 S傳輸閘和 Ν 通道 M0S傳輸閘 ΡΜ21Α, ΝΜ22Α, ΡΜ23Α, ΝΜ24Α, ΡΜ25Α 被作成0U狀態，輸入於第1輸入端子FIN之信號自第1 輸出端子F 0 U T輸出，控制信號D為高位準時，B群之P 通道Η 0 S傳輸閘和N通道Μ 0 S傳輸閘P Μ 2 1 B , N Μ 2 2 B , P Η 2 3 B -1 4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

In--------- i I I I I 訂· I I--- --線 I (諳先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製經濟部智慧財產局員工消費合作社印？^ 453 〇38 A7 _B7___ 五、發明說明（13 ) ,N Μ 2 4 B , P Μ 2 5 B被作Q N狀態，輸人於第2輸人端子B I Μ 之信號自第2輸出端子Β 0 1) Τ輸出。如此，於本發明之一實施例，以順向及逆向共用作為延遲單位元件之反相器，相較於第3圖所示以往之電路構成，減少了一半的電晶體元件數。尚於第2圖表示，雖傳輸閘列之段數5段，反相器電路構成為連接4個串聯，但是本發明並不限定於這樣的構成。第1圖及第2圖所示之延遲電路，在連續2艏時脈週期中之1週期，使時脈信號行進延遲電路列，事先逋過負延遅時間後，於剩餘之一週期行進的分量作逆行，從時脈週期可予産生減去負延遲份量之延.遲時間。第1圖所示之延遲電路，可作為第4 _所示之第1,第 2延遲電路48, 49使用。例如具備第1圖所示由前述延遲電路所成第1,第2延遲電.路48, 49,具備有：用來輸入輸入時脈信號之輸入緩衝器電路4 7 ;使輸入缓衝器電路之输出延羥之第3延遲電路43;將輸入緩衝器電路47之輸出作二分頻之分頻器45;將分頻器45之輸出與其之翻轉信號作為控制信號D與該控制信號D Β之相輔信號，並供給於第1，第2延遲電路48, 49,在第1,第2延遲電路48, 43之第1輸入端子FIN供給第3延遲電路43之輸出，從第1，第2延遲電路48, 49之第2輸出端子（BOUT) 所輸出信號用來輸人的N A N D閘4 6 ;以N A Ο閛4 6之輸出作為輸入以輸出時脈供給於時脈供給對方時脈緩衝器電路 44。第3延遲電路43之延遲時間設定為與輸入緩衝器電 -1 5 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） i -------I I I 4 - J f I l·---訂--I----I ( (請先閱讀背面之注意事項再填寫本頁) A7 453 03 3 B7______ 14 五、發明說明（）路4 7之延遲時間和時脈緩衝器電路4 4之延遲時間和相等。又第2圖所示之電路作為第4圖所示第I，第2延遲電路48, 43使用時，分頻器45之輸出以第1延遲電路48 之控制倍號，分頻器45之輸出以反相器40翻轉的信號作第2延遲電路49之控制信號所供給。下面說明本發明之第2曹施例。本發明之第2實施例，在與前逑第1實施例相同電路構成傜行進方向與逆向之路徑上以成電流路徑的電晶體之尺寸（M0S電晶體畤為通道寬）以一定比率變更。藉此，前行（順向）及回行（逆向）之延羥時間成比例於電晶體之尺寸，能實現50 %等之工作週期（duty cycle)。 [發明之效果〕如上所說明，依本發明簡化了將倍號傳播方法可切換為順向和逆向的延遲電路之構成，並將成單位延遲元件的放大電路元件構成前行和回行路徑上共有元件有可縮減晶片面積，容易使延遲待性一致之效果。〔圖式之簡單說明〕第1圖表示本發明之一實施形態之構成圔。第2圖表示本發明之一實施例之電路構成圖。第3圖表示以往之延遲電路構成之一例圖。第4圖表示以往之同步式延遲電路之構成圖。第5圖表示以往之同步式延遲電路之時序表。第6圖表示以注之延遲電路之一例圖（其1)。第7圖表示以往之延遲電路之一例圖（其2)。第8圖表示以往之延遲電路之一例圏（其3)。 -1 6 - 本紙張尺度適用中國國家標準（CNS)A4規格（2]0 X 297公釐） , ----- ^ - Ϊ I--„----^------I 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 S038 A7 _B7_五、發明說明（15 ) 第9圖表示以往之延遲電路之一例圖。〔符號之説明〕 11〜14....放大電路元件 2 A 1〜2 A 5，2 B 1〜2 B 5.....開關元件 4 0,4 5 .....分頻器 4 1........輸入時脈 43 ........延遲電路 44 ........時脈緩衝器 4 6........H A Ο 聞 4 7........输入緩衝器 48........第1延遅電路 4 8 A , 4 9 A.....順向延遲電路列 48B , 49B.....逆向延遲電路列 4 9.......第2延遲電路 BIN......第2輸入端子 D , DB.....控制信號 FIN......第1輸入端子 F0UT.....第1輸出端子 . .------"裝 ----r--—訂------—--線 . - (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 INV21- INV24.....反相器電路 NM22A- NM22B，NM24A〜NM24B....N 通道 M0S傳輸閘 PM21A〜PM2iB,PM23A〜PM23B,PM25A〜 P Μ 2 5 fi . . . . P通道Μ 0 S傳输閛 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公g )

Claims

45a Ο 3 AS Β8 C8 D8 申請專利範圍元開數多及能 : 功有號備倍具脈 ,時法大方放制具控路虎 itU 信大脈放時數種多脈時之路電遲延的過通之铖信脈時 F 徵 F ο 待，其 N ο ，來法用方，制件控為接，連件來元態關狀開 N , ο 之為態作狀件 N 元作關擇開選葆以件由元藉路，電際大此放，數態多形該聯串放方其數一，多任路之為電態換制形切控聯中號串之信為向脈接逆時 «74 It 與種使向一 2 方傳號信之件元路電大有備具為徴特匕匕功號言脈時大放有具來件用元 -路件電元大關放開數數多多 N ο F ο (請先閱讀背面之注意事項再填寫本頁) 及. 過通之號信脈時 S 件元開的態狀 N ο 成被 ΓΠ 0 件元路 -ys *UT ，大態放形數聯多串該為接的順態為形向聯方串播為傳接號連倍使使，地件如元自關換開切之以態件狀一兀 ON路為電 α 作大向擇放逆選數及多向範件件利元元專路闊謓電開申大該如放經濟部智慧財產局員工消費合作社印製範利專請申 D 5 開截種第輸該及一 1 δ 傜逋路件 N 電元的遲關斷延

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