KR100361599B1

KR100361599B1 - 클럭 신호 제어 회로 및 방법 및 동기 지연 회로

Info

Publication number: KR100361599B1
Application number: KR1020000042200A
Authority: KR
Inventors: 사에끼다까노리
Original assignee: 닛본 덴기 가부시끼가이샤
Priority date: 1999-07-23
Filing date: 2000-07-22
Publication date: 2002-11-18
Also published as: EP1071209A2; DE60031742T2; US6275091B1; EP1071209B1; EP1071209A3; DE60031742D1; JP3365358B2; CN1282147A; TW453038B; CN1175572C; JP2001034359A; KR20010039745A

Abstract

회로 규모를 삭감하는 클럭 신호 제어 회로를 제공한다. 클럭 신호를 증폭하는 기능을 갖는 복수의 증폭 회로 소자와 클럭 신호의 통과를 ON, OFF하는 기능을 갖는 복수의 스위치 소자로 구성되며, 복수의 증폭 회로 소자와 복수의 스위치 소자는 동작 시에 증폭 회로 소자가 직렬 접속되도록 접속되며, 다시 ON하는 스위치 소자를 선택함으로써 증폭 회로 소자의 직렬 접속되는 방향이 역방향이 된다.

Description

클럭 신호 제어 회로 및 방법 및 동기 지연 회로{CLOCK SIGNAL CONTROL CIRCUIT AND METHOD AND SYNCHRONOUS DELAY CIRCUIT}

본 발명은 클럭 신호의 제어 회로 및 방법에 관한 것으로, 특히 동기식 지연 회로의 사용에 적합한 클럭 신호 제어 회로에 관한 것이다.

클럭 신호의 전파 방향의 방향을 바꾸는 회로로서, 예를 들면 문헌(1 ; IEICE Trans. Electron , vol. E79-C, No. 6 June 1996, pp798-803)에는 도 3에 도시한 바와 같은 구성이 개시되어 있다.

도 3을 참조하면, 클럭 동작 인버터(31)를 순역 방향으로 2열 배치하고, 각 노드 간을 접속하고, 단자 FIN에서부터 단자 FOUT로 향하여 순방향으로 클럭을 전송할 때는 제어 신호 D를 High 레벨, 제어 신호의 상보(반전) 신호 DB를 Low 레벨로 하고, 순방향의 클럭 동작 인버터열(30A)을 동작시켜서, 역방향의 클럭 동작 인버터열(30B)의 각 클럭 동작 인버터는 Hi-Z상태(부유 상태)가 되며, 한편 단자 BIN에서 단자 BOUT에 역방향으로 클럭을 전송할 때는 제어 신호 D를 Low 레벨, 상보 신호 DB를 High 레벨로 하고, 역방향의 클럭 동작 인버터열(30B)이 동작 상태가 되며, 순방향의 클럭 동작 인버터(30A)는 Hi-Z 상태로 설정된다.

또, 순방향의 클럭 동작 인버터는 전원 VCC와 접지 GND 간에 직렬로 접속된 P 채널 MOS 트랜지스터(PM31 ∼ PM34)와 인버터(INV31 ∼ INV34)와 N 채널 MOS 트랜지스터(NM31 ∼ NM34)를 구비하고 있고, N 채널 MOS 트랜지스터(NM31 ∼ NM34)의 게이트에는 제어 신호 D가 P 채널 MOS 트랜지스터(PM31 ∼ PM34)의 게이트에는 제어 신호 D를 인버터 INV39에서 반전한 신호가 입력되며, 역방향의 클럭 동작 인버터는 전원 VCC와 접지 GND 간에 직렬로 접속된 P 채널 MOS 트랜지스터(PM35 ∼ PM38)와 인버터(INV35 ∼ INV38)와 N 채널 MOS 트랜지스터(NM35 ∼ NM38)를 구비하고 있고, N 채널 MOS 트랜지스터(NM35 ∼ NM38)의 게이트에는 제어 신호 DB가 P 채널 MOS 트랜지스터(PM35 ∼ PM38)의 게이트에는 제어 신호 DB를 인버터 INV39에서 반전한 신호가 입력되며, 순방향의 각 클럭 동작 인버터의 입력 노드와, 출력 노드는 역방향의 대응하는 위치의 각 클럭 동작 인버터의 출력 노드와 입력 노드에 접속되어 있다.

도 4는 도 3에 도시한 지연 회로를 2개 이용한 동기식 지연 회로의 구성을 나타내는 도면이다. 이 동기식 지연 회로에서 제1, 제2 지연 회로(48, 49)는 도 3에 도시한 지연 회로로 이루어지며, 각각, 순방향, 역방향의 클럭 동작 인버터열(48A, 48B, 49A, 49B)을 구비하고, 제어 신호로 클럭 신호의 진행 방향이 전환 가능한 지연 회로로 이루어지며, 또한 입력 클럭(41)을 입력으로 하는 입력 버퍼(47), 입력 버퍼(47)의 출력을 입력으로하여 지연시켜 제1, 제2 지연 회로(48, 49)의 순방향의 클럭 동작 인버터열(48A, 49A)의 입력단에 공급하는 지연 회로(43)와, 입력 버퍼(47)의 출력을 입력하여 분주하는 분주기(45)와, 제1, 제2 지연 회로(48, 49)의 역방향의 클럭 동작 인버터열(48B, 49B)의 출력을 입력으로 하는 NAND 게이트(46)와, NAND 게이트(46)의 출력을 입력으로 하는 클럭 버퍼(44)를 구비하여 구성되어 있다.

분주기(45)로 입력 클럭을 2 분주한 신호, 및 상기 신호를 인버터(40)로 반전한 신호가 제1 지연 회로(48)의 순방향, 역방향의 클럭 동작 인버터열(48A, 48B)의 온·오프를 제어하는 제어 신호 D, DB로서 공급되고, 분주기(45)로 입력 클럭을 2 분주한 신호를 인버터(40)로 반전한 신호, 및 분주기(45)로 2 분주한 신호가 제2 지연 회로(49)의 순방향, 역방향의 클럭 동작 인버터열(49A, 49B)의 온·오프를 제어하는 제어 신호 DB, D로서 공급되며, 제어 신호 D가 High 레벨일 때, 제1 지연 회로(48)의 순방향의 클럭 동작 인버터열(48A)과, 제2 지연 회로(49)의 역방향의 클럭 동작 인버터 열(49B)이 온이 되며, 제어 신호 D가 Low 레벨일 때, 제1 지연 회로(48)의 역방향의 클럭 동작 인버터열(48B)과 제2 지연 회로(49)의 순방향의 클럭 동작 인버터열(49A)이 온이 되며, 입력 클럭 신호의 1주기마다 클럭 신호가 제1, 제2 지연 회로(48, 49) 내의 순방향과 역방향의 진행을 교대로 반복한다.

이 때, 클럭 신호가 지연 회로(48, 49) 내를 진행하기 전에, 지연 회로(43)에서 일정한 지연 시간 T만큼 지연시킨다.

도 5는 도 4에 도시한 동기식 지연 회로의 동작을 도시하는 타이밍차트이다. 도 5에 도시한 바와 같이, 제1, 제2 지연 회로(48, 49) 내를 각각 역행하는 클럭 신호의 지연 시간이 입력 버퍼(47)의 지연 시간 d1과, 클럭 버퍼(44)의 지연 시간 d2의 합 d1+d2에 대하여, 지연 회로(43)의 지연 시간 T만큼 빠른 지연 시간을 얻을 수 있다.

즉, 입력 클럭은 입력 버퍼(47)로 지연 시간 d1만큼 지연되고(도 5b 참조), 또한 지연 회로(43)에서 시간 T만큼 지연되며(도 5c), 제어 신호 D가 High 레벨일 때 제1 지연 회로(48)의 순방향의 클럭 동작 인버터열(48A) 중을, 제어 신호 D가 Low 레벨로 변화하는 시점까지(시간은 tCK-T) 진행한 위치에서, 제1 지연 회로(48)의 역방향의 클럭 동작 인버터열(48B)에 전송되며, 제1 지연 회로(48)의 역방향의 클럭 동작 인버터열 중을 tCK-T만큼 진행하여 출력단(도 3의 BOUT 참조)으로부터 출력되고, 제1 지연 회로(48)의 출력은 제어 신호 D의 하강 엣지에 대하여 지연 시간 (tCK-T)만큼 지연한다(도 5f 참조, 단지 tN=T). 제2 지연 회로(49)의 출력은 제어 신호 DB의 하강 엣지에 대하여 지연 시간 (tCK-T)만큼 지연한다(도 5g 참조).

NAND 게이트(46)는 제1, 제2 지연 회로(48, 49)의 출력이 High 레벨일 때 Low 레벨을 출력하고, NAND 게이트(46)의 출력은 지연 시간 d2의 클럭 버퍼(44)를 통하여 출력 클럭(42)으로서 출력된다. 즉, 지연 회로(43)의 지연 시간 T를 입력 버퍼(47)의 지연 시간 d1과, 클럭 버퍼(44)의 지연 시간 d2의 합과 동일하게 설정해둠으로써 출력 클럭(42)으로서 그 위상이 입력 클럭(41)의 상승 엣지와 동기한 신호를 얻을 수 있다.

그러나, 이 종래의 동기 지연 회로에 있어서, 제1, 제2 지연 회로를 구성하는 클럭 동작 인버터로서는 지연 소자가 반복된 최소 구성이 왕로 귀로에서 클럭 동작 인버터를 2개 필요로 하고, 계 8개의 트랜지스터를 요하고 있다. 즉, 클럭 동작 인버터는 도 3에 도시한 바와 같이, 인버터로서 1개의 CMOS 인버터(트랜지스터 2개)와, 인버터와 전원 패스 간에 접속되는 P 채널 MOS 트랜지스터, N 채널 MOS 트랜지스터의 계 4개의 트랜지스터로 이루어진다.

도 4에 도시한 동기식 지연 회로의 제1, 제2 지연 회로에 있어서, 클럭 신호가 순방향, 역방향 중을 전파하는 시간을 길게 하려고 하면, 클럭 인버터 등의 지연 소자의 단수가 증대하고 클럭 주기에 비례하여 트랜지스터 소자수가 증대하고,회로 규모가 증대하게 된다.

그래서, 예를 들면 문헌 2(ISSCC Digest of Technical Papers 24.5, Feb., 1999)에는 도 6 내지 도 8에 각각 도시한 바와 같이, 진행하는 클럭 신호를 엣지만으로 하여, 클럭 동작 인버터를 P 채널 MOS 트랜지스터, N 채널 MOS 트랜지스터를 분리한 구성으로 함으로써, 구성 소자수를 반감하는 시도가 이루어지고 있다. 도 6 내지 도 8에서 파선으로서 나타낸 배선에 접속된 트랜지스터 소자(PM, NM 등의 참조 부호가 첨부되어 있지 않은 소자)는 삭감된 소자를 나타내고 있다.

도 6을 참조하면, 순방향 및 역방향의 각 지연 회로열을 구성하는 클럭 동작 인버터열은 N 채널 MOS 트랜지스터와 P 채널 MOS 트랜지스터의 클럭 동작 인버터를 교대로 분리하여 구비한 구성으로 되어 있다. 즉, 순방향의 클럭 동작 인버터 열에 대해서는 소스가 접지되며 제어 신호 D를 게이트 입력으로 하는 N 채널 MOS 트랜지스터 NM52와, 클럭 신호를 게이트 입력으로 하고 소스를 N 채널 MOS 트랜지스터 NM52의 드레인에 접속한 N 채널 MOS 트랜지스터 NM51로 이루어지는 클럭 동작 인버터와, 전단의 클럭 동작 인버터를 이루는 N 채널 MOS 트랜지스터 NM51의 드레인을 게이트에 접속하고, 드레인을 다음단의 입력단(또는 출력 단자)에 접속하는 P 채널 MOS 트랜지스터 PM52와, 소스를 전원에 접속하고 제어 신호 D의 반전 신호를 게이트 입력으로 하여 드레인을 P 채널 MOS 트랜지스터 PM52의 소스에 접속하는 P 채널 MOS 트랜지스터 PM51로 이루어지는 클럭 동작 인버터와 같이, 상호단에 N 채널 MOS 트랜지스터, P 채널 MOS 트랜지스터로 이루어지는 클럭 동작 인버터로 분리한 구성으로 되어 있다. 역방향의 클럭 인버터열도 마찬가지의 구성이 된다.

또한 도 7을 참조하면, 이 구성은 순방향과 역방향을 구성하는 P 채널 MOS 트랜지스터로 이루어지는 클럭 동작 인버터와, N 채널 MOS 트랜지스터로 이루어지는 클럭 동작 인버터를 서로 중첩시킨 것으로, 예를 들면 클럭 신호를 게이트 입력으로 하는 N 채널 MOS 트랜지스터 NM61과, 소스가 접지되고 드레인이 N 채널 MOS 트랜지스터 NM61의 소스에 접속하여 제어 신호 D를 게이트 입력으로 하는 N 채널 MOS 트랜지스터 NM62는, 순방향의 클럭 동작 인버터를 이루고, 제어 신호 D를 게이트 입력으로 하고 소스를 전원에 접속한 P 채널 MOS 트랜지스터 PM61과, 다음단으로부터의 클럭 신호를 게이트 입력으로 하고 소스를 P 채널 MOS 트랜지스터 PM61의 드레인에 접속한 P 채널 MOS 트랜지스터 PM62는 역방향의 클럭 동작 인버터를 구성하고, N 채널 MOS 트랜지스터 NM61의 드레인과 P 채널 MOS 트랜지스터 PM62의 드레인은 서로 접속되어 있다.

PM62의 드레인은 제2단(다음단) 인버터 유닛의 PM64의 게이트와 접속되어 있다. 제2단 인버터 유닛의 출력 클럭 신호 FOUT은 NM63의 드레인과 공통으로 접속된 PM64의 드레인으로부터 취출된다. 제2단 인버터 유닛(NM63, NM64, PM63, PM64)은 제1단 인버터 유닛(NM61, NM62, PM63, PM64)와 동일하게 구성되고, BIN 및 FOUT는 FIN 및 BOUT에 각각 대응한다.

또한 도 8을 참조하면, 순방향과 역방향을 구성하는 P 채널 MOS 트랜지스터로 이루어지는 클럭 동작 인버터와, N 채널 MOS 트랜지스터로 이루어지는 클럭 동작 인버터를 서로 중첩시켜서, 래치 회로 구성으로 한 것으로, 예를 들면 클럭 신호를 게이트 입력으로 하는 N 채널 MOS 트랜지스터 NM71과, 소스가 접지되고 드레인이 N 채널 MOS 트랜지스터 NM71의 소스에 접속하여 제어 신호 D를 게이트 입력으로 하는 N 채널 MOS 트랜지스터 NM72는, 순방향의 클럭 동작 인버터를 이루고, 제어 신호 D의 반전 신호를 게이트 입력으로 하고 소스를 전원에 접속한 P 채널 MOS 트랜지스터 PM71과, 전단으로부터의 클럭 신호를 게이트 입력으로 하여 소스를 P 채널 MOS 트랜지스터 PM71의 드레인에 접속한 P 채널 MOS 트랜지스터 PM72는, 역방향의 클럭 동작 인버터이며, N 채널 MOS 트랜지스터 NM71과 드레인과 P 채널 MOS 트랜지스터 PM72의 드레인은 서로 접속되어, 다음단의 순방향 클럭 동작 인버터를 이루는 P 채널 MOS 트랜지스터 PM74의 게이트에 접속되며, N 채널 MOS 트랜지스터 NM73과 드레인과 P 채널 MOS 트랜지스터 PM74의 드레인은 서로 접속되고, 전단(제1단)의 순방향 클럭 동작 인버터를 이루는 P 채널 MOS 트랜지스터 PM72의 게이트에 접속되어 있다.

그러나, 도 6 내지 도 8에 도시한 바와 같이, 클럭 인버터 열을 구성하는 트랜지스터수를 반감하는 어느 한쪽의 구성에서도 클럭 신호의 패스에 부유 노드가 생긴다.

그래서, 도 9에 도시한 바와 같이, 트랜지스터를 추가한 회로 구성이 이용되지만, 이 경우, 소자 삭감은 도 3에 도시한 구성의 3/4에 그치고 있다.

도 9를 참조하면, 순방향의 클럭 동작 인버터열(80A) 중 소스를 전원에 접속하고 제어 신호 D의 반전 신호를 게이트 입력으로 하는 P 채널 MOS 트랜지스터 PM81과 클럭 신호를 게이트 입력으로 하고 소스를 P 채널 MOS 트랜지스터 PM81의 드레인에 접속하고, 드레인으로부터 다음단의 N 채널 MOS 트랜지스터로 이루어지는클럭 인버터에 신호를 전달하는 P 채널 MOS 트랜지스터 PM83의 구성에, P 채널 MOS 트랜지스터 PM81과 병렬로 전원 VCC와 P 채널 MOS 트랜지스터 PM83의 소스 간에 접속되고, 게이트가 2단 앞의(하류의) 클럭 인버터의 P 채널 MOS 트랜지스터 PM86의 소스에 접속된 P 채널 MOS 트랜지스터 PM82가 추가되어 있다. 마찬가지로, N 채널 MOS 트랜지스터로 이루어지는 클럭 동작 인버터에도 게이트에 클럭 신호(PM83의 드레인 출력)를 입력으로 하는 N 채널 MOS 트랜지스터 NM81, 게이트에 제어 신호 D를 입력으로 하고 드레인을 N 채널 MOS 트랜지스터 NM81의 소스에 접속하고, 소스가 접지에 접속되어 N 채널 MOS 트랜지스터 NM82와 병렬로 N채널 MOS 트랜지스터 NM83를 구비하고, N 채널 MOS 트랜지스터 NM83의 게이트는 2단 앞(하류의)의 클럭 동작 인버터의 N 채널 MOS 트랜지스터 NM84의 소스에 접속되어 있다.

즉, 도 9에 도시한 지연 회로에서도 순역방향의 클럭 인버터열의 단수가 증대하면, 트랜지스터 소자수의 증대는 도 3에 도시한 회로의 3/4에 그치고 있다.

따라서, 본 발명은 상기 문제점에 감안하여 이루어진 것으로, 그 목적은 회로 규모를 삭감하는 클럭 신호 제어 회로 및 방법 및 지연 회로를 제공하는데 있다.

상기 목적을 달성하는 본 발명은 클럭 신호 제어회로는 클럭 신호를 증폭하는 기능을 갖는 복수의 증폭 회로 소자와, 클럭 신호의 통과를 온·오프하는 복수의 스위치 소자를 구비하고, 상기 복수의 증폭 회로 소자는 동작 시에 온 상태로 된 상기 스위치 소자를 통하여 직렬 형태로 접속되고, 온 상태로 하는 상기 스위치소자를 선택함으로써,직렬 형태로 접속된 상기 복수의 증폭 회로 소자의 신호 전파 방향이 순방향 및 역방향으로 전환된다. 이 선택적인 직렬형 접속은 복수의 스위치 소자를 그 때마다 적절하게 선택하여 온함으로써 전형적으로는 지그재그 형상의 경로로서 실현된다.

본 발명에 따른 클럭 제어 방법은 클럭 신호를 증폭하는 기능을 갖는 복수의 증폭 회로 소자와, 클럭 신호의 통과를 온·오프하는 복수의 스위치 소자를 구비한 지연 회로의 클럭 제어 방법에 있어서, 상기 복수의 증폭 회로 소자를 상기 스위치 소자를 온 상태로 하여 직렬 형태로 접속하고, 그 때 온 상태로 하는 상기 스위치 소자를 선택함으로써, 직렬 형태에 접속된 상기 복수의 증폭 회로 소자의 신호 전파 방향을 순방향과 역방향 중 어느 하나로 전환한다.

도 1은 본 발명의 일 실시 형태의 구성을 나타내는 도면.

도 2는 본 발명의 일 실시예의 회로 구성을 나타내는 도면.

도 3은 종래의 지연 회로의 구성의 일례를 나타내는 도면.

도 4는 종래의 동기식 지연 회로의 구성을 나타내는 도면.

도 5는 종래의 동기식 지연 회로의 타이밍차트를 나타내는 도면.

도 6은 종래의 지연 회로의 일례를 나타내는 도면(그 1).

도 7은 종래의 지연 회로의 일례를 나타내는 도면(그 2).

도 8은 종래의 지연 회로의 일례를 나타내는 도면(그 3).

도 9는 종래의 지연 회로의 일례를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

11 ∼ 14 : 증폭 회로 소자

2A1 ∼ 2A5, 2B1 ∼ 2B5 : 스위치 소자

40 : 분주기

41 : 입력 클럭

43 : 지연 회로

44 : 클럭 버퍼

45 : 분주기

46 : NAND 게이트

47 : 입력 버퍼

48 : 제1 지연 회로

48A : 순방향 지연 회로열

48B : 역방향 지연 회로열

49 : 제2 지연 회로

49A : 순방향 지연 회로열

49B : 역방향 지연 회로열

BIN : 제2 입력 단자

BOUT : 제2 출력 단자

D, DB : 제어 신호

FIN : 제1 입력 단자

FOUT : 제1 출력 단자

INV21 ∼ INV24 : 인버터 회로

NM22A ∼ NM22B, NM24A ∼ NM24B : N 채널 MOS 트랜스퍼 게이트

PM21A ∼ PM21B, PM23A ∼ PM23B, PM25A ∼ PM25B : P 채널 MOS 트랜스퍼 게이트

본 발명의 실시 형태에 대하여 이하에 설명한다. 본 발명의 일 실시 형태는 도 1을 참조하면, 클럭 신호를 증폭하는 기능을 갖는 복수의 증폭 회로 소자(1)와, 클럭 신호의 통과를 온·오프시키는 복수의 스위치 소자(2A1 ∼ 2A5, 2B1 ∼ 2B5)를 구비하고 있다. 복수의 증폭 회로 소자(11 ∼ 14)와 복수의 스위치 소자(2)는 동작 시에 증폭 회로 소자(1)가 직렬 접속되도록 접속되며, 제어 신호(D)와 그 상보 신호(DB)에 의해 온하는 스위치 소자(2A1 ∼ 2A5 또는 2B1 ∼ 2B5)를 선택함으로써, 증폭 회로 소자(11 ∼ 14)의 직렬 접속되는 방향이 순방향(입력 단자 FIN에서부터 출력 단자 FOUT 방향)으로부터 역방향(입력 단자 BIN에서부터 출력 단자 BOUT 방향)으로 전환된다.

보다 상세하게는 제1 입력 단자(FIN)와 제1 출력 단자(FOUT) 간에 접속되며, 제어 신호(D)와 그 상보 신호(DB)에 의해 교대로 온·오프 제어되며 클럭 신호의 통과를 온·오프하는 제1 스위치 소자군(2A1, 2B2, 2A3, 2B4, 2A5)과, 제2 입력 단자(BIN)와 제2 출력 단자(BOUT) 간에 접속되고 상기 제어 신호와 그 상보 신호에 의해 교대로 온·오프 제어되고 클럭 신호의 통과를 온·오프하는 제2 스위치 소자군(2B5, 2A4, 2B3, 2A2, 2B1)과, 상기 제1, 제2 스위치 소자군의 접속 노드 간에 순 및 역으로 교대로 접속되는 복수의 증폭 회로 소자(11 ∼ 14)를 구비하고, 복수의 증폭 회로 소자는 온 상태로 된 상기 스위치 소자를 통해 직렬 형태로 접속됨과 함께, 제1 입력 단자와 제1 출력 단자 간, 및 제2 입력 단자와 제2 출력 단자 간의 신호 경로로 공유되어 있고, 또한 온 상태로 하는 상기 스위치 소자를 선택함으로써, 신호 전파 방향이, 제1 입력 단자(FIN)로부터 제1 출력 단자(FOUT) 방향, 또는 제2 입력 단자(BIN)로부터 제2 출력 단자(BOUT) 방향으로 전환이 자유로워진다.

본 발명은 그 바람직한 실시 형태에 있어서, 증폭 회로 소자(11 ∼ 14)는 인버터 회로로 이루어진다. 또한 스위치 소자는 MOS 반도체 스위치로 이루어진다. 스위치 소자는 온 및 오프가 제어되는 N 채널 MOS 트랜지스터로 이루어지는 트랜스퍼 게이트(「N 채널 MOS 트랜스퍼 게이트」라고 함), P 채널 MOS 트랜지스터로 이루어지는 트랜스퍼 게이트(「P 채널 MOS 트랜스퍼 게이트」라고 함)로 구성된다.

또한 본 발명은, 그 바람직한 실시 형태에 있어서, 도 2를 참조하면 제1 입력 단자(FIN)로부터 제1 출력 단자(FOUT)를 향하여, 제어 신호(D)가 액티브일 때 각각 온 상태와 오프 상태로 제어되는 제1종의 스위치 소자(PM21A, PM23A, PM25A)와 제2종의 스위치 소자(NM22B, NM24B)가 교대로 직렬로 접속되어 이루어지는 제1 스위치 소자군과, 상기 제1 출력 단자(FIN)측에 배치된 제2 입력 단자(BIN)로부터 상기 제1 입력 단자(FIN)측에 배치된 제2 출력 단자(BOUT)를 향하여, 상기 제어 신호(D)가 인액티브일 때 각각 온 상태와 오프 상태로 제어되는 제2종의 스위치 소자(PM25B, PM23B, PM21B)와 제1종의 스위치 소자(NM22A, NM24A)가 교대로 직렬로 접속되어 이루어지는 제2 스위치 소자군과, 상기 제1 스위치 소자군의 인접(서로 이웃하는) 스위치 소자의 각 접속점과, 상기 접속점의 위치에 대응하고 있는 상기 제2 스위치 소자군의 인접(서로 이웃하는) 스위치 소자의 각 접속점 간에서 입력단과 출력단을 각각 상기 제1 스위치 소자군의 인접 스위치 소자의 접속점과 상기 제2 스위치 소자군의 인접 스위치 소자의 접속점과, 상기 제2 스위치 소자군의 인접 스위치 소자의 접속점에 상기 제1 스위치 소자군의 인접 스위치 소자의 접속점에, 교대로 접속하여 이루어지는 복수의 증폭 회로 소자(INV21 ∼ INV24)를 구비한다.

실시예

본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 도 1은 본 발명의 일 실시예의 구성을 나타내는 도면이다. 도 1을 참조하면 , 제1 입력 단자 FIN에서부터 제1 출력 단자 FOUT를 향하여 제어 신호 D와 상기 제어 신호의 상보 신호 DB로 각각 온·오프 제어되는 제1종, 제2종의 스위치 소자(2A1, 2B2, …)가 교대로 직렬로 접속되어 이루어지는 제1 스위치 소자군(2A1, 2B2, 2A3, 2B4, 2A5)과, 제2 입력 단자측 BIN으로부터 제2 출력 단자 BOUT를 향하여 상기 제어 신호의 상보 신호 DB, 및 제어 신호 D로 각각 온·오프 제어되는 제2종, 제1종의 스위치소자(2B5, 2A4, …)가 교대로 직렬로 접속되어 이루어지는 제2 스위치 소자군(2B5, 2A4, 2B3, 2A2, 2B1)과, 상기 제1 스위치 소자군의 인접 스위치 소자의 각 접속점과, 상기 접속점의 위치에 대응하고 있는 상기 제2 스위치 소자군의 인접 스위치 소자의 각 접속점 간에 입력단과 출력단을, 상기 제1 스위치 소자군의 인접 스위치 소자의 접속점과 상기 제2 스위치 소자군의 인접 스위치 소자의 접속점, 상기 제2 스위치 소자군의 인접 스위치 소자의 접속점과 상기 제1 스위치 소자군의 인접 스위치 소자의 접속점과 교대로 접속하여 이루어지는 복수의 증폭 회로 소자(11, 12, …)를 구비한다.

제어 신호 D가 액티브일 때, 제1, 제2 스위치군 중 제1종의 스위치 소자(2A1, 2A2, …, 2A5)가 온 상태로 되며, 제1 입력 단자 FIN에 입력된 신호가 액티브 상태의 제1, 제2 스위치군의 제1종의 스위치 소자와 증폭 회로 소자를 통하여 제1 출력 단자 FOUT에서부터 출력되며, 제어 신호의 상보 신호 DB가 액티브(제어 신호 D가 인액티브)일 때, 제2종의 스위치 소자(2B1, 2B2, …, 2B5)가 온 상태로 되며, 제2 입력 단자 BIN에 입력된 신호가 액티브 상태의 제1, 제2 스위치군의 제2종의 스위치 소자와 증폭 회로 소자를 통하여 제2 출력 단자 BOUT에서부터 출력된다. 즉, 제어 신호 D에 의해 제1종 스위치 소자를 온 상태로 하면 신호는 진행 방향(순방향)으로 진행하고, 제어 신호 DB에 의해 제2종 스위치를 온 상태로 하면 신호는 역행 방향(역방향)으로 진행한다.

도 1에서, 제어 신호 D로 온·오프 제어되는 제1종의 스위치 소자(2A1, 2A2, …, 2A5)와, 제어 신호 D의 상보 신호로 온·오프 제어되는 제2종의 스위치소자(2B1, 2B2, …, 2B5)를 N 채널 MOS 트랜스퍼 게이트로 구성하고, 증폭 회로 소자는 CMOS 인버터 회로로 구성된다. 혹은 제어 신호 D로 온·오프 제어되는 제1종의 스위치 소자(2A1, 2A2, …, 2A5)와, 제어 신호 D의 상보 신호로 온·오프 제어되는 제2종의 스위치 소자(2B1, 2B2, …, 2B5)를 P 채널 MOS 트랜스퍼 게이트에서 구성해도 된다. 또, 도 1에서 스위치군의 각 스위치의 단수가 5단으로 되고, 증폭 회로 소자가 4개 직렬로 접속되는 구성이 나타나고 있지만, 본 발명은 이러한 구성에 한정되는 것이 아니다.

도 2는 본 발명의 제2 실시예의 구성을 나타내는 도면이다. 도 2를 참조하면, 이 실시예의 회로는 제1 입력 단자 FIN에서부터 제1 출력 단자 FOUT를 향하여 제어 신호 D에 의해, 한쪽이 온일 때는 다른쪽이 오프로 제어되는 P 채널 MOS 트랜스퍼 게이트와 N 채널 MOS 트랜스퍼 게이트가 교대로 직렬로 접속되어 이루어지는 제1 스위치 소자군(PM21A, NM22B, PM23A, NM24B, PM25A)과, 제2 입력 단자측 BIN에서부터 제2 출력 단자 BOUT를 향하여 제어 신호(D)를 인버터 INV25에서 반전한 신호에 의해서 한쪽이 온일 때는 다른쪽이 오프로 제어되는 P 채널 MOS 트랜스퍼 게이트, N 채널 MOS 트랜스퍼 게이트가 교대로 직렬로 접속되어 이루어지는 제2 스위치 소자군(PM25B, NM24A, PN423B, NNI22A, PM21B)과, 상기 제1 스위치 소자군의 인접 트랜스퍼 게이트의 각 접속점과, 상기 접속점의 위치에 대응하고 있는 상기 제2 스위치 소자군의 인접 트랜스퍼 게이트의 각 접속점 간에, 입력단과 출력단을 각각 상기 제1 스위치 소자군의 인접 트랜스퍼 게이트의 접속점과 상기 제2 스위치 소자군의 인접 트랜스퍼 게이트의 접속점, 상기 제2 스위치 소자군의 인접하는 스위치소자의 접속점과 상기 제1 스위치 소자군이 인접하는 스위치 소자의 접속점에, 교대로 접속하여 이루어지는 복수의 인버터 회로(INV21, 22, …, 24)를 구비한다.

제어 신호 D가 Low 레벨일 때, A군의 P 채널 MOS 트랜스퍼 게이트와 N 채널 MOS 트랜스퍼 게이트(PM21A, NM22A, PM23A, NM24A, PM25A)가 온 상태로 되며, 제1 입력 단자 FIN에 입력된 신호가 제1 출력 단자 FOUT에서부터 출력되며, 제어 신호 D가 High 레벨일 때, B군의 P 채널 MOS 트랜스퍼 게이트와 N 채널 MOS 트랜스퍼 게이트(PM21B, NM22B, PM23B, NM24B, PM25B)가 온 상태로 되며, 제2 입력 단자 BIN에 입력된 신호가 제2 출력 단자 BOUT에서부터 출력된다.

이와 같이, 본 발명의 일 실시예에서는 순방향과 역방향에서 지연 단위 소자를 이루는 인버터를 공유하고, 도 3에 도시한 종래의 회로 구성과 비교하여, 트랜지스터 소자수를 반으로 삭감하고 있다. 또, 도 2에서 트랜스퍼 게이트 열의 단수가 5단으로 되며, 인버터 회로가 4개 직렬로 접속되는 구성이 도시되어 있지만, 본 발명은 이러한 구성에 한정되는 것은 아니다.

도 1 및 도 2에 도시한 지연 회로에서, 연속하는 2클럭 주기 중 1주기로 클럭 신호를 지연 회로열로 진행시키고, 마이너스 지연 상당을 미리 통과시킨 후 남은 1주기에서 진행한 만큼 역행시킴으로써, 클럭 주기로부터 마이너스 지연만큼 뺀 지연 시간을 발생 가능하게 하고 있다.

도 1에 도시한 지연 회로를 도 4에 제1, 제2 지연 회로(48, 49)로서 이용할 수 있다. 예를 들면 도 1에 도시한 상기 지연 회로로 이루어지는 제1, 제2 지연 회로(48, 49)를 구비하고, 입력 클럭 신호를 입력으로 하는 입력 버퍼 회로(47)와,입력 버퍼 회로의 출력을 지연시키는 제3 지연 회로(43)와, 입력 버퍼 회로(47)의 출력을 2분주시키는 분주기(45)와, 분주기(45)의 출력과 그 반전 신호를 제어 신호 D와 상기 제어 신호 DB의 상보 신호로서, 제1, 제2 지연 회로(48, 49)에 공급되고, 제1, 제2 지연 회로(48, 49)의 제1 입력 단자 FIN에는, 제3 지연 회로(43)의 출력이 공급되고, 제1, 제2 지연 회로(48, 49)의 제2 출력 단자(BOUT)로부터 출력되는 신호를 입력으로 하는 NAND 게이트(46)와, NAND 게이트(46) 출력을 입력으로서 출력 클럭으로서 클럭 공급처에 공급하는 클럭 버퍼 회로(44)를 구비한다. 제3 지연 회로(43)의 지연 시간이 입력 버퍼 회로(47)의 지연 시간과 클럭 버퍼 회로(44)의 지연 시간의 합과 동일하게 설정되어 있다. 또한 도 2에 도시한 회로를, 도 4에 도시한 제1, 제2 지연 회로(48, 49)로서 이용하는 경우, 분주기(45)의 출력이 제1 지연 회로(48)의 제어 신호, 분주기(45)의 출력을 인버터(40)로 반전한 신호가 제2 지연 회로(49)의 제어 신호로서 공급된다.

본 발명의 제2 실시예에 대하여 설명한다. 본 발명의 제2 실시예에서는, 상기 제1 실시예와 동일한 회로 구성에서 진행 방향과 역방향의 경로에서 전류 경로가 되는 트랜지스터의 사이즈(MOS 트랜지스터의 경우 채널 폭)를 일정한 비율로 변경한다.

이에 따라 왕로(순방향)과 귀로(역방향)의 지연 시간이 트랜지스터의 사이즈에 비례하여 듀티 사이클 50% 등을 실현할 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 신호 전파 방법을 순방향과 역방향으로 전환 가능한 지연 회로의 구성을 간이화하고, 단위 지연 소자를 이루는 증폭 회로 소자를 왕로와 귀로에서 소자를 공유하는 구성으로 함으로써, 칩면적의 감축을 가능하게 하고 지연 특성을 일치시키기 쉽다는 효과를 갖는다.

Claims

클럭 신호를 증폭하는 기능을 갖는 복수의 증폭 회로 소자, 및

클럭 신호의 통과를 온·오프하는 복수의 스위치 소자를 포함하는 지연 회로의 클럭 신호 제어 방법에 있어서,

상기 복수의 증폭 회로 소자를 상기 스위치 소자를 온 상태로 하여 직렬 형태에 접속하고, 그 때 온 상태로 되는 상기 스위치 소자를 선택함으로써, 직렬 형태에 접속된 상기 복수의 증폭 회로 소자의 신호 전파 방향을 순방향과 역방향 중 어느 하나로 전환하는 것을 특징으로 하는 클럭 신호 제어 방법.
클럭 신호를 증폭하는 기능을 갖는 복수의 증폭 회로 소자, 및

클럭 신호의 통과를 온·오프하는 복수의 스위치 소자를 포함하고,

상기 복수의 증폭 회로 소자는 온 상태로 된 상기 스위치 소자를 통하여 직렬 형태로 접속되며,

온 상태로 되는 상기 스위치 소자를 선택함으로써, 직렬 형태로 접속된 상기 복수의 증폭 회로 소자의 신호 전파 방향이 순방향 및 역방향으로 전환이 자유로워지는 것을 특징으로 하는 클럭 신호 제어 회로.
제2항에 있어서, 상기 증폭 회로 소자가 인버터 회로로 구성되고,

상기 스위치 소자가 MOS 반도체 스위치로 구성되는 것을 특징으로 하는 클럭신호 제어 회로.
제2항 또는 제3항에 있어서, 상기 스위치 소자가 신호의 전파 방향에 따라서 온 및 오프가 제어되는 N 채널 MOS 트랜스퍼 게이트와, P 채널 MOS 트랜스퍼 게이트로 구성되는 것을 특징으로 하는 클럭 신호 제어 회로.
제1 입력 단자와 제1 출력 단자 간에 직렬로 접속되며 제어 신호 또는 상기 제어 신호와 그 상보 신호에 의해 교대로 온·오프 제어되며 클럭 신호의 통과를 온·오프하는 스위치 소자군으로 구성되는 제1 스위치 소자군,

제2 입력 단자와 제2 출력 단자 간에 직렬로 접속되며 상기 제어 신호 또는 상기 제어 신호와 그 상보 신호에 의해 교대로 온·오프 제어되며 클럭 신호의 통과를 온·오프하는 스위치 소자군으로 구성되는 제2 스위치 소자군, 및

상기 제1, 제2 스위치 소자군의 접속 노드 간에 순 및 역으로 교대로 접속되는 복수의 증폭 회로 소자를 포함하고,

상기 복수의 증폭 회로 소자는, 온 상태로 된 상기 스위치 소자를 통하여 직렬 형태로 접속됨과 함께, 상기 제1 입력 단자와 상기 제1 출력 단자 간, 및 상기 제2 입력 단자와 상기 제2 출력 단자 간의 신호 경로로 공유되고 있으며, 또한 온 상태로 되는 상기 스위치 소자를 선택함으로써, 신호 전파 방향이 상기 제1 입력 단자로부터 상기 제1 출력 단자 방향, 또는 상기 제2 입력 단자로부터 상기 제2 출력 단자 방향으로 전환이 자유로워지는 것을 특징으로 하는 지연 회로.
제1 입력 단자측에서부터 제1 출력 단자를 향하여 제어 신호와 상기 제어 신호의 상보 신호로 각각 온·오프 제어되는 제1종의 스위치 소자와 제2종의 스위치 소자가 교대로 직렬로 접속되어 구성되는 제1 스위치 소자군,

상기 제1 출력 단자측에 배치된 제2 입력 단자측에서부터 상기 제1 입력 단자측에 배치된 제2 출력 단자를 향하여 상기 제어 신호의 상보 신호와 상기 제어 신호로 각각 온·오프 제어되는 제2종의 스위치 소자와 제1종의 스위치 소자가 교대로 직렬로 접속되어 구성되는 제2 스위치 소자군, 및

상기 제1 스위치 소자군의 인접 스위치 소자의 각 접속점과, 상기 접속점의 위치에 대응하고 있는 상기 제2 스위치 소자군의 인접 스위치 소자의 각 접속점 간에서, 입력단과 출력단을 각각 상기 제1 스위치 소자군의 인접 스위치 소자의 접속점과 상기 제2 스위치 소자군의 인접 스위치 소자의 접속점과, 상기 제2 스위치 소자군의 인접 스위치 소자의 접속점과 상기 제1 스위치 소자군의 인접 스위치 소자의 접속점에, 교대로 접속하여 구성되는 복수의 증폭 회로 소자를 포함한 것을 특징으로 하는 지연 회로.
제6항에 있어서, 상기 제어 신호가 액티브일 때, 상기 제1종의 스위치 소자가 온 상태로 되며, 상기 제1 입력 단자에 입력된 신호가 온 상태로 된 상기 제1종의 스위치 소자와 상기 증폭 회로 소자를 통하여 상기 제1 출력 단자 방향으로 진행하고, 상기 제어 신호의 상보 신호가 액티브일 때, 상기 제2종의 스위치 소자가온 상태로 되고, 상기 제2 입력 단자에 입력된 신호가 온 상태로 된 상기 제2종의 스위치 소자와 상기 증폭 회로 소자를 통하여 상기 제2 출력 단자 방향으로 진행하는 것을 특징으로 하는 지연 회로.
제6항에 있어서, 상기 제1 스위치 소자군이, 상기 제1 입력 단자측에서부터 초단의 상기 제1종의 스위치 소자, 2단째의 상기 제2종의 스위치 소자와 교대로 직렬로 접속되며 최종단의 상기 제1종의 스위치 소자를 통하여 상기 제1 출력 단자에 접속되고,

상기 제2 스위치 소자군이 상기 제2 입력 단자측에서부터 초단의 상기 제2종의 스위치 소자, 2단째의 상기 제1종의 스위치 소자와 교대로 직렬로 접속되며 최종 단의 상기 제2종의 스위치 소자를 통하여 상기 제2 출력 단자에 접속되고,

상기 제어 신호가 액티브일 때, 상기 제1종의 스위치 소자가 온 상태로 되고, 상기 제1 입력 단자에 입력된 신호가 상기 제1 및 제2 스위치 소자군의 온 상태의 제1종의 스위치 소자와 상기 증폭 회로 소자를 통하여 상기 제1 출력 단자로부터 출력되고, 상기 제어 신호의 상보 신호가 액티브일 때, 상기 제2종의 스위치 소자가 온 상태로 되고, 상기 제2 입력 단자에 입력된 신호가 상기 제1 및 제2 스위치 소자군의 온 상태의 제2종의 스위치 소자와 상기 증폭 회로 소자를 통하여 상기 제2 출력 단자로부터 출력되는 것을 특징으로 하는 지연 회로.
제1 입력 단자로부터 제1 출력 단자를 향하여, 제어 신호가 액티브일 때 각각 온 상태와 오프 상태로 제어되는 제1종의 스위치 소자와 제2종의 스위치 소자가 교대로 직렬로 접속되어 구성되는 제1 스위치 소자군,

상기 제1 출력 단자측에 배치된 제2 입력 단자로부터 상기 제1 입력 단자측에 배치된 제2 출력 단자를 향하여, 상기 제어 신호가 인액티브일 때 각각 온 상태와 오프 상태로 제어되는 제2종의 스위치 소자와 제1종의 스위치 소자가 교대로 직렬로 접속되어 구성되는 제2 스위치 소자군, 및

상기 제1 스위치 소자군의 인접 스위치 소자의 각 접속점과, 상기 접속점의 위치에 대응하고 있는 상기 제2 스위치 소자군의 인접 스위치 소자의 각 접속점 간에서 입력단과 출력단을 각각, 상기 제1 스위치 소자군의 인접 스위치 소자의 접속점과 상기 제2 스위치 소자군의 인접 스위치 소자의 접속점과, 상기 제2 스위치 소자군의 인접 스위치 소자의 접속점과 상기 제1 스위치 소자군의 인접 스위치 소자의 접속점에, 교대로 접속하여 구성되는 복수의 증폭 회로 소자를 포함한 것을 특징으로 하는 지연 회로.
제9항에 있어서,

상기 제1종의 스위치 소자와 제2종의 스위치 소자가, 각각 P채널 MOS 트랜지스터와 N 채널 MOS 트랜지스터로 구성되며,

제1 입력 단자로부터 제1 출력 단자를 향해, 제어 신호의 값에 의해 한쪽이 온일 때 다른쪽이 오프로 제어되는 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터가 상호 직렬로 접속되어 이루어지는 제1 스위치 소자군,

상기 제1 출력 단자측에 배치된 제2 입력 단자로부터 상기 제1 입력 단자측에 배치된 제2 출력 단자를 향해, 상기 제어 신호를 인버터로 반전한 상보 신호에 의해 한쪽이 온일 때 다른쪽이 오프로 제어되는 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터가 상호 직렬로 접속되어 이루어지는 제2 스위치 소자군,

상기 제1 스위치 소자군의 인접 트랜지스터의 각 접속점과, 상기 접속점의 위치에 대응하고 있는 상기 제2 스위치 소자군의 인접 트랜지스터의 각 접속점과의 사이에서, 입력단과 출력단을, 각각, 상기 제1 스위치 소자군의 인접 트랜지스터의 접속점과 상기 제2 스위치 소자군의 인접 트랜지스터의 접속점과, 상기 제2 스위치 소자군의 인접 트랜지스터의 접속점과 상기 제1 스위치 소자군의 인접 트랜지스터의 접속점에, 서로 접속하여 이루어지는 복수의 인버터 회로를 포함한 것을 특징으로 하는 지연 회로.
제10항에 있어서, 상기 제1 입력 단자로부터 상기 제1 출력 단자측으로의 진행 방향 경로에 배치되는 트랜지스터와, 상기 제2 입력 단자로부터 상기 제2 출력 단자측으로의 진행 방향 경로에 배치되는 트랜지스터와의 전류 구동 능력을 다르게 한 것을 특징으로 하는 지연 회로.
청구항 5 내지 10 중 어느 한 항에 기재된 상기 지연 회로로 구성된 신호의 신호 방향이 제어 신호에 의해 순방향 및 역방향으로 전환되는 제1, 제2 지연 회로를 포함하고,

입력 클럭 신호를 입력으로 하는 입력 버퍼 회로,

상기 입력 버퍼 회로의 출력을 지연시키는 제3 지연 회로,

상기 입력 버퍼 회로의 출력을 2 분주시키는 분주기,

상기 분주기의 출력과 그 반전 신호가 상기 제1, 제2 지연 회로에 상기 제어 신호 및 상기 제어 신호의 상보 신호로서 공급되고,

상기 제1, 제2 지연 회로의 상기 제1 입력 단자에는 상기 제3 지연 회로의 출력이 공급되고,

상기 제1, 제2 지연 회로의 상기 제2 출력 단자로부터 출력되는 신호를 입력으로 하는 논리 게이트 회로, 및

상기 논리 게이트 회로의 출력을 입력으로 하여 출력 클럭으로서 클럭 공급처에 공급하는 출력 버퍼 회로를 포함한 것을 특징으로 하는 동기식 지연 회로.
제1항에 있어서, 상기 스위치 소자는 그 사이에 상기 증폭 회로 소자를 개재하고 있는 병렬인 2개의 라인 사이에 배치되며, 상기 순방향 및 역방향 중 어느 하나는 직렬 방식의 지그재그 형상의 경로를 선택적으로 설정함으로써 선택되는 것을 특징으로 하는 클럭 신호 제어 방법.
제1항 또는 13항에 있어서, 상기 2개의 방향 중 하나는 하나의 지그재그 형상의 경로를 형성하도록 온되도록 선택된 상기 스위치 소자 중 하나를 통해 상기 증폭기 회로 소자 중 인접하는 2개의 증폭 회로 소자를 접속함으로써 설정되고, 상기 2개의 방향 중 다른 하나는 오프되도록 선택된 상기 스위치 소자 중 상기 하나에 대향 배치된 온되도록 선택된 상기 스위치 소자 중 다른 하나를 통해 상기 인접하는 2개의 증폭기 회로 소자를 접속함으로써 설정되는 것을 특징으로 하는 클럭 신호 제어 방법.
제2항에 있어서, 상기 스위치 소자는 그 사이에 상기 증폭 회로 소자를 개재하고 있는 병렬인 2개의 라인 사이에 배치되며, 상기 순방향 및 역방향 중 어느 하나는 직렬 방식의 지그재그 형상의 경로를 선택적으로 설정함으로써 선택되는 것을 특징으로 하는 클럭 신호 제어 회로.
제2항, 제3항 또는 제15항에 있어서, 상기 2개의 방향 중 하나는 하나의 지그재그 형상의 경로를 형성하도록 온되도록 선택된 상기 스위치 소자 중 하나를 통해 상기 증폭기 회로 소자 중 인접하는 2개의 증폭 회로 소자를 접속함으로써 설정되고, 상기 2개의 방향 중 다른 하나는 오프되어 현재 선택된 상기 스위치 소자 중 상기 하나에 대향 배치된 온되도록 선택된 상기 스위치 소자 중 다른 하나를 통해 상기 인접하는 2개의 증폭기 회로 소자를 접속함으로써 설정되는 것을 특징으로 하는 클럭 신호 제어 회로.