JP2877709B2

JP2877709B2 - 周波数逓倍器

Info

Publication number: JP2877709B2
Application number: JP6320900A
Authority: JP
Inventors: ロラン・マルボ; ジヤン−クロード・ル・ビアン; アンドリユー・コフレ; レザ・ヌザムザドー−モオザビ
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1993-12-24
Filing date: 1994-12-22
Publication date: 1999-03-31
Anticipated expiration: 2014-03-31
Also published as: FR2714550B1; JPH07212222A; EP0660525A1; FR2714550A1; CA2137340C; DE69418012D1; DE69418012T2; EP0660525B1; US5614841A; CA2137340A1; ES2134917T3

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、排他的ＯＲ論理機能ま
たは排他的ＮＯＲ反転機能を実行する排他的ＯＲ型の、
普通にはＸＯＲ（ＸＯＲまたはＮＸＯＲ）型ゲートと呼
ばれる電子ゲート・ツリーに関する。本発明は詳しく
は、複数の層に配置され、１つの層の各ゲートが２つの
入力と、隣接層の１つのゲートの１つの入力に接続され
た１つの出力とを有する、ＸＯＲ型ゲート・ツリーを目
的とする。本発明は特に、このようなツリーを組み込ん
だ周波数逓倍器に適用される。本発明はまた、このよう
なツリーを、単独で、または周波数逓倍器を構成するも
ののように組合せで組み込んだ、集積回路を目的とす
る。この集積は、ＭＯＳ（金属酸化膜シリコン）技術に
よってもバイポーラ技術によっても、また単結晶シリコ
ンにおいてもガリウムヒ素化合物などのIII −Ｖ族半導
体においても可能である。

【０００２】

【従来の技術及び発明が解決しようとする課題】刊行物
ＩＢＭテクニカル・ディスクロジャ・ブルテン第２６巻
３Ａ号、１９８３年８月、ページ９９０〜９９１に記載
の、Ｉ．ヘルナンデス・ジュニアの論文「遅延回路を使
用する周波数逓倍器」は、一連の遅延回路で形成され、
これらの回路の出力はＸＯＲゲート・ツリーの各入力に
接続されている、周波数逓倍器を記載している。この刊
行物に記載のツリーは、２つの入力と隣接層の１つのゲ
ートの一方の入力に接続された１つの出力とから成り、
そのゲートの他方の入力は、一連の遅延回路のそれぞれ
の出力に直接接続されている。こうして各ゲートはツリ
ーの異なる層を構成する。言い換えれば、ツリーは、一
連の遅延回路に含まれる遅延回路の数と同数の層を有
し、各層は２つのブランチを有し、これらのブランチの
一方は直前のゲートにさかのぼり、他方のブランチは一
連の遅延回路の各出力に達している。したがって、２つ
のブランチにおける信号の伝播時間の間には非対称性が
存在し、この非対称性はツリーの出力に近づくにつれて
増加する。したがってツリーの出力信号において、同じ
エッジの回帰期間が、周波数が高い場合には高い比率で
変化し得る。したがってこの刊行物に記載の周波数逓倍
器は、非常に高い周波数、例えば秒当たりギガビット以
上の周波数には適合しない。

【０００３】欧州特許ＥＰ−Ａ−０４４１６８４号は、
一連の遅延回路の連続する出力がロック回路によって操
作され、すべて、ＸＯＲゲート・ツリーの第１層の各入
力に加えられる、周波数逓倍器を記載している。後続の
層は次々にゲートが半分となり、最後の層には１つのゲ
ートしかない。したがってこのツリーは、各入力信号に
ついてほとんど同じ伝播を保証し、非常に高い周波数に
は好都合である。

【０００４】しかし、このような周波数については、ツ
リーはそのそれぞれの入力から出力まで同じ伝播時間を
保証しなければならず、伝播すべきエッジがどんなもの
であってもそうである。そのようなとき、ツリーは対称
であると言われる。したがってこの対称性は、ツリーの
すべてのゲートが集積回路内で同じ様式で設計され、ア
クティブ入力がどんなものであろうと、伝播すべきエッ
ジがどんなものであろうと同じ伝播時間を供給し、それ
らの負荷が同じであることを意味する。

【０００５】これらの制約条件をすべて満足するために
は、ＸＯＲ型ゲートがその第１入力に加わる信号を、切
換え時に安定している第２入力の状態に応じて反転で
き、あるいはできないことのために、第１の問題が生じ
る。したがって、ツリーの入力の状態によって出力にお
ける立上りエッジは、ツリー内における立上りエッジ
か、立下りエッジの大多数か、または中間構成によって
のみ発生することができる。逆のことが、ツリーの出力
における立下りエッジについてもあてはまる。

【０００６】通常ＣＭＯＳ（相補型金属酸化膜シリコ
ン）技術と呼ばれる、絶縁ゲート電界効果相補型トラン
ジスタ集積回路技術を採用する場合、別の問題が生じ
る。この技術は、単に２つの電源電位ＶｄｄとＶｓｓと
の間に直列に接続された２つの相補型トランジスタＮＭ
ＯＳ（ｎ型）とＰＭＯＳ（ｐ型）を含む反転アセンブリ
に基づいて作られたゲートを使用するという利点をもた
らす。入力信号は２つのトランジスタのゲートに加えら
れ、出力信号は２つのトランジスタのドレーンの接続点
に供給される。トランジスタＰＭＯＳは上昇するエッジ
の出力切換えを保証し、立下りエッジはトランジスタＮ
ＭＯＳによって発生する。したがって、この技術に固有
の非対称性により、ツリーの対称性という制約を満たす
ことが妨げられる。この制約は特に負荷の等化の際に影
響を及ぼす。隣接ゲート間のケーブル長を等しくする
と、この最後の拘束は部分的に満たされるが、この制約
は本質的には、このようなゲートに対する内部負荷の等
化にある。

【０００７】結局、これら２つの問題が解決されたと想
定して、さらに、ツリーの入力ゲートの直接入力と反転
入力が同時に逆方向に入れ換わる必要がある。この条件
は一般にＣＭＯＳ技術では生じず、ＣＭＯＳ技術では、
信号を反転させるための唯一の方法は反転器を付け加え
ることである。しかし、この反転器の通過時間によっ
て、直接信号とその反転信号が正確に同じ瞬間には入れ
換わらなくなる。

【０００８】他方、バイポーラ・トランジスタ技術によ
って、より良好な動的性能、特に、より多いスループッ
トを得ることができる。バイポーラ・トランジスタは、
特に差動ＥＣＬ（エミッタ結合型論理）またはＣＭＬ
（電流モード論理）方式を利用するため、対称アセンブ
リには適している。しかし、スループットがより多いた
め対称性の制約が増加し、特別の方式が必要となる。Ｅ
ＣＬ論理では、従来のＸＯＲゲートは、直列に接続され
て重なり、それぞれが２つの入力の相補信号を受け取る
２つの差動段から成る。この方式は、下段から出る相補
信号が上段を横切らなければならないので、２つの入力
の伝播時間が異なるという不都合を示す。したがって、
これらのゲートは、ツリーの入力の様々な状態に関する
前記の第一の問題に加えて、ＣＭＯＳブランチにおける
直列トランジスタの場合と同じ問題を生じる。

【０００９】本発明は、ツリーのアクティブ入力と伝播
すべきエッジがどんなものであっても、完全に同じ伝播
時間を提供するために、前記の３つの問題を解決する。

【００１０】

【課題を解決するための手段】本発明は、ツリーの入力
信号を受け取る入力層から始まる後続の連続する層にゲ
ートが配置され、各ゲートの出力が隣接層のゲートの入
力に接続されている、２入力排他的ＯＲ型ゲートのツリ
ーであって、各ゲートが２つのセルを含み、これらのセ
ルは２入力中の一方の入力のそれぞれ２つの相補信号に
応答してほぼ同時に切り換わり、かつ排他的ＯＲ型相補
機能を表すそれぞれの出力信号を供給することを特徴と
するツリーを対象とする。

【００１１】本発明はまた、排他的ＯＲ型ゲートのツリ
ーのそれぞれの入力に加えられる出力を有する一連の遅
延回路を含む周波数逓倍器であって、前記のツリーが予
め定義されたものであることを特徴とする周波数逓倍器
も対象とする。

【００１２】もちろん本発明は、本発明による前記の対
象を組み込んだ集積回路も対象とする。

【００１３】

【実施例】以下に、本発明を添付の図面に示された実施
例によって説明する。

【００１４】図１で、ＸＯＲ型ゲート１１のツリー１０
は、８つの入力信号ＣＬ０〜ＣＬ７を受け取る１つの入
力端子１０ａと１つの出力信号８ＣＬ０を供給する１つ
の出力端子１０ｂを有する。ゲート１１は、複数の層、
図の例では３つの層に配置され、それぞれの出力が隣接
層のゲートの入力に接続されている。入力層を構成する
第１層は４つのゲートを含み、その８つの入力が入力端
子１０ａを構成し、それぞれ８つの入力信号ＣＬ０〜Ｃ
Ｌ７を受け取り、その４つの出力は４つの信号２ＣＬ０
〜２ＣＬ３を供給する。第２層は２つのゲート１１を含
み、これらのゲートは２つの信号４ＣＬ０、４ＣＬ１を
供給し、第３層は１つのゲート１１しか含まない出力層
を構成し、このゲートは出力信号８ＣＬ０を供給する。
図示されたツリー１０は、一連の遅延回路１３を有する
周波数逓倍器１２を形成する。周波数逓倍器１２は、外
部信号、例えばクロック信号ＣＬを受け取る入力端子１
２ａを有し、一連の遅延回路には８つの遅延回路１３が
あり、それらのそれぞれの出力は８つの入力信号ＣＬ０
〜ＣＬ７を供給する。

【００１５】図２は、図１に示すすべての信号の波形を
表し、また周波数逓倍器１２の機能動作も示す図であ
る。８つの遅延回路が、それぞれクロック信号ＣＬの２
つの所定の反復エッジ、図示の例では立上りエッジの時
間間隔Ｔを等分割した遅延を生成する。したがってクロ
ック信号ＣＬは、８つの入力信号ＣＬ０〜ＣＬ７を供給
するために次々にＴ／８ずつずらされる。これらの信号
の周波数は、ツリー１０の各層においてそれぞれの２倍
ずつ逓倍される。図の例では、出力信号８ＣＬ０はクロ
ック信号ＣＬの周波数の８倍高い周波数を有する。

【００１６】図３は、本発明によるゲート１１のＣＭＯ
Ｓ技術による第１実施例を示す。各ゲート１１は２つの
相補型セル１１ａ、１１ｂを含み、これらのセルはそれ
ぞれ、入力信号の排他的ＯＲ型相補関数を表す出力信号
ＸＯＲ、ＮＸＯＲを供給する。図３の例では、入力信号
はＡとＢで示し、それらの反転はＮＡとＮＢで示してあ
る。すなわちＡ、ＮＡとＢ、ＮＢは、２つの入力の４つ
の相補信号である。１１ａと１１ｂで示す各セルは、相
補ブランチ１４ｎ、１４ｐと１４’ｎ、１４’ｐの２つ
の対１４、１４’から成り、これらのブランチは、セル
の出力を構成してそれぞれの信号ＸＯＲ、ＮＸＯＲを供
給する共通点で結合されている。各ブランチは、電源電
位と共通点との間に直列に接続されたドレーン・ソース
電流経路を有する２つのトランジスタを含む。２つのブ
ランチ１４ｐ、１４’ｐは高電源電位Ｖｄｄに接続さ
れ、２つのＰＭＯＳ型トランジスタＰａ、Ｐｂを有し、
一方、他の２つのブランチ１４ｎ、１４’ｎは低電源電
位Ｖｓｓに接続され、２つのＮＭＯＳ型トランジスタＮ
ａ、Ｎｂを有する。相補ブランチ１４ｐと１４ｎの対で
は、相補トランジスタＰａ、Ｎａの対がそれらのゲート
の上で入力Ａを受け取り、一方、相補ブランチ１４’ｐ
と１４’ｎの対では、相補トランジスタＰａ、Ｎａの対
がそれらのゲートの上で入力Ａの補信号ＮＡを受け取
る。相補トランジスタＰａ、Ｎａの２つの対が、それぞ
れ２つの相補トランジスタＰｂ、Ｎｂと直列に組み立て
られ、これらの相補トランジスタＰｂ、Ｎｂはそれらの
ゲート上で他の入力の相補信号Ｂ、ＮＢを受け取る。

【００１７】こうして、各セルの４つのブランチは完全
に対称となる。セル中では、絶えず２つの相補ブランチ
がアクティブ状態である。例えば、Ｂ＝０、ＮＢ＝１、
Ａは切り換わる信号と仮定する。セルＮＸＯＲ１１ｂの
ブランチ対１４では、トランジスタＰｂとトランジスタ
Ｎｂはアクティブ状態である。したがって出力ＮＸＯＲ
は、ブランチ１４ｐまたはブランチ１４ｎ中のＡの切換
え効果の下で、入力Ａのエッジが立下りか立上りかに応
じて切り換わる。この場合、他方のブランチ対１４’は
非アクティブ状態である。これと対称的に、セルＸＯＲ
１１ａにおいては、これは、それぞれＮＡの立上りエッ
ジまたは立下りエッジに応答してアクティブ状態となっ
ている相補ブランチ１４ｐ、１４’ｎである。したがっ
て、２つのセル１１ａ、１１ｂが２つの入力の一方のそ
れぞれ２つの相補信号に応答して、ゲート１１ｂはＡの
効果の下で、またゲート１１ａはＮＡの効果の下で、両
方とも極めて対称的に、ほぼ同時に切り換わることが明
らかである。他の入力Ｂについても同様である。簡単に
言えば、各ゲート１１は２つのセル１１ａ、１１ｂを含
み、これらのセルは、２つの入力の一方のそれぞれの相
補信号Ａ、ＮＡ及びＢ、ＮＢに応答してほぼ同時に切り
換わり、排他的ＯＲ型の相補関数を表す出力信号ＸＯ
Ｒ、ＮＸＯＲをそれぞれ供給する。

【００１８】しかし、各ブランチは２つの直列トランジ
スタから構成される。どちらか一方の入力から出力への
伝播時間を同一にするため、１つの解決法としては、Ｖ
ｄｄまたはＶｓｓに接続されたトランジスタを出力に接
続されたトランジスタに比べて大きくすることである。
例えば、０．５ミクロンの技術では、ブランチの２つの
トランジスタの寸法比率は１．２５となる。この比率に
するとほぼ同時の伝播が保証される。しかし、ある種の
技術的方法によっては、またはある条件の下では、この
解決法は実現困難であることが明らかなっている。例え
ば、伝播時間が匹敵するような、同じブランチの２つの
トランジスタの間の比率が見出せないことがあり得る。

【００１９】図４は、伝播時間の完全な対称性を保証す
る解決法を示す。この解決法は、ブランチ１４ｐ、１４
ｎ、１４’ｐ、１４’ｎの各々をツイン・ブランチ１１
４ｐ、１１４ｎ、１１４’ｐ、１１４’ｎに分けるもの
で、その中で入力が交差している。例えば、図３のセル
ＸＯＲ１１ａで入力Ｂ、ＮＡを受け取るブランチ１４ｐ
は、図４の当該セル中ではツイン・ブランチ１４ｐ、１
４’ｐに分けられ、その中で入力は交差している。ブラ
ンチ１４ｐは変わらないが、ブランチ１１４ｐでは入力
ＮＡは電位Ｖｄｄに近いトランジスタに加えられ、入力
Ｂについてはその逆である。したがって、入力ＮＡに現
れる入力インピーダンスは、ブランチ１４ｐの２つの直
列トランジスタによって形成される入力インピーダンス
と、それに並列な、ブランチ１１４ｐにおけるＶｄｄに
近いトランジスタＰａの入力インピーダンスである。同
様に、入力Ｂにおける入力インピーダンスは、ブランチ
１４ｐのトランジスタＰｂによって形成される入力イン
ピーダンスと、それに並列な、ブランチ１１４ｐにおけ
る２つの直列トランジスタの入力インピーダンスであ
る。さらに一般的には、ツイン・ブランチにおいて入力
が交差しているので、入力Ａ、ＮＡ、Ｂ、ＮＢにはそれ
ぞれ、１つのブランチにおける２つの直列トランジスタ
とツイン・ブランチにおける電源電位に近いトランジス
タの並列組立てによって構成されるほぼ同じ入力インピ
ーダンスが現れる。入力インピーダンスの平衡により、
入力信号Ａ、ＮＡ、Ｂ、ＮＢに、ゲート１１のセル１１
ａ、１１ｂの各々におけるのと同じ伝播時間が与えら
れ、その対称性が保存される。

【００２０】次に、図３と図４に図示するようなゲート
１１の層から構成されるツリー１０の挙動を分析する。
説明をわかりやすくするために、ツリー１０の出力１０
ｂは、一連の遅延回路が各層におけるゲートの入力Ａま
たはＮＡしか通らないということの効果によって切り換
わると仮定する。出力ＡとＢの間のゲート１１の完全な
対称性を考慮すると、この状況は他の入力Ｂ、ＮＢに対
して特定の挙動を持たない。また、ツリー１０の出力１
０ｂは立上りエッジによって切り換わり、立下りエッジ
についてももちろん同じであると仮定する。出力の立上
りエッジはツリーのゲート１１の最終層におけるトラン
ジスタＰによって発生することがわかっている。このト
ランジスタＰが信号ＮＡによって制御されるトランジス
タであったかどうかは、信号Ｂの状態に依存するので、
わからない。しかしＡまたはＮＡと出力との間に完全な
対称性があるので、この不確実性は結果に対して影響を
及ぼさない。

【００２１】確実に知られていることは、出力１０ｂを
高レベルに切り換えさせた信号ＡまたはＮＡが立下りエ
ッジであったことである。したがって、それぞれの相補
信号ＮＡまたはＡは立上りエッジであって、セルの非ア
クティブ状態のブランチに加えられたため、出力の切換
えに影響を及ぼさなかった。したがって、立下りエッジ
でアクティブ状態の信号は、トランジスタＮによってゲ
ート１１の最後から２番目の層で生成された。ツリー１
０の最後から２番目の層についても同様である。簡単に
言えば、このアクティブ状態のトランジスタＮ（Ｎａま
たはＮｂ）は立上りエッジの効果によって切り換わっ
た。ツリー１０の入力１０ａまでこの推論を続けると、
ツリーの層の数が偶数の場合には、切換え経路はトラン
ジスタＮと同数のトランジスタＰを通る。これらの条件
では、ツリー１０における伝播時間は各エッジについて
同じである。

【００２２】ここで対称性の制約はツリー１０の入力１
０ａに移り、そこで相補入力が逆方向に同時に切り換わ
らなければならない。この条件はＣＭＯＳ技術では普通
ではなく、このＣＭＯＳ技術では、１つの信号の反転を
得る唯一の方法は反転器を加えることである。しかし、
この反転器の挿入が原因で、逆信号は反転器の通過時間
が直接信号とずれてくる。この非対称性に、程度は僅か
であるがトランジスタＰと反転器のトランジスタＮとの
間の非対称性が加わる。

【００２３】この困難を解決するために、ツリー１０の
第１層の各ゲート１１に加えられた相補信号Ａ、ＮＡ及
びＢ、ＮＢは、図１における８つの入力信号ＣＬ０〜Ｃ
Ｌ７のうちそれぞれ２つの入力信号から出て、それぞれ
２つの入力セル１５によって発生する。図５は、ツリー
１０の当該入力端子１０ａから出て入力セル１５の入力
に加えられる入力信号ＣＬ０に関する、入力セル１５の
一実施例を示す。図示されたセル１５では、入力ＣＬ０
は、入力Ａを供給する直接経路と反転入力ＮＡを供給す
る反転経路を通過する。直接経路は２つの直列のＣＭＯ
Ｓ反転器１６を含み、一方、反転経路は、１つの直列の
ＣＭＯＳ反転器１７と、２つの相補型通過トランジスタ
（パストランジスタ）Ｎｐ、Ｐｐから成るアセンブリ１
８とを含み、これらのトランジスタは並列ドレーン・ソ
ース電流路、及びそれぞれの電源電位Ｖｄｄ、Ｖｓｓに
接続されたゲートを有する。反転経路は、反転器１７に
よって入力信号ＣＬ０を反転し、それらを通過トランジ
スタアセンブリ１８によって遅延させる。反転器１７と
アセンブリ１８は、直接経路の２つの反転器１６におけ
るそれぞれの伝播時間とできるだけ同じ伝播時間を発生
するように、寸法を設定する。もちろん反転器１７とア
センブリ１８は同じ形では機能しないので、この補償は
近似的なものである。しかし入力セル１５は１度しか通
らないが、ゲート１１はツリー１０中の層の数だけ通過
する。したがって、こうして発生する可能性がある最小
にしたい伝播時間の差は、累積されない。

【００２４】実際に、図３と図４に示すゲートによっ
て、製造、温度、及び電源電圧のばらつきにもかかわら
ず、数１０分の１ピコ秒の精度で４層ツリー１０におけ
る伝播時間の等化を達成した。

【００２５】当業者は、前述のツリー１０に種々の変形
を加えることができる。例えば、入力セル１５を、入力
ＮＡを供給する反転器１６を含む経路と、アセンブリ１
８を含み入力Ａを供給する経路を含む経路とに制限する
こともできる。

【００２６】図６は、ツリー１０の各ゲートのセル１１
ａ、１１ｂを形成するための種々の対称なアセンブリか
ら成るバイポーラ・トランジスタを使用した一実施例を
示す。図示された例は、完全対称ＣＭＬ論理回路の図で
ある。ＥＣＬ論理回路は、エミッタフォロワサーキット
アセンブリによって形成される電圧シフト段を加えるだ
けで得られる。図６のゲート１１は２つのセル１１ａ、
１１ｂから成り、そのそれぞれが、入力Ａの相補信号を
受け取る２つのバイポーラ・トランジスタＴａの差動ア
センブリ、及び入力Ｂの相補信号を受け取る２つのバイ
ポーラ・トランジスタＴｂの差動アセンブリから作られ
る。これら２つのアセンブリは、低電源電位Ｖｅｅに接
続されたそれぞれの電流源Ｓによって電力が供給され
る。図示のセル１１では、それぞれ入力Ａ、Ｂを受け取
る２つのトランジスタＴａ、Ｔｂは、負荷抵抗Ｒを介し
て高電源電位Ｖｃｃに接続されたコレクタを有する。そ
れぞれ入力ＮＡ、ＮＢを受け取るトランジスタＴａ、Ｔ
ｂについても同じである。抵抗Ｒによって供給される２
つの電位ＫとＬは論理積Ａ・ＮＡ、ＮＡ・Ｂを表すもの
で、ＯＲゲート中で論理的に加算される。このＯＲゲー
トは、並列コレクタ・エミッタ経路を有する２つのトラ
ンジスタＴｋ、Ｔｌによって形成され、負荷抵抗Ｒと電
流源Ｓとの間に直列に接続されている。トランジスタＴ
ｋ、Ｔｌの２つのコレクタの共通点はセル１１ａの出力
端子を構成し、出力信号ＸＯＲを供給する。セル１１ｂ
では、トランジスタＴａ、Ｔｂのコレクタは、論理積Ａ
・ＢとＮＡ・ＮＢを表す電位Ｋ’、Ｌ’を得るために相
互接続され、これらの論理積が、電流源Ｓが共通である
他方のセルのゲートに似たＯＲゲート中で論理的に加算
される。トランジスタＴｋ’、Ｔｌ’のコレクタの共通
点は、信号ＮＸＯＲを供給するセル１１ｂの出力端子を
構成する。

【００２７】図７は、図６に示すゲート１１の実施例で
得られる電位レベルを示しており、ここでＶｃｃ＝０ボ
ルト（０Ｖ）、Ｖｅｅ＝−５ボルト、Ｒは負荷抵抗Ｒの
値、Ｉは各電源Ｓを通る電流の強さを示す。主として、
積を示す電位Ｋ、Ｌ、Ｋ’、Ｌ’は３つの値０、−Ｒ
Ｉ、及び−２ＲＩをとることができ、したがって３値論
理を構成することがわかる。出力ＸＯＲ、ＮＸＯＲに関
する最後の２つの列では、０と１は出力論理レベルを示
す。その結果、図８に示す真理値表が得られる。ここで
は中間状態−ＲＩは１／２で示されている。中間状態が
２進状態のいずれか１つ、この場合はＯＲ型ゲートのト
ランジスタのブロック状態を表す状態に対応するように
すると、ＸＯＲゲート、ＮＸＯＲを論理的に示す図９の
真理値表と、図７の表に示す論理レベルが得られる。実
際には前記の例では、中間状態は、２つの間の偏差が許
容ノイズ範囲内にある場合には２進状態のうちの１つに
対応すると考えられた。したがって、これは、バイポー
ラ・トランジスタの寸法を設置する場合に考察された例
で行われた。この実施例の更に詳しい説明は、本出願と
同日に提出された本出願者のフランス特許出願に見られ
る。図７、８、９の表は、これを説明している。したが
って、原則として、ゲート１１は、切り換わる入力がど
うであっても、出力におけるエッジがどうであっても、
セルがどんなものであっても、２つのセル１１ａ、１１
ｂにおいて同じ伝播時間を提供する。したがってツリー
１０は、ゲート１１間のケーブル配線長を入念に等しく
するならば、完全に対称となる。

【００２８】簡単に言えば、ツリーが、略号ＢｉＣＭＯ
Ｓで知られるようなバイポーラ・トランジスタを使用し
た技術で完全にまたは部分的に作られる場合には、一方
のセルは、論理積Ａ・ＢとＮＡ・ＮＢを表す電位を生成
するように相互接続された２つの対称差動アセンブリ
と、２つの論理積の論理和を作るためのＯＲゲートとを
含み、他方のセルは、論理積Ａ・ＮＢとＢ・ＮＡを表す
電位を生成するように相互接続された２つの対称差動ア
センブリと、２つの論理積の論理和を作るためのＯＲゲ
ートとを含む。これらの２つのＯＲゲートは１つの共通
電流源をもつ。差動アセンブリはＡＮＤ型のゲート、こ
の場合はＮＡＮＤゲートを形成するが、ＯＲ型の図示し
たゲートはＮＯＮ−ＯＲ（ＮＯＲ）ゲートである。

【００２９】本発明はまた、本発明によるＸＯＲゲート
のツリーのそれぞれの入力に加えられる出力を有する、
一連の遅延回路を含む周波数逓倍器も対象とする。この
一連の遅延回路は簡単には、冒頭に引用した刊行物に記
載のもの、またはやはり冒頭に引用した資料に記載のも
の、あるいはその他の形式にすることができる。一般的
に、各ゲートの２つの入力が所望の倍率を得るように様
々に接続されている偶数個または奇数個の層を有する排
他的ＯＲ型ゲートのツリーによって、偶数又は奇数の倍
率を形成し得ることは当業者には周知である。換言すれ
ば、所望の倍率を有するＣＭＯＳ技術による最小のツリ
ーを作るために、層数が理論的に奇数である場合には、
１つの層をさらに加え、各層のゲートを相互接続すると
所望の倍率が得られることは良く知られている。しか
し、先行の偶数の層は完全対称を保証しているので、奇
数個の層の唯一の欠陥は、最終の奇数層の存在である。
したがって、奇数個の層を有するツリーの全般的欠陥が
許容範囲内であれば、奇数も維持できる。

【００３０】説明した本発明は単結晶シリコンに適用さ
れるが、ガリウムヒ素などのIIIからＶ族半導体にも適
用できる。例えば、図６を参照して説明したバイポーラ
・トランジスタ構造は、前述の関連出願中に記載されて
いるようなＳＣＦＬ論理（ソース結合ＦＥＴ論理）のＭ
ＥＳＦＥＴ（金属半導体電界効果トランジスタ）に直接
書き直すことができる。

【図面の簡単な説明】

【図１】ＸＯＲゲート・ツリーを組み込んだ周波数逓倍
器の概略構造図である。

【図２】図１の周波数逓倍器の機能を示すダイアグラム
である。

【図３】図１に図示したツリーのゲートのＣＭＯＳ技術
による第１実施例の概略図である。

【図４】図１に図示したツリーのゲートのＣＭＯＳ技術
による第２実施例の概略図である。

【図５】図１に図示したツリーの入力層の、図３または
４に示したようなゲート入力の相補信号発生入力セルを
示す概略図である。

【図６】図１に図示したツリーのゲートのバイポーラ技
術による実施例を示す概略図である。

【図７】図６に図示したゲートにおいて得られる電位レ
ベルを示す表である。

【図８】図６に図示した３論理レベル・ゲートの真理値
表である。

【図９】図６に図示し、ＸＯＲ及びＮＸＯＲ機能に対応
する２つの論理レベルを有するように修正された、ゲー
トの真理値表である。

【符号の説明】

１０ツリー１１排他的ＯＲ型ゲート１１ａ、１１ｂセル１２周波数逓倍器１２ａ入力端子１３遅延回路１４ｎ、１４ｐブランチ１５入力セル１６反転器１７反転器１８アセンブリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者レザ・ヌザムザドー−モオザビフランス国、78390・ボワ・ダルシイ、リユ・バラグ、12 (56)参考文献特開平４−329022（ＪＰ，Ａ) 特開平４−290010（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】排他的ＯＲ型ゲート(１１)のツリー(１
０)を含む周波数逓倍器であって、前記ゲートの各々が２入力信号（Ａ，Ｂ）の二つの相補
的形態（Ａ，ＮＡ；Ｂ，ＮＢ）を受け取るために４入力
を有し、かつ、ともに前記４入力に接続されたＸＯＲセ
ル（１１ａ）およびＮＸＯＲセル（１１ｂ）を含み、各
ゲートの前記ＸＯＲセルおよびＮＸＯＲセルは、前記２
入力信号（Ａ，Ｂ）のうちの１信号の前記二つの相補的
形態が切り替わった際に実質的に同時に切り替わり、か
つ、出力信号の二つの相補的形態（ＸＯＲ，ＮＸＯＲ）
をそれぞれ発生するようにされており、前記ゲートは、入力層と出力層とを含む連続した層に位
置しており、前記入力層の前記ゲートは、所定の周波数
に対応する周期（Ｔ）を共有するように相互間で連続的
に遅延したツリーの入力信号（ＣＬ０−ＣＬ７）を受け
取り、前記入力層の前記ゲートの各々の前記２入力信号
（Ａ，Ｂ）は、前記ツリーの入力信号のうちの二つであ
り、前記出力層は、前記ゲートのうちの一つのゲートを
有しており、かつ、ツリーの出力信号（８ＣＬ０）を発
生し、前記ツリーの出力信号の周波数は、前記所定の周
波数の倍数であり、前記出力層の前記ゲートをのぞく前記ゲートの前記出力
信号（２ＣＬ０−２ＣＬ３，４ＣＬ０，４ＣＬ１）の各
々の前記二つの相補的形態は、隣接層の前記ゲートのう
ちの一つのゲートの前記４入力のうちの２入力に印加さ
れ、前記隣接層の前記ゲートに印加された前記２入力信
号のうちの一信号の前記二つの相補的形態を構成する周
波数逓倍器。
【請求項２】前記ツリーがＣＭＯＳ技術を使用して作
成されており、各ゲート（１１）の各ＸＯＲセルまたは
ＮＸＯＲセル（１１ａ，１１ｂ）が、ゲートの前記２入
力信号（Ａ，Ｂ）のうちの１信号の二つの相補的形態
（Ａ，ＮＡ）をそれぞれ受け取る相補トランジスタ（Ｎ
ａ，Ｐａ）の２対を含み、この２対がそれぞれ二つの相
補トランジスタ（Ｎｂ、Ｐｂ）と直列に接続され、これ
らの相補トランジスタ（Ｎｂ、Ｐｂ）がゲートの他方の
入力信号の相補的形態（Ｂ、ＮＢ）を受け取り、これら
２対とそれらの相補トランジスタが４つのブランチ（１
４ｎ、１４ｐ、１４’ｎ、１４’ｐ）を形成し、これら
４つのブランチがセルの出力を形成する共通点で結合さ
れており、各ゲートのＸＯＲセルおよびＮＸＯＲセルの
それぞれの共通点が、ゲートの前記出力信号の二つの相
補的な形態（ＸＯＲ，ＮＸＯＲ）を発生させる請求項１
に記載の周波数逓倍器。
【請求項３】各ブランチにおいて、セルの出力に接続
されたトランジスタが、他方のトランジスタより、ほぼ
同じ伝播時間を有するように決定された比率の小さな寸
法を有する請求項２に記載の周波数逓倍器。
【請求項４】各ブランチ（１４ｐ）が、２つのツイン
・ブランチ（１４ｐ、１１４ｐ）に分けられ、その中で
入力が交差する請求項２に記載の周波数逓倍器。
【請求項５】ツリーの前記入力層の前記ゲートが、前
記入力層のゲートの前記入力信号の前記二つの相補的形
態を発生させる入力セル（１５）を通して前記ツリーの
入力信号（ＣＬ０−ＣＬ７）を受け取る請求項２から４
のいずれか一項に記載の周波数逓倍器。
【請求項６】各入力セルが、反転器（１６）を含む第
１経路と、並列接続されたドレーン・ソース線と二つの
電源電位（Ｖｄｄ、Ｖｓｓ）に接続されたゲートとを有
する通過相補トランジスタ（Ｎｐ、Ｐｐ）のアセンブリ
（１８）を含む第２経路とを有する請求項５に記載の周
波数逓倍器。
【請求項７】前記のセルがバイポーラ技術によって作
られる請求項１または５に記載の周波数逓倍器。
【請求項８】前記のセルがガリウムヒ素などのIII −
Ｖ族半導体の中に、特に論理ＳＣＦＬとして組み込まれ
る請求項１または５に記載の周波数逓倍器。
【請求項９】ツリーの層の数が偶数である請求項１か
ら６のいずれか一項に記載の周波数逓倍器。
【請求項１０】請求項１から９のいずれか一項に記載
の周波数逓倍器を組み込んだ集積回路。