JPH04329022A

JPH04329022A - 発振回路

Info

Publication number: JPH04329022A
Application number: JP3098848A
Authority: JP
Inventors: Katsuya Ishikawa; 勝哉石川; Masako Yorita; 頼田　眞子
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-04-30
Filing date: 1991-04-30
Publication date: 1992-11-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】〔目次〕産業上の利用分野従来の技術（図６）発明が解決しようとする課題課題を解決するための手段（図１，２）作用実施例（１）第１の実施例の説明（図３，４）（２）第２の実
施例の説明（図５）発明の効果

【０００２】

【産業上の利用分野】本発明は、発振回路に関するもの
であり、更に詳しく言えば、当該発振回路の固有の周波
数の２倍，４倍の発振周波数を発生する回路に関するも
のである。

【０００３】近年、半導体集積回路装置の高機能，高性
能化に伴いバッテリー駆動による携帯用の通信機器やパ
ソコン等の情報処理装置が開発されている。

【０００４】これ等の制御システムではその動作基準と
なるクロック信号が発振回路により発生され、また、シ
ステム動作の高速化を図るため、当該発振回路で発生す
る発振周波数の２倍，４倍の基準クロックが要求される
場合がある。

【０００５】これによれば、例えば、携帯用機器や処理
装置に複数の水晶発振回路を設けるか又は水晶発振子，
抵抗及びコンデンサの回路定数を可変したり、周波数逓
倍回路を付加して整数倍の周波数を得る方法が採られる
。

【０００６】しかし、バッテリー駆動による携帯用の通
信機器やパソコン等の情報処理装置では、小型軽量化及
び低電流化が必須条件である。

【０００７】そこで、発振回路の小規模化及び低電流化
の条件を維持しつつ、該回路の構成を工夫して、その発
振ループの固有の周波数を変えずに、該周波数の２倍，
４倍…の発振周波数を発生することができる回路が望ま
れている。

【０００８】

【従来の技術】図６は、従来例に係る発振回路の構成図
を示している。例えば、商用電源やバッテリーにより駆
動される通信機器や情報処理装置に内蔵された水晶発振
回路は、第１，第２のインバータＩＮ１，ＩＮ２，水晶
発振子Ｇ，抵抗Ｒ及びコンデンサＣから成る。

【０００９】当該水晶発振回路の機能は、第１，第２の
インバータＩＮ１，ＩＮ２の電源ＯＮと共に水晶発振子
Ｇにより電気振動が起動され、抵抗Ｒ及びコンデンサＣ
の回路定数及び第１のインバータＩＮ１の出力帰還信号
Ｓｆにより、当該発振回路の固有の周波数（以下原振周
波数ともいう）に基づく発振周波数ｆが発生する。この
発振周波数ｆに係る信号が第２のインバータＩＮ２によ
り反転増幅され、その出力信号Ｖｆが通信機器や情報処
理装置等の制御回路に出力される。なお、当該発振回路
の発振ループの原振周波数ｆと出力信号Ｖｆの発振周波
数ｆとは等しい。

【００１０】

【発明が解決しようとする課題】ところで従来例によれ
ば、携帯用の通信機器やパソコン等の情報処理装置にお
いて、システム動作の高速化を図るため、当該発振回路
で発生する発振周波数ｆの２倍，４倍の基準クロックが
要求される場合がある。

【００１１】このような場合、固有振動数が高い水晶を
使用するか，又はコンデンサＣ等の回路定数を変更して
水晶発振子Ｇをオーバートーンで振動させ、高い周波数
を得る方法が採られる。

【００１２】しかし、バッテリー駆動による携帯用の通
信機器やパソコン等の情報処理装置では、小型軽量化及
び低電流化が必須条件である。

【００１３】このため、小型化及び低電流化の要求があ
る中で、当該水晶発振回路により高い周波数を発生しよ
うとすると、該発振回路に流入する電流も多くなり、携
帯用機器や処理装置の長時間の使用条件に反し好ましく
ない。

【００１４】また、携帯用機器や処理装置の使用環境条
件にもよるが、水晶発振回路の温度変化により水晶発振
子Ｇのオーバートーンでの発振から固有振動での発振に
変わることがあり、その安定した発振周波数ｆが得られ
ない。

【００１５】これにより、当該水晶発振子Ｇの固有振動
数を変えない限り、原振周波数ｆの２倍，４倍の発振周
波数２ｆ，４ｆが得られず、また、当該水晶発振回路を
内蔵した携帯用機器や処理装置の縮小化の妨げとなった
り、その信頼度が低下をするという問題がある。

【００１６】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、発振回路の小型化及び低電流化の
条件を維持しつつ、該回路の構成を工夫して、その発振
ループの固有の周波数を変えずに、該周波数の２倍，４
倍…の発振周波数を発生することが可能となる発振回路
の提供を目的とする。

【００１７】

【課題を解決するための手段】図１，２は、本発明に係
る発振回路の原理図（その１，２）をそれぞれ示してい
る。

【００１８】本発明の第１の発振回路は、図１に示すよ
うに、発振ループ回路１１及び論理演算回路１２を具備
し、前記発振ループ回路１１が信号反転回路１１Ａ及び
２ｎ　個の遅延回路Ｄ１〜Ｄｉ，ｎ，ｉ＝１，２…から
成り、前記発振ループ回路１１の各遅延回路Ｄｉの出力
部が次段の遅延回路Ｄｉ＋１の入力部に接続され、かつ
、第２ｎ　番目の遅延回路Ｄｉが信号反転回路１１Ａに
接続され、前記信号反転回路１１Ａの出力部が第１番目
の遅延回路Ｄ１の入力部に接続され、前記論理演算回路
１２の入力部が各遅延回路Ｄ１〜Ｄｉの出力部に接続さ
れ、前記各遅延回路Ｄｉの各遅延出力の論理をとること
で、該発振ループで決定される周波数の所定倍の周波数
の信号を出力することを特徴とする。

【００１９】なお、前記第１の発振回路において、前記
論理演算回路１２が各遅延回路Ｄ１〜Ｄｉの遅延信号Ｓ
１〜Ｓｉの排他論理和又は前記信号反転回路１１Ａの出
力帰還信号Ｓｆ及び各遅延回路Ｄ１〜Ｄｉの遅延信号Ｓ
１〜Ｓｉ−１の排他論理和に基づいて、前記発振ループ
回路１１の固有の周波数ｆの２ｎ　倍の発振周波数２ｆ
，４ｆ…２ｎ　ｆの信号Ｖｆを出力することを特徴とす
る。

【００２０】また、本発明の第２の発振回路は、図２に
示すように発振ループ回路１３及び論理演算回路１４を
具備し、前記発振ループ回路１３が２ｎ　個の差動増幅
回路Ｃ１〜Ｃｉ，ｎ，ｉ＝１，２…から成り、前記発振
ループ回路１３の各差動増幅回路Ｃｉの非反転出力部が
次段の差動増幅回路Ｃｉ＋１の非反転入力部に接続され
、かつ、各差動増幅回路Ｃｉの反転出力部が次段の差動
増幅回路Ｃｉ＋１の反転入力部に接続され、前記発振ル
ープ回路１３の第２ｎ　番目の差動増幅回路Ｃｉの非反
転出力部が第１番目の差動増幅回路Ｃ１の反転入力部に
接続され、かつ、該第２ｎ　番目の差動増幅回路Ｃｉの
反転出力部が第１番目の差動増幅回路Ｃ１の非反転入力
部に接続され、前記各差動増幅回路Ｃ１〜Ｃｉ，ｎ，ｉ
＝１，２…の各出力の論理をとることで、前記発振ルー
プ回路１３で決定される周波数の所定倍の周波数の信号
を出力することを特徴とする。

【００２１】さらに、前記第２の発振回路において、前
記論理演算回路１４が各差動増幅回路Ｃ１〜Ｃｉの遅延
信号Ｓ１〜Ｓｉの排他論理和又は前記第２ｎ　番目の差
動増幅回路Ｃｉの反転出力部から出力される出力帰還信
号Ｓｆ及び各差動増幅回路Ｃ１〜Ｃｉの遅延信号Ｓ１〜
Ｓｉ−１の排他論理和に基づいて、前記発振ループ回路
１３の固有の周波数ｆの２ｎ　倍の発振周波数２ｆ，４
ｆ…２ｎ　ｆの信号Ｖｆを出力することを特徴とする。

【００２２】なお、前記第１，第２の発振回路において
、前記２ｎ　倍の発振周波数ｆの信号Ｖｆを選択出力す
る信号選択回路１２Ａが設けられることを特徴とし、上
記目的を達成する。

【００２３】

【作　　用】本発明の第１の発振回路によれば、図１に
示すように発振ループ回路１１及び論理演算回路１２が
具備され、該発振ループ回路１１が信号反転回路１１Ａ
及び２ｎ　個の遅延回路Ｄ１〜Ｄｉ，ｎ，ｉ＝１，２…
から成っている。

【００２４】例えば、当該第１の発振回路の電源「ＯＮ
」と共に、発振ループ回路１１の固有の周波数（原振周
波数）ｆに依存する帰還遅延信号Ｓｆが信号反転回路１
１Ａから第１番目の遅延回路Ｄ１に帰還される。この際
に、第１番目の遅延回路Ｄ１から論理演算回路１２に第
１の遅延信号Ｓ１が出力され、第２番目の遅延回路Ｄ２
から論理演算回路１２に第２の遅延信号Ｓ２が出力され
、順次、第ｉ番目の遅延回路Ｄｉから論理演算回路１２
に第ｉの遅延信号Ｓｉが出力される。

【００２５】これにより、第１〜第ｉの遅延信号Ｓ１〜
Ｓｉが論理演算回路１２により排他論理和され、その結
果、発振ループ回路１１の固有の周波数ｆの２ｎ　倍の
発振周波数２ｆ，４ｆ…２ｎ　ｆの信号Ｖｆが出力され
る。又は、出力帰還信号Ｓｆ及び第１〜第ｉ−１の遅延信号
Ｓ１〜Ｓｉ−１が論理演算回路１２により排他論理和さ
れ、同様に、２ｎ　倍の発振周波数２ｆ，４ｆ…２ｎ　
ｆの信号Ｖｆが出力される。

【００２６】なお、外部回路の使用要求に基づいて２ｎ
　倍の発振周波数２ｆ，４ｆ…２ｎ　ｆの信号Ｖｆが信
号選択回路１２Ａにより選択出力される。

【００２７】このため、発振回路の小規模化及び低電流
化の条件を維持しつつ、かつ、その発振ループの固有の
周波数ｆを変えずに、該周波数ｆの２倍，４倍…２ｎ　
倍の発振周波数２ｆ，４ｆ…２ｎ　ｆを発生することが
可能となる。

【００２８】これにより、携帯用の通信機器やパソコン
等の情報処理装置において、システム動作の高速化のた
めに高い周波数の基準クロックが要求された場合があっ
ても、それを容易に発生することが可能となる。また、
当該発振回路を内蔵した携帯用機器や処理装置の縮小化
，及びその信頼度の向上を図ることが可能となる。

【００２９】また、本発明の第２の発振回路によれば、
図２に示すように発振ループ回路１３及び論理演算回路
１４が具備され、該発振ループ回路１３が２ｎ　個の差
動増幅回路Ｃ１〜Ｃｉ，ｎ，ｉ＝１，２…から成ってい
る。

【００３０】例えば、当該第２の発振回路の電源「ＯＮ
」と共に、発振ループ回路１３の固有の周波数（原振周
波数）ｆに依存する帰還遅延信号Ｓｆが第２ｎ　番目の
差動増幅回路Ｃｉから第１番目の差動増幅回路Ｃ１に帰
還される。この際に、第１番目の差動増幅回路Ｃ１から
論理演算回路１４に第１の遅延信号Ｓ１が出力され、第
２番目の差動増幅回路Ｃ２から論理演算回路１４に第２
の遅延信号Ｓ２が出力され、順次、第ｉ番目の差動増幅
回路Ｃｉから論理演算回路１４に第ｉの遅延信号Ｓｉが
出力される。

【００３１】これにより、第１〜第ｉの遅延信号Ｓ１〜
Ｓｉが論理演算回路１４により排他論理和され、その結
果、発振ループ回路１３の固有の周波数ｆの２ｎ　倍の
発振周波数２ｆ，４ｆ…２ｎ　ｆの信号Ｖｆが出力され
る。

【００３２】なお、外部回路の使用要求に基づいて第１
の発振回路と同様に、２ｎ　倍の発振周波数２ｆ，４ｆ
…２ｎ　ｆの信号Ｖｆが信号選択回路１４Ａにより選択
出力される。

【００３３】このため、第１の発振回路と同様に発振回
路の小規模化及び低電流化の条件を維持しつつ、かつ、
その発振ループの固有の周波数ｆを変えずに、該周波数
ｆの２倍，４倍…２ｎ　倍の発振周波数２ｆ，４ｆ…２
ｎ　ｆを発生することが可能となる。

【００３４】これにより、第１の発振回路に比べて信号
反転回路１１Ａが不要となり、周波数ｆの２倍，４倍の
安定した発振周波数を容易に発生することが可能となる
。また、第１の発振回路と同様に当該発振回路を内蔵した
携帯用機器や処理装置の縮小化，及びその信頼度の向上
を図ることが可能となる。

【００３５】

【実施例】次に図を参照しながら本発明の実施例につい
て説明をする。図３〜５は、本発明の実施例に係る発振
回路を説明する図である。

【００３６】（１）第１の実施例の説明図３は、本発明
の第１の実施例に係る発振回路の構成図であり、図４は
その動作タイムチャートをそれぞれ示している。

【００３７】例えば、ｎ＝２，ｉ＝４〔段〕の発振条件
により発振周波数２ｆ，４ｆを出力する第１の発振回路
は、図３において、発振ループ回路１１及び論理演算回
路１２から成る。

【００３８】発振ループ回路１１は第１〜第４のディレ
イ回路Ｄ１〜Ｄ４とインバータＩＮから成る。第１〜第
４のディレイ回路Ｄ１〜Ｄ４は２ｎ　個の遅延回路Ｄ１
〜Ｄｉ〔ｎ，ｉ＝１，２…〕の一実施例であり、ｎ＝２
，ｉ＝４段の発振条件を満足するものである。各ディレ
イ回路Ｄ１〜Ｄ４は、図３の破線円内図に示すようにＣ
ＭＯＳトランジスタ（相補形電界効果トランジスタ）回
路を複数段接続した回路であり、例えば、ｐ型の電界効
果トランジスタＴＰやｎ型の電界効果トランジスタＴｎ
から成るインバータＩＮ１，ＩＮ２を発振周波数２ｆ，
４ｆに応じて、その接続段数を調整する。

【００３９】なお、第１のディレイ回路Ｄ１の出力部を
次段の第２のディレイ回路Ｄ２の入力部に接続し、かつ
、論理演算回路１２の第２の二入力排他論理和回路ＥＯ
Ｒ２の一方の入力部に接続する。また、第２のディレイ
回路Ｄ２の出力部を次段の第３のディレイ回路Ｄ３の入
力部に接続し、かつ、論理演算回路１２の第１の二入力
排他論理和回路ＥＯＲ１の他の入力部に接続する。

【００４０】さらに、第３のディレイ回路Ｄ３の出力部
を次段の第４のディレイ回路Ｄ４の入力部に接続し、か
つ、論理演算回路１２の第２の二入力排他論理和回路Ｅ
ＯＲ２の他の入力部に接続する。また、第４のディレイ
回路Ｄ４の出力部をインバータＩＮの入力部に接続する
。ここで、第４のディレイ回路Ｄ４の出力部は、インバー
タＩＮの出力帰還信号Ｓｆを第２の二入力排他論理和回
路ＥＯＲ２の一方に入力しない場合には、それを第１の
二入力排他論理和回路ＥＯＲ１の入力部に接続するもの
とする。

【００４１】インバータＩＮは信号反転回路１１Ａの一
実施例であり、各ディレイ回路と同様にＣＭＯＳトラン
ジスタ回路から成る。また、インバータＩＮの出力部が
第１のディレイ回路Ｄ１の入力部に接続される。

【００４２】論理演算回路１２は第１〜第３の二入力排
他論理和回路ＥＯＲ１〜ＥＯＲ３及びセレクタ１２Ａか
ら成る。第１の二入力排他論理和回路ＥＯＲ１の出力部
は第３の二入力排他論理和回路ＥＯＲ３の入力部とセレ
クタ１２Ａとに接続する。また、第２の二入力排他論理
和回路ＥＯＲ２の出力部は第３の二入力排他論理和回路
ＥＯＲ３の入力部とセレクタ１２Ａとに接続する。さら
に、第３の二入力排他論理和回路ＥＯＲ３の出力部をセ
レクタ１２Ａに接続する。

【００４３】なお、第１の二入力排他論理和回路ＥＯＲ
１の機能は、インバータＩＮから帰還出力される出力帰
還信号Ｓｆ又は第４のディレイ回路Ｄ２から出力される
第４のディレイ信号Ｓ４と第２のディレイ回路Ｄ２から
出力される第２のディレイ信号Ｓ２との二入力排他論理
和に基づいて当該発振ループ回路１１の固有の周波数ｆ
の２倍の発振周波数２ｆの信号をセレクタ１２Ａに出力
するものである。

【００４４】また、第２の二入力排他論理和回路ＥＯＲ
２の機能は、第１のディレイ回路Ｄ１から出力される第
１のディレイ信号Ｓ１と第３のディレイ回路Ｄ３から出
力される第３のディレイ信号Ｓ３との二入力排他論理和
に基づいて当該発振ループ回路１１の固有の周波数ｆの
２倍の発振周波数２ｆの信号をセレクタ１２Ａに出力す
るものである。

【００４５】ここで、当該発振ループ回路１１の固有の
周波数ｆについては、第１のディレイ回路Ｄ１から第４
のディレイ回路に信号が伝搬する時間（全遅延時間）を
Ｔ／２〔ｓ〕とした場合に、出力帰還信号Ｓｆの１周期
がＴとなり、その逆数，すなわち、ｆ＝１／Ｔにより得
られるものである。

【００４６】さらに、第３の二入力排他論理和回路ＥＯ
Ｒ２は、第１の二入力排他論理和回路ＥＯＲ１から出力
された発振周波数２ｆの信号と第２の二入力排他論理和
回路ＥＯＲ２から出力された発振周波数２ｆの信号との
二入力排他論理和に基づいて４倍の発振周波数４ｆの信
号をセレクタ１２Ａに出力するものである。

【００４７】なお、セレクタ１２Ａは信号選択回路１２
Ａの一実施例であり、例えば、選択制御信号ＳＣに基づ
いて当該発振ループ回路１１の固有の周波数ｆの２倍，
４倍の発振周波数２ｆ，４ｆの出力信号Ｖｆを選択出力
するものである。

【００４８】このようにして、本発明の第１の実施例に
係る発振回路によれば、図３に示すように発振ループ回
路１１及び論理演算回路１２が具備され、該発振ループ
回路１１がインバータＩＮ及び４個のディレイ回路Ｄ１
〜Ｄ４から成っている。

【００４９】例えば、図４の動作タイムチャートにおい
て、当該第１の発振回路の電源「ＯＮ」と共に、発振ル
ープ回路１１の固有の周波数ｆに依存する出力帰還信号
ＳｆがインバータＩＮから第１のディレイ回路Ｄ１に帰
還される。この際に、第１のディレイ回路Ｄ１から論理
演算回路１２に第１のディレイ信号Ｓ１が出力され、第
２のディレイ回路Ｄ２から論理演算回路１２に第２のデ
ィレイ信号Ｓ２が出力され、順次、第４のディレイ回路
Ｄ４から論理演算回路１２に第４のディレイ信号Ｓ４が
出力される。ここで、第１のディレイ信号Ｓ１は出力帰
還信号Ｓｆよりも１／８周期（４５°）遅延し、同様に
、第２〜第４のディレイ信号Ｓ２〜Ｓ４も出力帰還信号
Ｓｆを基準にして１／８周期（４５°）づつ遅延する。

【００５０】これにより、第１〜第４のディレイ信号Ｓ
１〜Ｓ４が論理演算回路１２の各二入力排他論理和回路
ＥＯＲ１〜ＥＯＲ３により二入力排他論理和され、その
結果、発振ループ回路１１の固有の周波数ｆの２倍，４
倍の発振周波数２ｆ，４ｆの出力信号Ｖｆが出力される
。又は、出力帰還信号Ｓｆ及び第１〜第３のディレイ信号
Ｓ１〜Ｓ３が論理演算回路１２により排他論理和され、
同様に、２倍，４倍の発振周波数２ｆ，４ｆの出力信号
Ｖｆが出力される。

【００５１】なお、外部回路の使用要求により、選択制
御信号ＳＣを介して２倍，４倍の発振周波数２ｆ，４ｆ
のいずれかの出力信号Ｖｆがセレクタ１２Ａにより選択
出力される。

【００５２】このため、発振回路の小規模化及び低電流
化の条件を維持しつつ、かつ、その発振ループの固有の
周波数ｆを変えずに、該周波数ｆの２倍，４倍…の発振
周波数を発生することが可能となる。

【００５３】これにより、携帯用の通信機器やパソコン
等の情報処理装置において、システム動作の高速化のた
めに周波数ｆの２倍，４倍の基準クロックが要求された
場合があっても、それを容易に発生することが可能とな
る。また、当該発振回路を内蔵した携帯用機器や処理装
置の縮小化，及びその信頼度の向上を図ることが可能と
なる。

【００５４】（２）第２の実施例の説明図５は、本発明
の第２の実施例に係る発振回路の構成図を示している。図５において、第１の実施例と異なるのは第２の実施例
では発振ループ回路１１に代わりに、４個の差動増幅回
路Ｃ１〜Ｃ４から成る発振ループ回路１３が設けられる
ものである。

【００５５】すなわち、第２の発振回路は、発振ループ
回路１３及び論理演算回路１４から成り、発振ループ回
路１３が４個の差動増幅回路Ｃ１〜Ｃ４から成る。各差
動増幅回路Ｃ１〜Ｃ４は、図５の破線円内図に示すよう
にバイポーラトランジスタを差動対に接続した回路を１
個又は複数個を従続接続した回路であり、例えば、ｎｐ
ｎ型のトランジスタＱ１やＱ２及びバイアス設定素子Ｒ
１，Ｒ２から成る。

【００５６】また、第１の差動増幅回路Ｃ１の非反転出
力部は次段の第２の差動増幅回路Ｃ２の非反転入力部に
接続し、その反転出力部は次段の第２の差動増幅回路Ｃ
２の反転入力部に接続する。なお、該反転出力部は論理
演算回路１４の第２の二入力排他論理和回路ＥＯＲ２の
一方の入力部に接続する。

【００５７】さらに、第２の差動増幅回路Ｃ２の非反転
出力部は次段の第３の差動増幅回路Ｃ３の非反転入力部
に接続し、その反転出力部は次段の第３の差動増幅回路
Ｃ３の反転入力部に接続する。なお、該反転出力部は論
理演算回路１４の第１の二入力排他論理和回路ＥＯＲ１
の一方の入力部に接続する。

【００５８】また、第３の差動増幅回路Ｃ３の非反転出
力部は次段の第４の差動増幅回路Ｃ４の非反転入力部に
接続し、その反転出力部を次段の第４の差動増幅回路Ｃ
４の反転入力部に接続する。なお、該反転出力部は論理
演算回路１４の第２の二入力排他論理和回路ＥＯＲ２の
他方の入力部に接続する。

【００５９】さらに、第４の差動増幅回路Ｃ４の非反転
出力部は第１の差動増幅回路Ｃ１の反転入力部に接続し
、その反転出力部は第１の差動増幅回路Ｃ１の非反転入
力部に接続する。ここで、第４の差動増幅回路Ｃ４の反
転出力部は、該差動増幅回路Ｃ４から出力される出力帰
還信号（非反転出力信号）Ｓｆを第１の二入力排他論理
和回路ＥＯＲ１の一方に入力しない場合には、それを第
１の二入力排他論理和回路ＥＯＲ１の入力部に接続する
ものとする。

【００６０】なお、論理演算回路１４は第１の発振回路
と同様の構成であるため説明を省略し、各二入力排他論
理和回路ＥＯＲ１〜ＥＯＲ３の機能について説明をする
。

【００６１】すなわち、第１の二入力排他論理和回路Ｅ
ＯＲ１の機能は、第４の差動増幅回路Ｃ４の反転出力部
から帰還出力される出力帰還信号Ｓｆ又はその差動増幅
回路Ｃ４の反転出力部から出力される第４のディレイ信
号Ｓ４と第２の差動増幅回路Ｃ２から出力される第２の
ディレイ信号Ｓ２との二入力排他論理和に基づいて当該
発振ループ回路１１の固有の周波数ｆの２倍の発振周波
数２ｆの信号を出力するものである。

【００６２】また、第２の二入力排他論理和回路ＥＯＲ
２の機能は、第１の差動増幅回路Ｄ１から出力される第
１のディレイ信号Ｓ１と第３の差動増幅回路Ｄ３から出
力される第３のディレイ信号Ｓ３との二入力排他論理和
に基づいて当該発振ループ回路１１の固有の周波数ｆの
２倍の発振周波数２ｆの信号を出力するものである。

【００６３】なお、第３の二入力排他論理和回路ＥＯＲ
３は、第１の実施例と同様に第１の二入力排他論理和回
路ＥＯＲ１から出力された発振周波数２ｆの信号と第２
の二入力排他論理和回路ＥＯＲ２から出力された発振周
波数２ｆの信号との二入力排他論理和に基づいて４倍の
発振周波数４ｆの信号を出力するものである。

【００６４】このようにして、本発明の第２の実施例に
係る発振回路によれば、図５に示すように発振ループ回
路１３及び論理演算回路１４が具備され、該発振ループ
回路１３が４個の差動増幅回路Ｃ１〜Ｃ４から成ってい
る。

【００６５】このため、第１の発振回路のように、当該
第２の発振回路の電源が「ＯＮ」されると共に、発振ル
ープ回路１３の固有の周波数ｆに依存する出力帰還信号
Ｓｆが第４の差動増幅回路Ｃ４から第１の差動増幅回路
Ｃ１に帰還される。この際に、第１の差動増幅回路Ｃ１
から論理演算回路１４に第１のディレイ信号Ｓ１が出力
され、第２の差動増幅回路Ｃ２から論理演算回路１４に
第２のディレイ信号Ｓ２が出力され、順次、第４の差動
増幅回路Ｃ４から論理演算回路１４に第４のディレイ信
号Ｓ４が出力される。

【００６６】これにより、第１〜第４のディレイ信号Ｓ
１〜Ｓ４が論理演算回路１４により排他論理和され、そ
の結果、発振ループ回路１３の固有の周波数ｆの２倍，
４倍の発振周波数２ｆ，４ｆ…２ｎ　ｆの出力信号Ｖｆ
が出力される。

【００６７】このことで、第１の発振回路と同様に発振
回路の小規模化及び低電流化の条件を維持しつつ、かつ
、その発振ループの固有の周波数ｆを変えずに、該周波
数ｆの２倍，４倍…の発振周波数２ｆ，４ｆを発生する
ことが可能となる。

【００６８】これにより、第１の発振回路に比べてイン
バータＩＮが不要となり、周波数ｆの２倍，４倍の安定
した発振周波数を容易に発生することが可能となる。ま
た、第１の発振回路と同様に当該発振回路を内蔵した携
帯用機器や処理装置の縮小化，及びその信頼度の向上を
図ることが可能となる。

【００６９】なお、本発明の第１，第２の実施例では、
周波数ｆの２倍，４倍の発振周波数２ｆ，４ｆを発生す
る場合について説明をしたが、ディレイ回路や差動増幅
回路を８段，１６段のように２ｎ　個を接続することに
より、該周波数ｆの８倍，１６倍の発振周波数８ｆ，１
６ｆを発生することが可能となる。

【００７０】また、発振周波数の選択無しに、２ｎ　の
周波数のみを出力しても良い。

【００７１】

【発明の効果】以上説明したように、本発明の第１の発
振回路によれば発振ループ回路及び論理演算回路が具備
され、該発振ループ回路が信号反転回路及び２ｎ　個の
遅延回路から成っている。

【００７２】このため、信号反転回路から第１番目の遅
延回路に出力される帰還遅延信号と各遅延回路から論理
演算回路に出力される遅延信号とに基づいて該発振ルー
プ回路の固有の周波数の２ｎ　倍の発振周波数の信号が
出力される。このことで、発振回路の小規模化及び低電
流化の条件を維持しつつ、かつ、その発振ループの固有
の周波数を変えずに、該周波数の２倍，４倍…の発振周
波数を発生することが可能となる。

【００７３】また、本発明の第２の発振回路によれば発
振ループ回路及び論理演算回路が具備され、該発振ルー
プ回路が２ｎ　個の差動増幅回路から成っている。

【００７４】このため、終段の差動増幅回路から第１番
目の差動増幅回路に出力される帰還遅延信号と各差動増
幅回路から論理演算回路に出力される遅延信号とに基づ
いて該発振ループ回路の固有の周波数の２ｎ　倍の発振
周波数の信号が出力される。このことで、第１の発振回
路と同様に、発振回路の小規模化及び低電流化が図られ
、また、その発振ループの固有の周波数の２倍，４倍…
の発振周波数を発生することが可能となる。

【００７５】これにより、バッテリー駆動タイプの携帯
用の通信機器やパソコン等の情報処理装置に内蔵する発
振回路の提供に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る発振回路の原理図（その１）であ
る。

【図２】本発明に係る発振回路の原理図（その２）であ
る。

【図３】本発明の第１の実施例に係る発振回路の構成図
である。

【図４】本発明の第１の実施例に係る動作タイムチャー
トである。

【図５】本発明の第２の実施例に係る発振回路の構成図
である。

【図６】従来例に係る発振回路の構成図である。

【符号の説明】

１１，１３…発振ループ回路、１２，１４…論理演算回路、１１Ａ…信号反転回路、１２Ａ…信号選択回路、Ｄ１〜Ｄｉ…第１〜第ｉの遅延回路（第１〜第ｉのディ
レイ回路）、Ｃ１〜Ｃｉ…第１〜第ｉの差動増幅回路、Ｓ１〜Ｓｉ…
第１〜第ｉの遅延信号（第１〜第ｉのディレイ信号）、Ｓｆ…出力帰還信号、Ｖｆ…出力信号、ｆ…固有の周波数（原振周波数）。

Claims

【特許請求の範囲】

【請求項１】　　発振ループ回路（１１）及び論理演算
回路（１２）を具備し、前記発振ループ回路（１１）が
信号反転回路（１１Ａ）及び２ｎ　個の遅延回路（Ｄ１
〜Ｄｉ，ｎ，ｉ＝１，２…）から成り、前記発振ループ
回路（１１）の各遅延回路（Ｄｉ）の出力部が次段の遅
延回路（Ｄｉ＋１）の入力部に接続され、かつ、第２ｎ
　番目の遅延回路（Ｄｉ）が信号反転回路（１１Ａ）に
接続され、前記信号反転回路（１１Ａ）の出力部が第１
番目の遅延回路（Ｄ１）の入力部に接続され、前記論理
演算回路（１２）の入力部が各遅延回路（Ｄ１〜Ｄｉ）
の出力部に接続され、前記各遅延回路（Ｄｉ）の各遅延
出力の論理をとることで、該発振ループで決定される周
波数の所定倍の周波数の信号を出力することを特徴とす
る発振回路。
【請求項２】　　請求項１記載の発振回路において、前
記論理演算回路（１２）が各遅延回路（Ｄ１〜Ｄｉ）の
遅延信号（Ｓ１〜Ｓｉ）の排他論理和又は前記信号反転
回路（１１Ａ）の出力帰還信号（Ｓｆ）及び各遅延回路
（Ｄ１〜Ｄｉ）の遅延信号（Ｓ１〜Ｓｉ−１）の排他論
理和に基づいて、前記発振ループ回路（１１）の固有の
周波数（ｆ）の２ｎ　倍の発振周波数（２ｆ，４ｆ…２
ｎ　ｆ）の信号（Ｖｆ）を出力することを特徴とする発
振回路。
【請求項３】　　発振ループ回路（１３）及び論理演算
回路（１４）を具備し、前記発振ループ回路（１３）が
２ｎ　個の差動増幅回路（Ｃ１〜Ｃｉ，ｎ，ｉ＝１，２
…）から成り、前記発振ループ回路（１３）の各差動増
幅回路（Ｃｉ）の非反転出力部が次段の差動増幅回路（
Ｃｉ＋１）の非反転入力部に接続され、かつ、各差動増
幅回路（Ｃｉ）の反転出力部が次段の差動増幅回路（Ｃ
ｉ＋１）の反転入力部に接続され、前記発振ループ回路
（１３）の第２ｎ　番目の差動増幅回路（Ｃｉ）の非反
転出力部が第１番目の差動増幅回路（Ｃ１）の反転入力
部に接続され、かつ、該第２ｎ　番目の差動増幅回路（
Ｃｉ）の反転出力部が第１番目の差動増幅回路（Ｃ１）
の非反転入力部に接続され、前記各差動増幅回路（Ｃｉ
）の各出力の論理をとることで、該発振ループで決定さ
れる周波数の所定倍の周波数の信号を出力することを特
徴とする発振回路。
【請求項４】　　請求項３記載の発振回路において、前
記論理演算回路（１４）が各差動増幅回路（Ｃ１〜Ｃｉ
）の遅延信号（Ｓ１〜Ｓｉ）の排他論理和又は前記第２
ｎ　番目の差動増幅回路（Ｃｉ）の反転出力部から出力
される出力帰還信号（Ｓｆ）及び各差動増幅回路（Ｃ１
〜Ｃｉ）の遅延信号（Ｓ１〜Ｓｉ−１）の排他論理和に
基づいて、前記発振ループ回路（１３）の固有の周波数
（ｆ）の２ｎ　倍の発振周波数（２ｆ，４ｆ…２ｎ　ｆ
）の信号（Ｖｆ）を出力することを特徴とする発振回路
。
【請求項５】　　請求項１，３記載の発振回路において
、前記２ｎ　倍の発振周波数（２ｆ，４ｆ…２ｎ　ｆ）
の信号（Ｖｆ）を選択出力する信号選択回路（１２Ａ）
が設けられることを特徴とする発振回路。